JP2996755B2 - 予め設定された数の出力パルスを発生する回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【技術分野】本発明は、少なくとも短期間では一定であ
るが、出力パルスの相互間隔よりはかなり小さいサイク
ル継続期間を有するクロックパルスの制御の下で、可変
相互間隔を有する２つの入力パルスの間で実質的に等し
い相互間隔を有する予め規定された第１の数の出力パル
スを発生する回路装置に関連している。

【０００２】

【背景技術】そのような回路装置は本質的に周波数逓倍
を備え、かつ例えばその出力パルスがカウンタにより予
め規定された数によって割算され、かつ入力パルスと位
相が比較される電圧制御発振器を具える位相結合ループ
として、低域通過フィルタを介して発振器の周波数を制
御する比較結果を確立できる。そのような位相結合ルー
プはアナログ型であってもよいしディジタル型であって
もよい。もし入力パルスの周波数、すなわち２つの連続
する入力パルスの間の距離が変化するなら、発振器の周
波数は２つの連続する入力パルス間の出力パルスの数が
再び予め規定された数に一致するよう補正される。しか
しこの補正は低域通過フィルタの作用による遅延ととも
に起こり、かついくつかの連続する入力パルス間に発生
された出力パルスの総数は予め規定された第１の数に対
応する値から一時的にかなり偏移し、すなわち、入力周
波数の変化の時間特性および低域通過フィルタの特性に
依存するであろう。

【０００３】しかし、多くの適用において、出力パルス
の数ができるだけ早く予め規定された第１の数に一致す
る必要がある。この問題は例えば全印字幅にわたって非
常に高い繰り返し精度で種々の印字ラスタを印加するマ
トリクスプリンタに生じる。生起するすべての印字ラス
タに対して共通のデバイダが存在しなければならず、す
なわちクロック信号はその単一パルスが最高の正確さで
印字ヘッドの位置に連結されている対応する高い周波数
を有していなければならない。印字ヘッドのすぐそばの
印字ヘッド位置の走査は単一印字ドットの高い位置決め
精度を必要とする。というのは、さもなければ印字ヘッ
ド駆動のダイナミック特性が精度に直接かつネガティブ
に影響するからである。

【０００４】走査装置の要素（水平印字パスに沿って位
置決めされた定規［ruler ］にわたり印字ヘッドととも
に移動する）による共通デバイダに対応する細かいラス
タリズムの直接発生は技術的に困難でありかつ非常に費
用が掛かる。従って印字ヘッド位置の走査は比較的粗い
細分のみによるのが実際的である。それに対応する細か
く分割されたラスタパルスが共通デバイダによって必要
とされた解像度をもってこれらの粗く分割されたラスタ
パルスから発生されなければならない。これらの細かい
ラスタパルスはそれらの位置、特にパルスの総数ならび
に粗い分割に対する厳密な関係について高い精度を有し
ていなければならず、従って印字位置で印字が始まる場
所は連続する印字ラインにできる限り正確に対応してい
る。

【０００５】

【発明の開示】本発明の目的はできる限り早く、すなわ
ち、可能なら変化に続く入力パルスサイクルの終わり
で、かつ入力パルス間の距離の比較的長い変動の場合
に、予め規定された第１の数に正確に一致するように出
力パルスの総数に適応する冒頭の記事に記載された種類
の回路装置を与えることである。

【０００６】本発明によると、この目的は、クロックパ
ルスを計数する第１カウンタデバイスが各入力パルスで
リセットされ、かつ第１の数により割算された計数値を
レジスタに与え、該レジスタは割算された計数値を受信
し、かつ第１カウンタデバイスがリセットされる前に各
入力パルスでそれを蓄積し、クロックパルスを計数する
第２カウンタデバイスが、各入力パルスおよび最終位置
に到達した際のキャリイ信号でレジスタの内容に対応す
る値にセットされ、出力パルスがキャリイ信号から導か
れ、各入力パルスの後でキャリイ信号を計数する第３カ
ウンタデバイスがそれを第１の数と比較し、かつ等しい
場合にキャリイ信号からこれ以上の計数パルスの導出を
ブロックし、かつ補正デバイスが、先行入力パルス以来
計数されかつキャリイ信号から導出された出力パルスの
数と第１の数の間の差を各入力パルスで受信し、かつ付
加出力パルスとしてその差に対応する多数のパルスをキ
ャリイ信号の間に挿入すること、により達成されてい
る。

【０００７】このようにして、出力パルスは入力パルス
の先行サイクルに正確に直接一致する相互間隔を持つ次
のサイクルの２つの入力パルス間のサイクル継続期間に
おける各変化の後で発生される。しかし、もし連続する
入力パルスサイクルの連続的短縮が起こるなら、すなわ
ち、いくつかの連続する入力パルス対の相互間隔が先行
入力パルス対の相互間隔より毎回短いなら、必然的にキ
ャリイオーバーが次の入力パルスサイクルに起こるであ
ろう。とくかく、出力パルスの数の補正は可能な最小時
間で達成される。

【０００８】出力パルスの不均等な分布がこのように一
時的に起こることは真であるが、しかし丁度開始された
サイクルの長さを知ることができないから、各サイクル
の始めで出力パルスの相互間隔が先行サイクルに依存す
るという理由でこれは回避できない。このことは入力パ
ルスサイクルの延長についてもまた基本的に真であり、
その場合にはサイクルの終わりで出力パルスに欠損（vo
id）が生じる。しかし、プリンタの細かいラスタの発生
についての上述の場合には、第１に、所与の印字ヘッド
位置の印字開始に関連する細かいラスタパルスの総数は
正確に再生可能であり、かつ累積エラーが創成されるべ
きでないことが重要である。というのは、細かいラスタ
パルスの均等分布の短期間偏移は印刷画像に影響しない
からである。その理由は、細かいラスタ相互間隔はとに
かく印字ドットの大きさより小さいことである。

【０００９】バッファを入力パルスサイクルの変化に対
して小さいかあるいはゆっくりするよう維持し、かつ次
のサイクルに対してしばしば出力パルスを転送しなけれ
ばならないという必要性を回避するために、もし第２カ
ウンタデバイスがリセット位置と最終位置の間でレジス
タの内容に対応して１クロックパルス少なく計数するこ
とが有効である。出力パルス分布の小さい欠損あるいは
不均等性が、正規の状態で、すなわち入力パルスの一定
サイクル継続期間で毎回その終わりで生じるが、しかし
これは記載された実例のプリンタの細かいラスタの印刷
画像では見ることができず、かつ再生できないことは真
である。入力パルスのサイクル継続期間の僅かな短縮
は、出力パルスが次のサイクルに繰り越されることなく
この欠損の実質的な単なる消失になる。

【００１０】第１カウンタデバイスの計数値の割算は種
々のやり方で遂行できる。予め設定された第１の数が非
常に容易に修正できる本発明の特に好ましい実施例は、
第１カウンタデバイスが、クロックパルスを計数し、か
つ各入力パルスと、最終位置に到達した際の各キャリイ
信号とで第１の数に対応する位置にセットされる第１カ
ウンタ、および第１カウンタのキャリイ信号を計数する
第２カウンタを具え、第２カウンタの位置が第１カウン
タデバイスの割算された計数値を表示することを特徴と
している。このことはクロックパルスの計数に必要な計
数レベルの何らかの細分を表し、それにより割算された
計数値は認められる余分の努力なしに直ちに創成され
る。第１の数が第１カウンタの位置を直接決定し、それ
に第１カウンタが繰り返して設定されるから、この第１
の数もまた容易に修正できる。

【００１１】もしクロックパルスのサイクル継続期間が
出力パルスのサイクル継続期間より非常に小さいなら、
出力パルスのサイクルもまた入力パルスサイクルの関連
する分割に対して非常に正確に設定される。しかし、も
しもこのサイクルの比率が非常に大きくないなら、本発
明の別の実施例によると、第１カウンタが、各入力パル
スで第１の数の半分に対応する位置、およびカウンタの
各キャリイ信号ですべての第１の数に対応する位置にセ
ットされることが好都合である。これはレジスタに蓄積
された値の自動的切り上げ（automatic rounding-up ）
となる。

【００１２】発生された出力パルスのラスタを入力パル
スに対してできる限り一定に保持するために、第２カウ
ンタが各入力パルスで初期位置にリセットされる別の実
施例によることが好都合である。

【００１３】付加出力パルスを発生するために、本発明
の別の実施例による補正デバイスは、この補正デバイス
が第２カウンタデバイスのキャリイ信号を受信し、かつ
キャリイ信号の所与の第２の数の後で毎回補正デバイス
に組み込まれた時間関数要素（time function element
）にトリガ信号を供給し、一方、時間関数要素は所与
の時間間隔の後で付加出力パルスを発生し、かつ第３カ
ウンタが付加出力パルスを計数し、それらを前記の差と
比較し、かつ等しい場合に付加出力パルスのこれ以上の
発生をブロックすること、を特徴としている。

【００１４】時間関数要素はトリガ信号により初期値に
リセットされ、かつクロックパルスによって最終位置ま
で計数され、かつその最終位置で付加出力パルスが発生
される別のカウンタとして構成されることが有効であろ
う。所与の第２の数は事実１であり、従って付加出力パ
ルスがキャリイ信号から導かれた各出力パルスで次のサ
イクルに発生される。その結果、均等分布に有害であっ
ても、入力パルスサイクルのかなりの短縮の場合にこの
補正ができる限り早く遂行される。

【００１５】図面を参照して本発明の実施例を詳細に説
明する。

【００１６】

【実施例】ブロック線図として図１に表されたデバイス
において、入力パルスは入力１に供給され、これらの入
力パルス間に所与の数Ｎの出力パルスが出力９に発生さ
れる。デバイスの個別要素の制御はライン２を介して
（示されていない）クロックパルス発生器から供給され
るクロックパルスによって行われる。入力１に供給され
た入力パルスがクロックパルスに対して明確な位相関係
を持つことができず、かつ１クロックパルスより長いか
ら、１クロックパルスサイクル長しかない内部入力パル
スをライン２上のクロックパルスによって各入力パルス
からライン７に発生するデバイス６に入力パルスが導通
される。各入力パルスでの異なる要素の連続制御に対し
て、本発明の原理に本質的ではない２つ以上の内部入力
パルスを導くのは好都合であろう。

【００１７】図１のデバイスは計数入力においてライン
２上のクロックパルスを連続的に受信するカウンタ11を
持つカウンタデバイス10を具えている。カウンタ11はラ
イン７上の各内部入力パルスで零にリセットされ、従っ
てカウンタ位置は最後の内部パルス以来のクロックパル
スの数を常に表している。カウンタ位置はデバイス12の
２つの入力パルス間に発生された所与の数Ｎの出力パル
スによって割算され、かつ割算された値は並列接続線19
にわたって供給される。

【００１８】この割算されたカウンタ値はライン７上の
次の入力パルスでレジスタ20に書き込まれ、かつ接続線
21を介して別のカウンタ22の並列入力に供給され、それ
は所与の第１の数Ｎにより割算された最後の２つの入力
パルス間のクロックパルスの数に等しい。

【００１９】カウンタ22はライン27を介して最初にオー
プンされるアンドゲート26を介してライン２上のクロッ
クパルスを受信し、その上、カウンタ22はライン７上の
各内部入力パルス、ならびに接続線21上の値に一致する
位置にライン23上でそれ自身で発生された各キャリイ信
号でセットされる。もしもカウンタ22がカウントバック
される（この場合にはキャリイパルスは零位置に発生さ
れる）か、あるいはカウンタ22が接続線21上の値の補数
にセットされ、かつそれが最大値に達するまで上方に計
数され、それによりキャリイ信号が発生されるなら、こ
のカウンタ位置は全く接続線21上の値であろう。

【００２０】入力パルスのサイクルが少なくとも２サイ
クルに対して一定であったなら、所望の出力パルスは以
下に説明されるようにライン23上に創成される。ｆ_c が
ライン２の上のクロックパルス周波数であり、ｆ_eが入
力パルスの周波数であるなら、接続線21の上の値Ｗは以
下のように書くことができる。 Ｗ＝（ｆ_c ／ｆ_e ）・（１／Ｎ） （１）

【００２１】カウンタ22が周期的に値Ｗにセットされる
から、値Ｗによって割算されたクロックパルス周波数が
またキャリイ信号としてライン23上に現れ、従ってＷに
対して上に与えられた式は、 ｆ_c ／Ｗ＝ｆ_c （ｆ_e ・Ｎ）／ｆ_c （２） に置換できる。

【００２２】この結果、ライン23上の出力パルスの周波
数ｆ_a が所与の第１の数Ｎにより乗算された入力パルス
周波数に等しくなる。 ｆ_a ＝ｆ_c ・Ｎ （３） これは図１による回路のいくつかの信号の時間線図を示
している図２を参照して以下に詳細に説明されよう。そ
の個別ラインの番号は同じ参照記号を有するラインある
いは要素に対応している。

【００２３】時間線図は図２のライン７の線に描かれた
ように表された異なる相互間隔を持つ３つの連続する内
部入力パルスを具えている。というのは、このシステム
はその個別パルスがもはや図面で分解できないクロック
パルス周波数に基づいているからであり、ライン７なら
びにライン21, 23, 31, ９は１クロックパルスの継続期
間を有している。ライン７の破線はもしサイクルが以前
の入力パルスサイクルと比較して変化しないなら内部ク
ロックパルスが起こる瞬間を示している。

【００２４】カウンタ11は各内部入力パルスでその初期
位置にリセットされ、かつそのライン上でクロックパル
スの計数を開始する。割算されたカウンタ位置はバイナ
リコードで出力19に現れるが、しかしそれらは分かり易
いように図２では10進表現で示されている。

【００２５】各内部入力パルスにおいて、出力19にその
瞬間に存在する割算されたカウンタ位置はレジスタ20に
入り、出力21に現れる。図２のライン７の第１の破線パ
ルスから分かるように、出力19のこの割算されたカウン
タ位置は（最左端で）第１内部入力パルスの到着では６
であり、従ってライン21に示されるようにレジスタ20の
出力21における値は次の内部入力パルスまで６である。

【００２６】カウンタ22は周期的に毎回６までカウント
アップされ、それに基づいてライン22に示されたように
初期位置にリセットされる。各リセットでキャリイパル
スが発生され、それはライン23に示されている。

【００２７】カウンタ24は各内部入力パルスで所与の数
Ｎ＝10に対応する位置にセットされ、位置零に到達する
までライン23の各キャリイ信号で１位置だけカウントバ
ックする。この零位置で、カウンタ24により発生された
信号はライン27で低くなり、かつアンドゲート26を非導
通にし、従ってカウンタ22は最後のキャリイ信号で零に
リセットした後で零位置に留まる。

【００２８】カウンタ24の出力25におけるカウンタ位置
０は次の入力パルスで補正デバイス30に転送され、従っ
て何の付加出力パルスも連続して発生されない。同時
に、カウンタ24の出力25は再び位置10にジャンプし、そ
れに基づいてライン27上の信号は再び高くなり、そして
カウンタ22は周期的計数を再開できる。

【００２９】しかし、図２に示された第２内部入力パル
スは入力パルスの先行サイクルに対応するよりも遅く生
起し、従ってこの遅延された入力パルスの出現の前にラ
イン23のキャリイ信号およびライン９の出力パルス（そ
れはこれらの条件の下でキャリイ信号のみから導出され
る）で、ある種のギャップが創成される。同時に、出力
19におけるカウンタ位置は値７に到達し、従って次のサ
イクルで値７が出力21に現れ、かつカウンタは周期的に
毎回７まで計数するのみである。その結果、ライン23の
キャリイ出力とライン９の出力信号はいくらか大きい相
互間隔を有することになる。

【００３０】次の内部入力パルス、すなわち図２に示さ
れた第３パルスは先行サイクルに対応するよりもかなり
早く起こり、換言すればライン23の８つのキャリイ信号
の後で起こり、そこでライン25のカウンタ位置は値２に
達するのみである。その結果、このカウンタ位置は補正
デバイス30に転送され、従って２つの付加出力パルスが
次のサイクルで発生されなければならない。これらはラ
イン31に示されており、付加出力パルスが各第２キャリ
イ信号の後で発生されることが仮定されている。ライン
９のパルスは従ってライン23と31のパルスを複合したも
のであり、かつ一時的にパルス分布の強い不均等が起こ
るが、しかし第２の付加出力パルスの後の出力パルスの
総数は一定サイクルを有する入力パルスの場合と既に同
じであることは明らかである。

【００３１】図２に示された第３内部入力パルスは、出
力19における割算されたカウンタ位置が値６に到達した
場合に実際に起こり、従って再び値６が次のサイクルで
出力21に存在し、かつキャリイ信号の相互間隔は先行サ
イクルよりも小さく、事実、示された第１サイクルと同
じである。

【００３２】図１の補正デバイス30の可能な構造が図３
に示されている。たとえあるにせよ、付加的に供給すべ
き出力パルスを表示するカウンタ24の出力におけるカウ
ンタ位置25はライン７上の各内部入力パルスでカウンタ
32に引き継がれ、カウンタ32はその結果ライン33を介し
てアンドゲート38をオープンにし、従ってライン23のキ
ャリイ信号は繰り返して計数カウンタ36に到達できる。
カウンタ36のサイクル時間に対応するライン23上の多数
のキャリイ信号の後で、カウンタ36はライン31に付加出
力パルスを供給する時間関数要素34にトリガ信号を供給
し、それはライン23上のキャリイ信号の最短生起サイク
ルよりは小さいが、しかしクロックパルスサイクルより
は長い時間間隔の後でカウンタ32を同時に１位置だけカ
ウントバックする。カウンタ32がその零位置に到達した
瞬間に、アンドゲート38はライン33を介してブロックさ
れ、従ってそれ以後付加出力パルスは発生できない。

【００３３】カウンタ36からの各トリガ信号により初期
位置にセットされ、そして付加出力パルスが供給され、
かつトリガ信号により再びリセットされるまで留まる所
与の最終位置までライン２上でクロックパルスを計数す
るカウンタとして時間関数要素34が構成されることは有
利である。カウンタ36はまた省略でき、従って付加出力
パルスはライン23上の各キャリイ信号の後で発生され
る。

【００３４】図４は図１に示された図面の変形を示し、
ここで対応する回路素子は同じ参照記号で示されてい
る。第１カウンタデバイス10はレジスタ13を具え、そこ
に入力３を通して値が供給され、２つの入力パルス間で
毎回発生すべき出力パルスの数Ｎの表示は入力４を通し
て書き込みパルスによって書き込まれる。出力16におけ
る値Ｎはライン２上のクロックパルスを計数するカウン
タ14に供給される。ライン７上の各内部入力パルスによ
って（このパルスはライン２上のクロックパルスによっ
てライン１上の外部入力パルスからデバイス６に再び発
生される）、カウンタ14は出力16で値Ｎの半分に対応す
る位置にセットされる。これは例えば図６に示された態
様で実現され、すなわち、マルチプレクサ50がカウンタ
14の並列リセット入力51の前に接続され、カウンタ14の
最小桁位ビット（LSB ）の入力に出力16の並列ラインを
接続し、かつ出力16に存在する値の補数をこのカウンタ
（該カウンタは最終位置までカウントアップする）に書
き込む。最終位置で、信号がキャリイ出力17で発生さ
れ、これはリセット入力に存在する値をカウンタに再び
書き込むが、しかし一方ではマルチプレクサは切り替え
られ、従って出力16の並列ラインは１位置だけシフトさ
れたリセット入力に接続され、カウンタは最終位置に到
達するまで毎回クロックパルスの２倍の数を計数する。

【００３５】これは図５の図面に示されているが、ここ
で時間線図に示された信号が現れるラインあるいは要素
の参照記号と同じである番号により個別ラインが示され
ている。ライン７上の第１内部入力パルスからライン17
上の第１キャリイ信号までの距離は引き続くキャリイ信
号間の距離の半分の長さしかない。

【００３６】ライン17上のキャリイ信号はまた別のカウ
ンタ15に供給され、カウンタ15はライン７上の各内部入
力パルスにより初期位置にリセットされる。カウンタ位
置は従って図５のライン19に示されているようにカウン
タ15の出力19、すなわちカウンタデバイス10の出力19に
現れる。従って、カウンタ14の短縮された第１計数サイ
クルは２つの入力パルス間の１サイクル内でカウンタ15
により発生されたカウンタ位置の切り上げとなる。

【００３７】出力19におけるこのカウンタ位置はライン
７上の次の内部入力パルスによりレジスタ20に書き込ま
れ、次に出力21に現れる。値７が先行サイクルでレジス
タ20に書き込まれたことは図５の説明でまず仮定されて
いる。

【００３８】この例では、カウンタ15は、ライン17上の
パルスがカウンタ14の半分の周波数で実際に起こるとい
う事実の結果として第１キャリイパルスの後でのみ半分
の周波数を計数することに注意すべきであり、それが起
こるのはシフトされないリセットに比べてマルチプレク
サ50によりシフトされた位置にキャリイパルスによる周
期的な新しいリセットが行われ、かつ出力19における位
置が実際にはカウンタ14のシフトされないリセットに比
べてほぼ半分の値である間であるが、しかし、このファ
クタ２が例えばどこかで対応する位置シフトにより補正
でき、また、もし動作が適当な場所で半分である出力パ
ルスの２倍の周波数で起こらないなら、それはレジスタ
に書き込まれる間である。

【００３９】カウンタ22はライン７上の各内部入力パル
スにより、および各キャリイパルス（ライン23）により
レジスタ20の出力21に存在する位置にセットされるが、
しかしキャリイパルスは最終位置の前の１位置に既に供
給されている。このようにして、カウンタ22の各サイク
ルは正規のサイクルに比べて短くされ、これは一定入力
パルスサイクル、すなわち１クロツクパルス継続期間で
キャリイ信号の実質的に等しい分布となり、従って出力
パルスはそのサイクルに対して正規であるよりも少々近
接して発生され、各入力パルスサイクルの最後の出力パ
ルスは次のこの入力パルスが発生されるより早く発生さ
れ、従って毎回最後に１つの間隔が創成されるが、しか
し付加出力パルスの発生は入力パルスサイクルの僅かな
短縮の後では直接必要でない。

【００４０】ライン23上の出力パルスはライン43を介し
てリリース信号（その発生は後で説明する）を受信する
アンドゲート40にフィードされ、かつアンドゲート40は
外部入力パルスの継続期間に別の入力を介して非導通に
される。アンドゲート40の出力ライン41は事実その別の
入力が内部入力パルスを受信するオアゲート44の１つの
入力に接続され、従って各内部入力パルスにおいて、か
つ引き続いて毎回ライン23上の次のキャリイ信号におい
てその出力ライン45で図５のライン45に示されているよ
うにパルスが発生される。外部入力パルスによるアンド
ゲート40のブロッキングは同期を保証する。

【００４１】ライン41は各内部入力パルスで位置１にリ
セットされるカウンタ24の計数入力に接続される。とい
うのは、入力パルスそれ自身が既に第１出力パルスを表
し、それによってライン23上に発生された各キャリイ信
号は図５に示されているようにカウンタ24によって計数
されるからである。カウンタ24の出力25におけるカウン
タ位置は引算要素42に供給され、この引算要素はこの値
をレジスタ13の出力16から引算要素42に供給された所与
の数Ｎから引算する。２つの値の間の差は引算要素42の
出力47に現れ、従ってその結果としてライン47に示され
た値が起こる。

【００４２】引算要素42が差０を検出する瞬間に、アン
ドゲート40はライン43を介してブロックされ、ライン23
上の引き続くキャリイ信号はもはやライン41あるいは45
に現れず、そしてカウンタ24の位置10はそのままであ
る。

【００４３】図５で分かることだが、もし図５のライン
７の破線で示されているように新しい内部入力パルスが
先行サイクルに従って起こったなら、ライン45上の次の
パルスおよび出力９における次の出力パルスは対応する
先行パルスとほぼ同じ距離に起こり、従って一定入力パ
ルスサイクルの場合には実質的に等分布となる。

【００４４】しかし、事実、次の内部入力パルス、すな
わちライン７に示された第２パルスは図２に示されたの
と同様に遅延を伴って現れる。出力19はこの入力パルス
で値８を取り、従ってこの値はレジスタ20に書き込ま
れ、出力21に現れる。さらに、カウンタ22は再び零にリ
セットされ、カウンタ24は位置１にセットされ、そして
次の入力パルスサイクルの最初の出力パルスが再びライ
ン45に現れる。

【００４５】ライン23上の次のキャリイ信号、そしてラ
イン45あるいは出力９の出力パルスは出力21で値８とな
った拡張された先行サイクルに従っていくらか拡大され
た相互間隔をもって現れる。

【００４６】図５に示された第３入力パルスは、カウン
タ24が位置10に到達する前の短縮された入力パルスサイ
クルの後で、かつ引算要素42が出力47における位置０に
到達する前に図２のように再び生起し、値１はここで差
として存在しよう。この値はこの内部入力パルスにより
補正デバイス30に引き継がれ、一方、同時にこの瞬間に
出力19に存在する値６はレジスタ20に書き込まれ、さら
にカウンタ22は０にリセットされ、カウンタ24は１にリ
セットされ、そして１つのパルスがライン45に再び発生
される。別の手順は先行サイクルとして進行し、ライン
23上の第１キャリイ信号の後で補正デバイス30によりラ
イン31上に付加出力パルスが発生され、それは次に出力
９に現れる。補正デバイス30は図３を参照して説明され
たように確立される。

【００４７】図２と図５の比較は、図５の出力９におけ
る出力パルスの分布がいくらか均等であり、ただ１つの
付加出力パルスが入力パルスサイクルのかなりの短縮に
もかかわらず発生されることを示している。

【００４８】図４のブロック線図は２つの出力18と49を
示し、ここでこれらの信号はあるエラー条件で現れる。
出力18はカウンタ15のキャリイ出力であり、そして入力
パルスサイクルがあるリセット値に対して長すぎる場
合、すなわちクロツクパルスの周波数により決定された
最大継続期間が長すぎ、かつカウンタ15の容量が超過さ
れる場合にキャリイオーバーが起こる。

【００４９】カウンタ24の出力25で現れる関連入力信号
サイクルの間に発生された出力パルスの数の間の差、お
よび所与の数Ｎが所与の値を超過する限り引算要素42の
出力46に１つの信号が現れる。もしこの値がなお超過さ
れ、一方、次の内部入力パルスがライン７で現れるな
ら、アンドゲート48はオープンされ、かつ信号が出力49
で現れる。この信号は、次のサイクルで発生すべき付加
出力パルスの数が予め設定された値を超過すること、す
なわち入力パルスサイクルが余りにも急激にそれ自身短
縮されることを示している。もしＮ番目の出力パルスの
出現の後のその時間間隔で余りにも強く入力信号サイク
ルがそれ自身延長され、かつ次の内部入力パルスがクロ
ツクパルスによって監視されるなら、（示されない）別
のエラー信号がそれに応じて発生されるであろう。

【図面の簡単な説明】

【図１】図１は本発明によるデバイスのブロック線図を
示している。

【図２】図２は図１のブロック線図の種々の点における
信号の時間線図を示している。

【図３】図３は補正デバイスの１実施例のブロック線図
を示している。

【図４】図４は本発明によるデバイスの別の実施例を示
している。

【図５】図５は図４のブロック線図の種々の点における
信号の時間線図を示している。

【図６】図６は第１カウンタの構造を詳細に示してい
る。

【符号の説明】

１ 入力 ２ ライン ３ 入力 ４ 入力あるいはライン ６ デバイス ７ ライン ９ ラインあるいは出力 10 （第１）カウンタデバイス 11 カウンタ 12 デバイス 13 レジスタ 14 （第１）カウンタ 15 （第２）カウンタ 16 出力 17 出力あるいはライン 18 出力 19 並列接続線あるいは出力 20 レジスタ 21 接続線あるいはラインあるいは出力 22 （第２）カウンタデバイス 23 ライン 24 （第３）カウンタデバイス 25 ラインあるいは出力あるいはカウンタ位置 26 アンドゲート 27 ライン 28 オアゲート 30 補正デバイス 31 ライン 32 （第３）カウンタ 33 ライン 34 時間関数要素 36 計数カウンタ 38 アンドゲート 40 アンドゲート 41 出力ライン 42 引算要素 43 ライン 44 オアゲート 45 出力ライン 46 出力 47 出力あるいはライン 48 アンドゲート 49 出力 50 マルチプレクサ 51 並列リセット入力

───────────────────────────────────────────────────── フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (56)参考文献 特開 昭63−271625（ＪＰ，Ａ) 特開 昭62−145924（ＪＰ，Ａ) 特開 昭63−200642（ＪＰ，Ａ) 特開 昭63−232724（ＪＰ，Ａ) 特開 昭64−61120（ＪＰ，Ａ) 特開 平２−217018（ＪＰ，Ａ) 米国特許3935538（ＵＳ，Ａ) 米国特許5170417（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) B41J 2/30 B41J 19/18 B41J 29/20 B41J 29/38

Claims (6)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも短期間では一定であるが、出
   力パルスの相互間隔よりはかなり小さいサイクル継続期
   間を有するクロックパルスの制御の下で、可変相互間隔
   を有する２つの入力パルスの間でほぼ等しい相互間隔を
   有する予め規定された第１の数の出力パルスを発生する
   回路装置において、 前記クロックパルスを計数する第１カウンタデバイス
   （10）が、各入力パルスでリセットされ、前記第１の数
   により割算された計数値をレジスタ（20）に与え、この
   レジスタ（20）は割算された計数値を受信し、第１カウ
   ンタデバイス（10）がリセットされる前に各入力パルス
   で前記割算された計数値を記憶し、 前記クロックパルスを計数する第２カウンタデバイス
   （22）が、各入力パルスおよび最終位置に到達した際の
   キャリイ信号により前記レジスタ（20）の内容に対応す
   る値にセットされ、出力パルスがキャリイ信号から導か
   れ、 各入力パルスの後で前記キャリイ信号を計数する第３カ
   ウンタデバイス（24）が、計数されたキャリイ信号を前
   記第１の数と比較し、等しい場合にキャリイ信号からこ
   れ以上の出力パルスの導出をブロックし、かつ補正デバ
   イス（30）が、入力パルス以前に計数されキャリイ信号
   から導出された出力パルスの数と前記第１の数との間の
   差を各入力パルスにより受信し、前記差に対応する多数
   のパルスをキャリイ信号の間に付加的な出力パルスとし
   て挿入することを特徴とする回路装置。
2. 【請求項２】 前記第２カウンタデバイス（22）が、リ
   セット位置と最終位置の間で、レジスタ（20）の内容に
   対応して１クロックパルス少なく計数することを特徴と
   する請求項１に記載の回路装置。
3. 【請求項３】 第１カウンタデバイス（10）が、クロッ
   クパルスを計数し、各入力パルス及び最終位置に到達し
   た際の各キャリイ信号により第１の数に対応する位置に
   セットされる第１カウンタ（14）と、第１カウンタ（1
   4）のキャリイ信号を計数する第２カウンタ（15）とを
   具え、前記第２カウンタ（15）の位置が前記第１カウン
   タデバイス（10）の割算された計数値を表示することを
   特徴とする請求項１あるいは２に記載の回路装置。
4. 【請求項４】 前記第１カウンタ（14）が、各入力パル
   スで第１の数の半分に対応する位置、および第１カウン
   タ（14）の各キャリイ信号で第１の数の全体に対応する
   位置にセットされることを特徴とする請求項３に記載の
   回路装置。
5. 【請求項５】 前記第２カウンタ（15）が、各入力パル
   スで初期位置にリセットされることを特徴とする請求項
   ３あるいは４に記載の回路装置。
6. 【請求項６】 前記補正デバイス（30）が、第２カウン
   タデバイス（22）のキャリイ信号を受信し、かつ前記補
   正デバイス（30）に組み込まれた時間関数素子（34）に
   キャリイ信号の所与の第２の数の後で毎回トリガ信号を
   供給し、前記時間関数素子は所与の時間間隔の後で付加
   的な出力パルスを発生し、 第３カウンタ（32）が前記付加的な出力パルスを計数
   し、これらの付加的なパルスを前記差と比較し、等しい
   場合に付加的な出力パルスのこれ以上の発生をブロック
   することを特徴とする請求項１から５のいずれか１つに
   記載の回路装置。