JP2996488B2 - Ｃｃｄ型フィルタ - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体基板上に設けられた電極アレーに電
圧を次々与え、表面電荷を転送させて情報の伝達を行う
CCD（電荷結合素子）を用いて構成されたCCD型フィルタ
に関するものである。

（従来の技術） 近年、A/D変換器の帯域制限用フィルタとして、CCD型
フィルタが使用されるようになってきている。このCCD
型フィルタは、FIR（Finite Impulse Response）フィル
タの一種であり、所望の周波数特性に対して逆フーリエ
変換をかけ、時間軸に展開された重み係数をCCDのゲー
ト電極の面積によって表現している。LCフィルタのよう
に位相のずれが生じない点、調整が不要であるため、扱
いやすい点、及び安価に製造できる点等の特徴を有して
いる。

従来、この種の分野の技術としては、信学技報、ED79
−55（1979）、P.39−48等に記載されるものがあった。

第２図は、従来の第１のCCD型フィルタの概略の構成
図である。

このCCD型フィルタは、２相構造のCCDを用いたフィル
タであり、時間軸方向に展開された各入力信号成分に対
して重み係数を乗算するCCD部10及び信号検出部20を有
している。

CCD部10は、シリコン基板中に形成される活性領域10a
を備え、その活性領域10a上に酸化絶縁膜を介してゲー
ト電極11,12,13が形成されている。さらに、このゲート
電極11,12,13の間及びその上に絶縁膜を介して図示しな
いクロック用ゲート電極が配置されている。ゲート電極
11,12,13は、検出ゲート電極11a,11b、検出ゲート電極1
2a,12b、及び検出ゲート電極13a,13bにそれぞれ２分割
されている。検出ゲート電極11a,12a,13a及び検出ゲー
ト電極11b,12b,13bは、コンタクト15により検出ライン1
4a及び検出ライン14bを介して信号検出部20にそれぞれ
接続されている。

信号検出部20は、プラス入力端子が検出ゲート電極11
a,12a,13aに、マイナス入力端子が検出ゲート電極11b,1
2b,13bに、それぞれ接続された差動アンプ21等から構成
されている。

この種のCCD型フィルタは、ゲート電極11,12,13等に
順次電圧を与えると、該ゲート電極11,12,13下部等の活
性領域10aのポテンシャルが変化する。そのため、入力
された信号成分の電荷が転送方向Ｐに転送されていく。
この時、各入力信号成分は、各ゲート電極11,12,13の重
み係数でそれぞれ重み付けされる。この重み係数は、検
出ゲート電極11a,11b、検出ゲート電極12a,12b、及び検
出ゲート電極13a,13bの面積によって表現され、通常、
その面積の差分ΔＷ（＝Wh＋Wl）が重み係数になる。重
み付けされた信号成分は、活性領域10a上のゲート電極1
1,12,13の面積に比例する電荷として差動アンプ21に入
力される。したがって、図の斜線部分R1,R2,R3の面積が
ゲート電極11,12,13のそれぞれの重み係数となる。

第３図は、従来の第２のCCD型フィルタの概略の構成
図である。

ここCCD型フィルタは、第２図の検出ゲート電極11a,1
1b間、検出ゲート電極12a,12b間、及び検出ゲート電極1
3a,13b間にダミーゲート電極11c,12c,13cをそれぞれ設
け、そのダミーゲート電極11c,12c,13cをコンタクト15
を介して検出ライン14cで接続したものである。

第２図及び第３図の検出ゲート電極13のように、重み
係数が小さい場合、第３図のダミーゲート電極13cを設
けた方が、第２図のように設けないよりも、ノイズが減
少して差分の精度が向上する。

ところで、これらの第２図及び第３図の構成では、ゲ
ート電極11,12,13のアクティブ／フィールドエッジ部
（第２図のＥ）とギャップ部Ｇ付近は、ポテンシャル分
布が均一にならないため、活性領域10a上のゲート電極1
1,12,13の面積に比例した電荷が検出されない恐れがあ
った。

しかし、検出ゲート電極11a,12a共にアクティブ／フ
ィールドエッジ部が存在し、差分をとっているので、ア
クティブ／フィールドエッジ部付近のポテンシャル分布
の乱れは、見かけ上キャンセルされる。さらに、ギャッ
プＧ部でのポテンシャル分布の乱れも、ギャップが充分
に小さければ、無視できる。

また、上記問題の一層の解決を図るため、第４図に示
すCCD型フィルタが提案されている。

第４図は、従来の第３のCDD型フィルタの概略の構成
図である。

このCCD型フィルタは、３相構造をなし、第２図のCCD
型フィルタのアクティブ／フィールドエッジ部Ｅ付近及
びギャップ部Ｇに一層目のゲート電極16,17,18がそれぞ
れ形成されている。

このように構成することにより、アクティブ／フィー
ルドエッジＥ及びギャップ部Ｇ付近のポテンシャル分布
の均一化を図っている。

（発明が解決しようとする課題） しかしながら、上記いずれのCCD型フィルタであって
も、製造するに際して、ゲート電極11,12,13の仕上り誤
差分の内、マスク合わせ誤差については回避できなかっ
た。即ち、ゲート電極11,12,13の仕上り誤差について、
ホトマスクから仕上り変換誤差はほぼ零にできるが、マ
スク合わせの際のアライメント誤差（マスク合わせ誤
差）は0.3〜0.5μｍ程度、生ずる。これは、ホトリソ工
程の際の露光機の位置合わせがメカ的に行われるため生
ずる誤差であり、著しい改善は望めない。重み係数は、
少なくとも、1:2⁸（1:256）区別できる必要があり、重
み係数誤差としては、1/2⁸×1/10＝1/2560程度が望まし
い。この結果、アライメント誤差を0.5μｍとすると、
重み係数を表現するゲート面積は、５μｍ×（ゲート
長）〜1280μｍ×（ゲート長）程度、必要となり、チッ
プ面積が著しく増大するという問題があった。

さらに、第３図及び第４図に示すCCD型フィルタで
は、重み係数に寄与しないゲート電極（第３図のダミー
ゲート電極11c,12c,13c、第４図のゲート電極18）に電
圧を印加するために活性領域10a上でコンタクト15を設
ける必要があり、このため、リーク電流が発生する恐れ
があった。

本発明は前記従来技術の持っていた課題として、マス
ク合わせ誤差によってチップ面積が増大する点、及びリ
ーク電流が発生する点について解決したCCD型フィルタ
を提供するものである。

（課題を解決するための手段） 前記課題を解決するために、本発明のうちの第１の発
明では、CCD型フィルタにおいて、半導体基板の所定の
位置であって、信号転送のための第１の活性領域と、前
記第１の活性領域と所定の間隔を隔てて位置する第２の
活性領域と、前記第１の活性領域と前記第２の活性領域
に挟まれた第３の領域と、各々が、前記第１の活性領域
と前記第３の領域との境界部分及び前記第２の活性領域
と前記第３の領域との境界部分に交差すると共に一端が
前記第１の活性領域上に位置し、他端が前記第２の活性
領域上に位置するように延在した複数の第１の検出ゲー
ト電極と、各々が、前記第１の検出ゲート電極の対応す
る１つの延在方向の延長線上であって、前記第１の検出
ゲート電極の前記一端側において、一端が前記第１の活
性領域上に位置し、他端が前記第３の領域とは異なる前
記半導体基板の領域上に位置するように配置された複数
の第２の検出ゲート電極と、各々が、前記第１の検出ゲ
ート電極の対応する１つの延在方向の延長線上であっ
て、前記第１の検出ゲート電極の前記他端側において、
一端が前記第２の活性領域上に位置し、他端が前記第３
の領域とは異なる前記半導体基板の領域上に位置するよ
うに配置された複数の第３の検出ゲート電極と、第１の
入力端子が前記第２及び第３の検出ゲート電極に接続さ
れ、第２の入力端子が前記第１の検出ゲート電極に接続
され、該第１及び第２の入力端子から入力される信号の
差分を検出する信号検出部とを具え、少なくとも、前記
第２の入力端子と前記第１の検出ゲート電極の各々と
は、該第１の検出ゲート電極と個別に設けられた信号線
によって前記第３の領域上にて接続されている。

第２の発明では、CCD型フィルタにおいて、半導体基
板の所定の位置であって、信号転送のための第１の活性
領域と、前記第１の活性領域と所定の間隔を隔てて位置
する第２の活性領域と、前記第１の活性領域と前記第２
の活性領域に挟まれた第３の領域と、各々が、前記第１
の活性領域と前記第３の領域との境界部分に交差すると
共に一端が前記第１の活性領域上に位置し、他端が前記
第３の領域上に位置するように延在した複数の第１のダ
ミーゲート電極と、各々が、前記第１のダミーゲート電
極の対応する１つの延在方向の延長線上であって、前記
第１のダミーゲート電極の前記一端側において、一端が
前記第１の活性領域上に位置し、他端が前記第３の領域
とは異なる前記半導体基板の領域上に位置するように配
置された複数の第１の検出ゲート電極と、各々が、前記
第１のダミーゲート電極の対応する１つの延在方向の延
長線上であって、前記第２の活性領域と前記第３の領域
との境界部分に交差すると共に一端が前記第２の活性領
域上に位置し、他端が前記第３の領域上に位置するよう
に延在した複数の第２の検出ゲート電極と、各々が、前
記第２の検出ゲート電極の対応する１つの延在方向の延
長線上であって、前記第２の検出ゲート電極の前記一端
側において、一端が前記第２の活性領域上に位置し、他
端が前記第３の領域とは異なる前記半導体基板の領域上
に位置するように配置された複数の第２のダミーゲート
電極と、第１の入力端子が前記第１の検出ゲート電極に
接続され、第２の入力端子が前記第２の検出ゲート電極
に接続され、該第１及び第２の入力端子から入力される
信号の差分を検出する信号検出部とを、具えている。

第３の発明では、第２の発明のCCD型フィルダにおい
て、少なくとも、前記第２の入力端子と前記第２の検出
ゲート電極の各々とは、該第２の検出ゲート電極と個別
に設けられた信号線によって前記第３の領域上に接続さ
れている。

第４の発明では、第３の発明のCCD型フィルタにおい
て、前記第１のダミーゲート電極はそれぞれ、該第１の
ダミーゲート電極とは個別に設けられた信号線によって
前記第３の領域上にて接続されている。

（作 用） 本発明では、以上のようにCCD型フィルタを構成した
ので、入力信号は、活性領域を転送中に複数の検出ゲー
ト電極毎によって所定の重み付けが成されると同時に検
出される。信号検出部の第１の入力端子側において、重
みが乗算された各信号成分は、互いに加算される。同様
に、信号検出部の第２の入力端子側においても、重みが
乗算された各信号成分は、互いに加算される。信号検出
部の第１の入力端子側の電荷と、第２の入力端子側の電
荷との差分が、該信号検出部で検出され、この検出結果
が出力される。

（実施例） 第１図は、本発明の第１の実施例を示すCCD型フィル
タの概略の構成図、及び第５図は第１図中の要部の概略
断面図である。

このCCD型フィルタは、２相構造のCCD部を用いたフィ
ルタであり、時間軸方向に展開された各入力信号成分に
対して重み係数を乗算するCCD部50を有している。

CCD部50は、シリコン半導体基板50−１内に所定の幅
で形成され入力信号転送用の第１の活性領域50aと、こ
の第１の活性領域50a上に酸化絶縁膜50−２を介して該
第１の活性領域50aに対して交差上に形成され入力信号
検出用の第１の検出ゲート電極51a,52a,53aと、この第
１の検出ゲート電極51a,52a,53aと同一直線上に形成さ
れ該第１の検出ゲート電極51a,52a,53aと共働して入力
信号に対し、それぞれ予め設定された所定の重み付けを
行う第２の検出ゲート電極51b,52b,53bとを、有してい
る。

さらに、CCD部50は、第１の活性領域50aに対して所定
の間隔（即ち、第３の領域）を隔てて半導体基板50−１
内に対向配置され第１の活性領域50aと前記所定の幅が
同一の第２の活性領域50bと、この第２の活性領域50b上
に酸化絶縁膜50−２を介して第１の検出ゲート電極51a,
52a,53a及び第２の検出ゲート電極51b,52b,53bに対して
それぞれ鏡面対称に配置された第３の検出ゲート電極51
c,52c,53c及び第４の検出ゲート電極51d,52d,53dとを、
備えている。ここで、検出ゲート電極51a,51b,51c,51d
でゲート電極部51が、検出ゲート電極52a,52b,52c,52d
でゲート電極部52が、検出ゲート電極53a,53b,53c,53d
でゲート電極部53がそれぞれ構成されている。

これら第１の検出ゲート電極51a,52a,53a及び第４の
検出ゲート電極51d,52d,53dが検出ライン54a上のコンタ
クト55において接続され、第２の検出ゲート電極51b,52
b,53b及び第３の検出ゲート電極51c,52c,53cが検出ライ
ン54b上のコンタクト55において接続されている。

そして、これら検出ライン54a,54bが信号検出部60に
接続されている。信号検出部60は、第２の入力端子であ
るプラス入力端子が検出ライン54aに、第１の入力端子
であるマイナス入力端子が検出ライン54bに、それぞれ
接続された差動アンプ61等で構成され、検出ライン54a
上の入力信号と検出ライン54b上の入力信号との差分を
検出し、その検出結果を電圧信号にする回路である。

ここで、第５図に示すように、第１の活性領域50a上
には、検出ゲート電極51a,51b、52a,52b、53a,53bの他
に、クロック信号φ（例えば、0.9v）用のゲート電極51
−a,51−ｃ、52−a,52−ｃ及び固定バイアスVs（例え
ば、3v）用のゲート電極51−b,52−ｂ等が配置されてい
る。

このように構成されるCCD型フィルタの動作を説明す
る。

入力信号は、第１の活性領域50aを転送中に検出ゲー
ト電極51a,51b、52a,52b、53a,53b毎によって所定の重
み付けが成されると同時に検出される。この重み係数
は、従来と同様に（ΔＷ＝Wh−Wl）で表され、第１図の
斜線部分の正の重みR51a,R51b,R53a,R53b、負の重みR52
a,R52bの面積で示される。正の重みR51a,R51b,R53a,R53
bが乗算された各信号成分は、検出ライン54a上で互いに
加算される。

一方、負の重みR52a,R52bで乗算された各信号成分
は、検出ライン54b上で互いに加算される。この様にし
て、重み付けされた各信号成分は、検出ライン54a,54b
上の電荷として差動アンプ61に入力される。この差動ア
ンプ61において、検出ライン54a上の電荷と検出ライン5
4b上の電荷との差が検出され、その検出結果が電圧変換
されて信号検出部60の出力となる。

ところで、ゲート電極にアライメントずれが発生して
いる場合、例えば、そのアライメントずれの方向が転送
方向Ｐに平行の左右方向であれば、第１の活性領域50a
及び第２の活性領域50b上の検出ゲート電極51a,51b,51c
の面積は変化しない。

一方、転送方向Ｐに垂直の上下方向のずれであれば、
検出ゲート電極51a,51b,51cの面積にずれが生ずる。こ
の面積のずれは、重み係数の誤差となって表れる。即
ち、第１の活性領域50aにおいて、本来の重み係数は、 （Wh−Wl）×ゲート長＝ΔＷ×ゲート長 と表されるのに対して、アライメントずれにより、例え
ば上方向にXeのみずれた場合、 ｛（Wh−Xe）−（Wl＋Xe）｝×ゲート長 ＝（ΔＷ−2Xe）×ゲート長 となる。

したがって、アライメントずれ時の重み係数と本来の
重み係数との差が、（−2Xe×ゲート長）となる。

また、第２の活性領域50bにおいて、第１の活性領域5
0aと同様の計算をすると、重み係数は、（ΔＷ＋2Xe）
×ゲート長、となり、差動アンプ61には、２ΔＷの電荷
（入力信号）のみが入力される。

この様にして、異かけ上のアライメント誤差が相殺さ
れるので、第１及び第２の活性領域50a,50bの幅を、ア
ライメントずれ量とは無関係に小さくすることができ
る。

第６図は、本発明の第２の実施例を示すCCD型フィル
タの概略の構成図である。

このCCD型フィルタは、第１図と同様に、第３の領域
を介して第１と第２の活性領域50a,50bを設けている。
第１の活性領域50a上のゲート電極51には、検出ゲート
電極51aとダミーゲート電極51−１が、ゲート電極52に
は検出ゲート電極52aとダミーゲート電極52−１が、ゲ
ート電極53には検出ゲート電極53aとダミーゲート電極5
3−１がそれぞれ設けられている。

さらに、第２の活性領域50b上のゲート電極部51には
検出ゲート電極51bとダミーゲート電極51−２が、ゲー
ト電極部52には検出ゲート電極52bとダミーゲート電極5
2−２が、ゲート電極部53には検出ゲート電極53bとダミ
ーゲート電極53−２がそれぞれ設けられている。その
上、ダミーゲート電極51−1,521,53−１とダミーゲート
電極51−2,52−2,53−２とが、第１の活性領域50aを外
れたフィールド領域で検出ライン54cと検出ライン54dと
にそれぞれ共通接続されている。

このCCD型フィルタは、第１の実施例とほぼ同様の動
作をし、重み係数が小さいときに重み係数精度を向上で
きる等の利点を有している。即ち、第１の活性領域50a
から差動アンプ61のプラス入力端子側を、第２の活性領
域50bから差動アンプ61のマイナス入力端子側をそれぞ
れ独立して取り出せるので、例えば、正の重みR53のよ
うに重み係数が小さいときは、それぞれの検出ゲート面
積（53a、53b）を小さくして精度を向上させることがで
きる。

また、第１の実施例のようにアライメント誤差が生じ
た場合、差動アンプ61のプラス入力端子側の検出ゲート
電極51a,52a,53a及び差動アンプ61のマイナス入力端子
側の検出ゲート電極51b,52b,53b共に同一の方向に同一
のずれ幅でずれる。このため、差動アンプ61での差分は
常に等しくなり、第１の実施例と同様にアライメント誤
差は相殺される。

さらに、第３図及び第４図に示す従来例では、活性領
域上でコンタクトを取る必要があったが、本実施例で
は、コンタクト55をすべて第１の及び第２の活性領域50
a,50b以外のフィールド領域で取ることができるので、
リーク電流の発生を防止できる。

なお、本発明は、図示の実施例に限定されず、種々の
変形が可能である。例えば、その変形例として次のよう
なものがある。

（イ）第１の実施例では、検出ゲート電極51a,52a,53a
及び検出ゲート電極51d,52d,53dを差動アンプ61のプラ
ス入力端子に、検出ゲート電極51b,52b,53bをマイナス
入力端子にそれぞれ接続したが、その逆の検出ゲート電
極51a,52a,53a及び検出ゲート電極51d,52d,53dをマイナ
ス入力端子に、検出ゲート電極51b,52b,53bをプラス入
力端子にそれぞれ接続してもよい。

（ロ）第２の実施例では、検出ゲート電極51a,52a,53a
を差動アンプ61のプラス入力端子に、検出ゲート電極51
b,52b,53bをマイナス入力端子にそれぞれ接続したが、
その逆の検出ゲート電極51a,52a,53aをマイナス入力端
子に、検出ゲート電極51b,52b,53bをプラス入力端子に
それぞれ接続してもよい。

（ハ）実施例では、第１及び第２の活性領域50a,50bを
各一つ設けたが、これに限定されず、本発明の趣旨に沿
ったのであれば、複数個、設けてもよい。

（発明の効果） 以上詳細に説明したように、第１の発明によれば、少
なくとも、第２の入力端子と第１の検出ゲート電極の各
々とは、該第１の検出ゲート電極と個別に設けられた信
号線によって第３の領域上にて接続されている。つま
り、第３の領域上にて第２の入力端子と第１の検出ゲー
ト電極の各々とが、第１の検出ゲート電極と個別に設け
られた信号線によって接続される。そのため、第３の領
域の幅が狭い場合に、ゲート電極においてその延在方向
へのアライメントずれによる第１の検出ゲート電極と第
２の検出ゲート電極との差を面積のずれを、第１の検出
ゲート電極と第３の検出ゲート電極との差の面積のずれ
により確実に相殺して、重み係数を所望のものとするこ
とができる。よって、全体としてのチップ面積増加を極
力低減して、上記の効果を得ることができる。

第２、第３及び第４の発明によれば、マスク合わせ誤
差を相殺するように第１及び第２の検出ゲート電極を配
置したので、第１の発明と同様の効果が期待できる。さ
らに、第１及び第２のダミーゲート電極を設けたので、
リーク電流の発生を防止でき、重み係数が小さいときの
重み係数精度の向上が期待できる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すCCD型フィルタの
概略の構成図、第２図は従来の第１のCDD型フィルタの
概略の構成図、第３図は従来の第２のCCD型フィルタの
概略の構成図、第４図は従来の第３のCCD型フィルタの
概略の構成図、第５図は第１図中の要部概略断面図、第
６図は本発明の第２の実施例を示すCCD型フィルタの概
略の構成図である。 50a,50b……第１及び第２の活性領域、50−１……半導
体基板、51a,52a,53a、51b,52b,53b……第１及び第２の
検出ゲート電極、51c,52c,53c、51d,52d,53d……第３及
び第４の検出ゲート電極、51−1,52−1,53−１、51−2,
52−2,53−２……第１及び第２のダミーゲート電極。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板の所定の位置であって、信号転
   送のための第１の活性領域と、 前記第１の活性領域と所定の間隔を隔てて位置する第２
   の活性領域と、 前記第１の活性領域と前記第２の活性領域に挟まれた第
   ３の領域と、 各々が、前記第１の活性領域と前記第３の領域との境界
   部分及び前記第２の活性領域と前記第３の領域との境界
   部分に交差すると共に一端が前記第１の活性領域上に位
   置し、他端が前記第２の活性領域上に位置するように延
   在した複数の第１の検出ゲート電極と、 各々が、前記第１の検出ゲート電極の対応する１つの延
   在方向の延長線上であって、前記第１の検出ゲート電極
   の前記一端側において、一端が前記第１の活性領域上に
   位置し、他端が前記第３の領域とは異なる前記半導体基
   板の領域上に位置するように配置された複数の第２の検
   出ゲート電極と、 各々が、前記第１の検出ゲート電極の対応する１つの延
   在方向の延長線上であって、前記第１の検出ゲート電極
   の前記他端側において、一端が前記第２の活性領域上に
   位置し、他端が前記第３の領域とは異なる前記半導体基
   板の領域上に位置するように配置された複数の第３の検
   出ゲート電極と、 第１の入力端子が前記第２及び第３の検出ゲート電極に
   接続され、第２の入力端子が前記第１の検出ゲート電極
   に接続され、該第１及び第２の入力端子から入力される
   信号の差分を検出する信号検出部とを具え、 少なくとも、前記第２の入力端子と前記第１の検出ゲー
   ト電極の各々とは、該第１の検出ゲート電極と個別に設
   けられた信号線によって前記第３の領域上にて接続され
   ていること、 を特徴とするCCD型フィルタ。
2. 【請求項２】半導体基板の所定の位置であって、信号転
   送のための第１の活性領域と、 前記第１の活性領域と所定の間隔を隔てて位置する第２
   の活性領域と、 前記第１の活性領域と前記第２の活性領域に挟まれた第
   ３の領域と、 各々が、前記第１の活性領域と前記第３の領域との境界
   部分に交差すると共に一端が前記第１の活性領域上に位
   置し、他端が前記第３の領域上に位置するように延在し
   た複数の第１のダミーゲート電極と、 各々が、前記第１のダミーゲート電極の対応する１つの
   延在方向の延長線上であって、前記第１のダミーゲート
   電極の前記一端側において、一端が前記第１の活性領域
   上に位置し、他端が前記第３の領域とは異なる前記半導
   体基板の領域上に位置するように配置された複数の第１
   の検出ゲート電極と、 各々が、前記第１のダミーゲート電極の対応する１つの
   延在方向の延長線上であって、前記第２の活性領域と前
   記第３の領域との境界部分に交差すると共に一端が前記
   第２の活性領域上に位置し、他端が前記第３の領域上に
   位置するように延在した複数の第２の検出ゲート電極
   と、 各々が、前記第２の検出ゲート電極の対応する１つの延
   在方向の延長線上であって、前記第２の検出ゲート電極
   の前記一端側において、一端が前記第２の活性領域上に
   位置し、他端が前記第３の領域とは異なる前記半導体基
   板の領域上に位置するように配置された複数の第２のダ
   ミーゲート電極と、 第１の入力端子が前記第１の検出ゲート電極に接続さ
   れ、第２の入力端子が前記第２の検出ゲート電極に接続
   され、該第１及び第２の入力端子から入力される信号の
   差分を検出する信号検出部とを、 具えたことを特徴とするCCD型フィルタ。
3. 【請求項３】少なくとも、前記第２の入力端子と前記第
   ２の検出ゲート電極の各々とは、該第２の検出ゲート電
   極と個別に設けられた信号線によって前記第３の領域上
   にて接続されていることを特徴とする請求項２記載のCC
   D型フィルタ。
4. 【請求項４】前記第１のダミーゲート電極はそれぞれ、
   該第１のダミーゲート電極とは個別に設けられた信号線
   によって前記第３の領域上にて接続されていることを特
   徴とする請求項３記載のCCD型フィルタ。