JP2994173B2 - 映像レベル出力回路 - Google Patents
映像レベル出力回路Info
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- JP2994173B2 JP2994173B2 JP5142468A JP14246893A JP2994173B2 JP 2994173 B2 JP2994173 B2 JP 2994173B2 JP 5142468 A JP5142468 A JP 5142468A JP 14246893 A JP14246893 A JP 14246893A JP 2994173 B2 JP2994173 B2 JP 2994173B2
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Description
【０００１】
【産業上の利用分野】本発明は映像レベル出力回路に関
し、特にＶＴＲ系オンスクリーン・ディスプレイ用とし
て用いられる半導体集積回路により形成される映像レベ
ル出力回路に関する。
し、特にＶＴＲ系オンスクリーン・ディスプレイ用とし
て用いられる半導体集積回路により形成される映像レベ
ル出力回路に関する。
【０００２】
【従来の技術】従来の、この種のオンスクリーン・ディ
スプレイ用として用いられる、半導体集積回路により形
成される映像レベル出力回路は、図３に示されるよう
に、電源端子２２、出力端子２３および端子２４に対応
して、任意の映像レベルを設定するための複数の抵抗器
５、６、…………、７と、同期先端レベルを設定するた
めの抵抗器９と、任意の映像レベルを出力するための複
数のトランスファゲート１１、１２、…………、１３、
１４と、これらのトランスファゲートを制御する出力選
択回路１０と、外付け抵抗器３とを備えて構成される。
スプレイ用として用いられる、半導体集積回路により形
成される映像レベル出力回路は、図３に示されるよう
に、電源端子２２、出力端子２３および端子２４に対応
して、任意の映像レベルを設定するための複数の抵抗器
５、６、…………、７と、同期先端レベルを設定するた
めの抵抗器９と、任意の映像レベルを出力するための複
数のトランスファゲート１１、１２、…………、１３、
１４と、これらのトランスファゲートを制御する出力選
択回路１０と、外付け抵抗器３とを備えて構成される。
【０００３】図３において、映像レベルを設定する抵抗
器５、６、…………、７および同期先端レベルを設定す
る抵抗器９は、出力端子２３より出力される映像信号レ
ベルが、所定のレベルに設定されるように分圧比が設定
されており、外付け抵抗器３は、上記の抵抗器５、６、
…………、７および抵抗器９の合計抵抗値となるように
設定されている。トランスファゲート１１、１２、……
……、１３、１４の入力側は、それぞれ抵抗器５、６、
…………、７および抵抗器９による分圧点に接続されて
おり、また、これらのトランスファゲート１１、１２、
…………、１３、１４に対する制御入力としては、出力
選択回路１０より出力される制御信号がそれぞれ入力さ
れている。即ち、出力選択回路１０より出力される選択
制御信号により一つのトランスファゲートが選択され、
この選択されたトランスファゲートを介して、分圧比に
より指定される電圧レベルが出力端子２３に出力され、
これにより所望の映像レベルが与えられる。
器５、６、…………、７および同期先端レベルを設定す
る抵抗器９は、出力端子２３より出力される映像信号レ
ベルが、所定のレベルに設定されるように分圧比が設定
されており、外付け抵抗器３は、上記の抵抗器５、６、
…………、７および抵抗器９の合計抵抗値となるように
設定されている。トランスファゲート１１、１２、……
……、１３、１４の入力側は、それぞれ抵抗器５、６、
…………、７および抵抗器９による分圧点に接続されて
おり、また、これらのトランスファゲート１１、１２、
…………、１３、１４に対する制御入力としては、出力
選択回路１０より出力される制御信号がそれぞれ入力さ
れている。即ち、出力選択回路１０より出力される選択
制御信号により一つのトランスファゲートが選択され、
この選択されたトランスファゲートを介して、分圧比に
より指定される電圧レベルが出力端子２３に出力され、
これにより所望の映像レベルが与えられる。
【０００４】このようにして、映像レベルを所望レベル
に設定する映像レベル出力回路においては、オンスクリ
ーン・ディスプレイ用半導体集積回路によって、映像レ
ベルを１Ｖp-p で使用する場合と２Ｖp-p で使用する場
合の二通りの場合があり、前者の映像レベルを１Ｖp-p
で使用する場合には、外付け抵抗器３はそのまま使用さ
れて映像レベルが設定され、また、後者の映像レベルを
２Ｖp-p で使用する場合には、電源端子２２と端子２４
が接続されて外付け抵抗器３は短絡され、映像レベルを
設定する抵抗器５、６、…………、７および同期先端レ
ベルを設定する抵抗器９には２倍量の電流が流されて、
これにより、映像レベルの設定が行われている。
に設定する映像レベル出力回路においては、オンスクリ
ーン・ディスプレイ用半導体集積回路によって、映像レ
ベルを１Ｖp-p で使用する場合と２Ｖp-p で使用する場
合の二通りの場合があり、前者の映像レベルを１Ｖp-p
で使用する場合には、外付け抵抗器３はそのまま使用さ
れて映像レベルが設定され、また、後者の映像レベルを
２Ｖp-p で使用する場合には、電源端子２２と端子２４
が接続されて外付け抵抗器３は短絡され、映像レベルを
設定する抵抗器５、６、…………、７および同期先端レ
ベルを設定する抵抗器９には２倍量の電流が流されて、
これにより、映像レベルの設定が行われている。
【０００５】
【発明が解決しようとする課題】上述した従来の映像レ
ベル出力回路においては、出力される映像レベルを設定
する抵抗器に流れる電流は、映像レベルを２Ｖp-p で使
用する場合には、映像レベルを１Ｖp-p で使用する場合
の２倍となる。この場合、外付け抵抗器３は短絡されて
いるため問題はないが、同期先端レベルを設定する抵抗
器９はそのままの状態で接続されており、これにより、
抵抗器９により設定される同期先端レベルが、電流量の
差異により変動するという欠点がある。
ベル出力回路においては、出力される映像レベルを設定
する抵抗器に流れる電流は、映像レベルを２Ｖp-p で使
用する場合には、映像レベルを１Ｖp-p で使用する場合
の２倍となる。この場合、外付け抵抗器３は短絡されて
いるため問題はないが、同期先端レベルを設定する抵抗
器９はそのままの状態で接続されており、これにより、
抵抗器９により設定される同期先端レベルが、電流量の
差異により変動するという欠点がある。
【０００６】
【課題を解決するための手段】本発明の映像レベル出力
回路は、電源端子と特定の接続端子との間に接続される
外付け抵抗器と、前記外付け抵抗器の低電位側に直列接
続される第１の同期先端レベル設定用抵抗器と、前記第
１の同期先端レベル設定用抵抗器の低電位側に直列接続
されるｎ個の映像レベル設定用抵抗器と、前記映像レベ
ル設定用抵抗器の低電位側と接地点との間に順次直列接
続される第２および第３の同期先端レベル設定用抵抗器
と、前記第１の同期先端レベル設定用抵抗器に対して並
列に接続される第１のトランジスタと、前記第３の同期
先端レベル設定用抵抗器に対して並列に接続される第２
のトランジスタと、入力端が、前記ｎ個の映像レベル設
定用抵抗器における（ｎ−１）個の相互の接続点ならび
に当該映像レベル設定用抵抗器と前記第２の同期先端レ
ベル設定用抵抗器との接続点に接続され、出力端が、所
定の出力端子に接続されるｎ個のトランスファゲート
と、前記ｎ個のトランスファゲートに対して、当該トラ
ンスファゲート選択用の制御信号を出力する出力選択回
路と、を備えて構成され、前記第１および第２のトラン
ジスタに対するオン・オフ制御を介して、前記第１およ
び第３の同期先端レベル設定用抵抗器の何れか一方を短
絡することにより、映像レベルを二つの電圧レベルに対
応して出力することを特徴としている。
回路は、電源端子と特定の接続端子との間に接続される
外付け抵抗器と、前記外付け抵抗器の低電位側に直列接
続される第１の同期先端レベル設定用抵抗器と、前記第
１の同期先端レベル設定用抵抗器の低電位側に直列接続
されるｎ個の映像レベル設定用抵抗器と、前記映像レベ
ル設定用抵抗器の低電位側と接地点との間に順次直列接
続される第２および第３の同期先端レベル設定用抵抗器
と、前記第１の同期先端レベル設定用抵抗器に対して並
列に接続される第１のトランジスタと、前記第３の同期
先端レベル設定用抵抗器に対して並列に接続される第２
のトランジスタと、入力端が、前記ｎ個の映像レベル設
定用抵抗器における（ｎ−１）個の相互の接続点ならび
に当該映像レベル設定用抵抗器と前記第２の同期先端レ
ベル設定用抵抗器との接続点に接続され、出力端が、所
定の出力端子に接続されるｎ個のトランスファゲート
と、前記ｎ個のトランスファゲートに対して、当該トラ
ンスファゲート選択用の制御信号を出力する出力選択回
路と、を備えて構成され、前記第１および第２のトラン
ジスタに対するオン・オフ制御を介して、前記第１およ
び第３の同期先端レベル設定用抵抗器の何れか一方を短
絡することにより、映像レベルを二つの電圧レベルに対
応して出力することを特徴としている。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の第１の実施例を示す回路図
である。図１に示されるように、本実施例は、制御端子
２１、電源端子２２、出力端子２３および端子２４に対
応して、ＰＭＯＳトランジスタ１と、ＮＭＯＳトランジ
スタ２と、外付け抵抗器３と、同期先端レベル設定用抵
抗器４、８および９と、複数の映像レベル設定用抵抗器
５、６、…………、７と、任意の映像レベルを出力する
ための複数のトランスファゲート１１、１２、………
…、１３、１４と、これらのトランスファゲートを制御
する出力選択回路１０とを備えて構成される。なお、同
期先端レベル設定用抵抗器４、８および９の抵抗値は、
それぞれ同一抵抗値に設定されており、外付け抵抗器３
の抵抗値は、映像レベル設定用抵抗器５、６、………
…、７と、同期先端レベル設定用抵抗器４および８、ま
たは同期先端レベル設定用抵抗器８および９との合成抵
抗値に等しい値に設定されている。
である。図１に示されるように、本実施例は、制御端子
２１、電源端子２２、出力端子２３および端子２４に対
応して、ＰＭＯＳトランジスタ１と、ＮＭＯＳトランジ
スタ２と、外付け抵抗器３と、同期先端レベル設定用抵
抗器４、８および９と、複数の映像レベル設定用抵抗器
５、６、…………、７と、任意の映像レベルを出力する
ための複数のトランスファゲート１１、１２、………
…、１３、１４と、これらのトランスファゲートを制御
する出力選択回路１０とを備えて構成される。なお、同
期先端レベル設定用抵抗器４、８および９の抵抗値は、
それぞれ同一抵抗値に設定されており、外付け抵抗器３
の抵抗値は、映像レベル設定用抵抗器５、６、………
…、７と、同期先端レベル設定用抵抗器４および８、ま
たは同期先端レベル設定用抵抗器８および９との合成抵
抗値に等しい値に設定されている。
【０００９】図１において、本実施例を、映像レベルを
１Ｖp-p で使用する場合には、制御端子２１の電位は接
地電位に設定される。これにより、ＰＭＯＳトランジス
タ１は短絡状態となって、同期先端レベル設定用抵抗器
４は短絡され、また、ＮＭＯＳトランジスタ２は開放状
態となって、同期先端レベル設定用抵抗器９は接続状態
がそのまま保持される。この状態においては、電源端子
２２と接地電位との間に接続される抵抗器は、外付け抵
抗器３、映像レベル設定用抵抗器５、６、…………、７
および同期先端レベル設定用抵抗器８および９となり、
出力選択回路１０より出力される選択制御信号により、
トランスファゲート１１、１２、…………、１３および
１４の内の一つのトランスファゲートが選択され、この
選択されたトランスファゲートを介して、電源端子２２
と接地電位との間に接続される上記の抵抗器による分圧
比によって指定される電圧レベルが出力端子２３に出力
され、これにより所望の映像レベルが与えられる。
１Ｖp-p で使用する場合には、制御端子２１の電位は接
地電位に設定される。これにより、ＰＭＯＳトランジス
タ１は短絡状態となって、同期先端レベル設定用抵抗器
４は短絡され、また、ＮＭＯＳトランジスタ２は開放状
態となって、同期先端レベル設定用抵抗器９は接続状態
がそのまま保持される。この状態においては、電源端子
２２と接地電位との間に接続される抵抗器は、外付け抵
抗器３、映像レベル設定用抵抗器５、６、…………、７
および同期先端レベル設定用抵抗器８および９となり、
出力選択回路１０より出力される選択制御信号により、
トランスファゲート１１、１２、…………、１３および
１４の内の一つのトランスファゲートが選択され、この
選択されたトランスファゲートを介して、電源端子２２
と接地電位との間に接続される上記の抵抗器による分圧
比によって指定される電圧レベルが出力端子２３に出力
され、これにより所望の映像レベルが与えられる。
【００１０】次に、本実施例を、映像レベルを２Ｖp-p
で使用する場合には、制御端子２１の電位は電源電圧と
同電位に設定される。これにより、ＰＭＯＳトランジス
タ１は開放状態となって、同期先端レベル設定用抵抗器
４は接続状態がそのまま保持され、また、ＮＭＯＳトラ
ンジスタ２は短絡状態となって、同期先端レベル設定用
抵抗器９は短絡される。そして、なお且つ電源端子２２
と端子２４とが短絡されて外付け抵抗器３も短絡され
る。この状態においては、電源端子２２と接地電位との
間に接続される抵抗器は、同期先端レベル設定用抵抗器
４、８および９、映像レベル設定用抵抗器５、６、……
…、７となる。従って、これらの抵抗器の合成抵抗値
は、前述の映像レベルを１Ｖp-p で使用する場合の合成
抵抗値の１／２になり電流量は２倍となる。従って、映
像レベル設定用抵抗器５、６、………、７および同期先
端レベル設定用抵抗器４および８において発生される電
圧も２倍となり、これにより、出力端子２３からは、２
Ｖp-p の出力が得られる。なお、前述の第１の実施例に
おいては、同期先端レベルが、同期先端レベル設定用抵
抗器８および９を介して設定されていたのに対して、本
実施例においては、同期先端レベル設定用抵抗器９が短
絡されているため先端レベル設定用抵抗器８のみにより
設定されているが、電流値が２倍であるために、前述の
映像レベルを１Ｖp-p で使用する場合と等しい同期先端
レベル値が得られる。
で使用する場合には、制御端子２１の電位は電源電圧と
同電位に設定される。これにより、ＰＭＯＳトランジス
タ１は開放状態となって、同期先端レベル設定用抵抗器
４は接続状態がそのまま保持され、また、ＮＭＯＳトラ
ンジスタ２は短絡状態となって、同期先端レベル設定用
抵抗器９は短絡される。そして、なお且つ電源端子２２
と端子２４とが短絡されて外付け抵抗器３も短絡され
る。この状態においては、電源端子２２と接地電位との
間に接続される抵抗器は、同期先端レベル設定用抵抗器
４、８および９、映像レベル設定用抵抗器５、６、……
…、７となる。従って、これらの抵抗器の合成抵抗値
は、前述の映像レベルを１Ｖp-p で使用する場合の合成
抵抗値の１／２になり電流量は２倍となる。従って、映
像レベル設定用抵抗器５、６、………、７および同期先
端レベル設定用抵抗器４および８において発生される電
圧も２倍となり、これにより、出力端子２３からは、２
Ｖp-p の出力が得られる。なお、前述の第１の実施例に
おいては、同期先端レベルが、同期先端レベル設定用抵
抗器８および９を介して設定されていたのに対して、本
実施例においては、同期先端レベル設定用抵抗器９が短
絡されているため先端レベル設定用抵抗器８のみにより
設定されているが、電流値が２倍であるために、前述の
映像レベルを１Ｖp-p で使用する場合と等しい同期先端
レベル値が得られる。
【００１１】次に、図２は、本発明の第２の実施例を示
す回路図である。図２に示されるように、本実施例は、
制御端子２１、電源端子２２、出力端子２３および端子
２４に対応して、ＰＮＰトランジスタ１５と、ＮＰＮト
ランジスタ１６と、外付け抵抗器３と、同期先端レベル
設定用抵抗器４、８および９と、複数の映像レベル設定
用抵抗器５、６、…………、７と、任意の映像レベルを
選択して出力するための複数のトランスファゲート１
１、１２、…………、１３、１４と、これらのトランス
ファゲートの選択を制御する出力選択回路１０とを備え
て構成される。
す回路図である。図２に示されるように、本実施例は、
制御端子２１、電源端子２２、出力端子２３および端子
２４に対応して、ＰＮＰトランジスタ１５と、ＮＰＮト
ランジスタ１６と、外付け抵抗器３と、同期先端レベル
設定用抵抗器４、８および９と、複数の映像レベル設定
用抵抗器５、６、…………、７と、任意の映像レベルを
選択して出力するための複数のトランスファゲート１
１、１２、…………、１３、１４と、これらのトランス
ファゲートの選択を制御する出力選択回路１０とを備え
て構成される。
【００１２】図２において、第１の実施例の場合と同様
に、外付け抵抗器３の抵抗値は、映像レベル設定用抵抗
器５、６、…………、７と、同期先端レベル設定用抵抗
器８および９の合成抵抗値に等しい抵抗値に設定されて
おり、また同期先端レベル設定用抵抗器４、８および９
は、それぞれ同一抵抗値に設定されている。図１との対
比による明らかなように、本実施例と第１の実施例との
相違点は、第１の実施例におけるＰＭＯＳトランジスタ
１およびＮＭＯＳトランジスタ２が、それぞれＰＮＰト
ランジスタ１５およびＮＰＮトランジスタ１６に置換え
られていることであり、これにより、映像レベルを１Ｖ
p-p で使用する場合、および映像レベルを２Ｖp-p で使
用する場合に対応して、制御端子２１に入力される電位
レベルを介して、それぞれ抵抗器４および９を短絡する
ことにより、第１の実施例の場合と同様に、電源端子２
２と接地電位との間に接続される抵抗の分圧比によって
指定される電圧レベルが出力端子２３に出力され、これ
により所望の映像レベルが与えられる。
に、外付け抵抗器３の抵抗値は、映像レベル設定用抵抗
器５、６、…………、７と、同期先端レベル設定用抵抗
器８および９の合成抵抗値に等しい抵抗値に設定されて
おり、また同期先端レベル設定用抵抗器４、８および９
は、それぞれ同一抵抗値に設定されている。図１との対
比による明らかなように、本実施例と第１の実施例との
相違点は、第１の実施例におけるＰＭＯＳトランジスタ
１およびＮＭＯＳトランジスタ２が、それぞれＰＮＰト
ランジスタ１５およびＮＰＮトランジスタ１６に置換え
られていることであり、これにより、映像レベルを１Ｖ
p-p で使用する場合、および映像レベルを２Ｖp-p で使
用する場合に対応して、制御端子２１に入力される電位
レベルを介して、それぞれ抵抗器４および９を短絡する
ことにより、第１の実施例の場合と同様に、電源端子２
２と接地電位との間に接続される抵抗の分圧比によって
指定される電圧レベルが出力端子２３に出力され、これ
により所望の映像レベルが与えられる。
【００１３】
【発明の効果】以上説明したように、本発明は、外付け
抵抗器と映像レベル設定用抵抗器との間に第１の同期先
端レベル設定用抵抗器を設け、当該映像レベル設定用抵
抗器の他端と接地点との間に直列接続される第２および
第３の同期先端レベル設定用抵抗器を設けて、前記第１
および第３の同期先端レベル設定用抵抗器に対して、そ
れぞれトランジスタを並列接続させて当該同期先端レベ
ル設定用抵抗器のオン・オフを制御することにより、映
像レベルが１Ｖp-p で使用する場合ならびに２Ｖp-p で
使用する場合の何れの場合においても、同期先端レベル
が変動することなく得られるという効果がある。
抵抗器と映像レベル設定用抵抗器との間に第１の同期先
端レベル設定用抵抗器を設け、当該映像レベル設定用抵
抗器の他端と接地点との間に直列接続される第２および
第３の同期先端レベル設定用抵抗器を設けて、前記第１
および第３の同期先端レベル設定用抵抗器に対して、そ
れぞれトランジスタを並列接続させて当該同期先端レベ
ル設定用抵抗器のオン・オフを制御することにより、映
像レベルが１Ｖp-p で使用する場合ならびに２Ｖp-p で
使用する場合の何れの場合においても、同期先端レベル
が変動することなく得られるという効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】従来例を示す回路図である。
１ ＰＭＯＳトランジスタ ２ ＮＭＯＳトランジスタ ３ 外付け抵抗器 ４、８、９ 同期先端レベル設定用抵抗器 ５、６〜７ 映像レベル設定用抵抗器 １０ 出力選択回路 １１、１２〜１３、１４ トランスファゲート １５ ＰＮＰトランジスタ １６ ＮＰＮトランジスタ
Claims (1)
- 【請求項１】 電源端子と特定の接続端子との間に接続
される外付け抵抗器と、 前記外付け抵抗器の低電位側に直列接続される第１の同
期先端レベル設定用抵抗器と、 前記第１の同期先端レベル設定用抵抗器の低電位側に直
列接続されるｎ個の映像レベル設定用抵抗器と、 前記映像レベル設定用抵抗器の低電位側と接地点との間
に順次直列接続される第２および第３の同期先端レベル
設定用抵抗器と、 前記第１の同期先端レベル設定用抵抗器に対して並列に
接続される第１のトランジスタと、 前記第３の同期先端レベル設定用抵抗器に対して並列に
接続される第２のトランジスタと、 入力端が、前記ｎ個の映像レベル設定用抵抗器における
（ｎ−１）個の相互の接続点ならびに当該映像レベル設
定用抵抗器と前記第２の同期先端レベル設定用抵抗器と
の接続点に接続され、出力端が、所定の出力端子に接続
されるｎ個のトランスファゲートと、 前記ｎ個のトランスファゲートに対して、当該トランス
ファゲート選択用の制御信号を出力する出力選択回路
と、 を備えて構成され、前記第１および第２のトランジスタ
に対するオン・オフ制御を介して、前記第１および第３
の同期先端レベル設定用抵抗器の何れか一方を短絡する
ことにより、映像レベルを二つの電圧レベルに対応して
出力することを特徴とする映像レベル出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5142468A JP2994173B2 (ja) | 1993-06-15 | 1993-06-15 | 映像レベル出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5142468A JP2994173B2 (ja) | 1993-06-15 | 1993-06-15 | 映像レベル出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH075862A JPH075862A (ja) | 1995-01-10 |
| JP2994173B2 true JP2994173B2 (ja) | 1999-12-27 |
Family
ID=15316022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5142468A Expired - Fee Related JP2994173B2 (ja) | 1993-06-15 | 1993-06-15 | 映像レベル出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2994173B2 (ja) |
-
1993
- 1993-06-15 JP JP5142468A patent/JP2994173B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH075862A (ja) | 1995-01-10 |
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Legal Events
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