JP2977371B2 - デジタル型ｆｍステレオ変調器 - Google Patents
デジタル型ｆｍステレオ変調器Info
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- JP2977371B2 JP2977371B2 JP4141506A JP14150692A JP2977371B2 JP 2977371 B2 JP2977371 B2 JP 2977371B2 JP 4141506 A JP4141506 A JP 4141506A JP 14150692 A JP14150692 A JP 14150692A JP 2977371 B2 JP2977371 B2 JP 2977371B2
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Description
【０００１】
【産業上の利用分野】この発明は、デジタル信号処理に
より左（Ｌ）信号及び右（Ｒ）信号を複合した音声ステ
レオ複合信号を生成するデジタル型ステレオ変調器に関
する。
より左（Ｌ）信号及び右（Ｒ）信号を複合した音声ステ
レオ複合信号を生成するデジタル型ステレオ変調器に関
する。
【０００２】
【従来の技術】周知のように、従来のＦＭ放送送信装置
に用いられるステレオ変調器にあっては、アナログ系の
ベースバンド信号をプリエンファシスし、マトリクス回
路に通して主チャンネル（Ｌ＋Ｒ）信号と副チャンネル
（Ｌ−Ｒ）信号を生成する。そして、主チャンネル信号
を遅延回路で一定時間遅延しておき、副チャンネル（Ｌ
−Ｒ）信号を副搬送波信号でＤＳＢ（dual side-band）
変調した後、当該副チャンネル信号にパイロット信号と
ＳＣＡ（subsidiary communications authorization ）
信号を加えて、主チャンネル信号と加算し、ステレオ複
合信号を生成する。
に用いられるステレオ変調器にあっては、アナログ系の
ベースバンド信号をプリエンファシスし、マトリクス回
路に通して主チャンネル（Ｌ＋Ｒ）信号と副チャンネル
（Ｌ−Ｒ）信号を生成する。そして、主チャンネル信号
を遅延回路で一定時間遅延しておき、副チャンネル（Ｌ
−Ｒ）信号を副搬送波信号でＤＳＢ（dual side-band）
変調した後、当該副チャンネル信号にパイロット信号と
ＳＣＡ（subsidiary communications authorization ）
信号を加えて、主チャンネル信号と加算し、ステレオ複
合信号を生成する。
【０００３】上記副搬送波信号、パイロット信号の生成
には、それぞれ独立した発振器によって生成される。ま
た、ＳＣＡ信号はＳＣＡデータをデータクロック信号で
タイミング調整した後、副搬送波信号でＤＳＢ変調され
て生成される。このＳＣＡ生成のためのデータクロック
信号及び副搬送波信号も、それぞれ独立した発振器によ
って生成される。
には、それぞれ独立した発振器によって生成される。ま
た、ＳＣＡ信号はＳＣＡデータをデータクロック信号で
タイミング調整した後、副搬送波信号でＤＳＢ変調され
て生成される。このＳＣＡ生成のためのデータクロック
信号及び副搬送波信号も、それぞれ独立した発振器によ
って生成される。
【０００４】ところで、最近では、上述したＦＭステレ
オ変調器をデジタル化することが強く要望されるように
なっている。しかしながら、デジタル化に際して、従来
のアナログステレオ変調器の構成をそれぞれ同じ機能を
有するデジタル回路に単純に置換すると、副搬送波信
号、パイロット信号、ＳＣＡ信号生成用のデータクロッ
ク信号及び副搬送波信号にそれぞれ発振器を持つことに
なり、各発振器の周波数差でスプリアス妨害を生じると
いう問題が発生する。
オ変調器をデジタル化することが強く要望されるように
なっている。しかしながら、デジタル化に際して、従来
のアナログステレオ変調器の構成をそれぞれ同じ機能を
有するデジタル回路に単純に置換すると、副搬送波信
号、パイロット信号、ＳＣＡ信号生成用のデータクロッ
ク信号及び副搬送波信号にそれぞれ発振器を持つことに
なり、各発振器の周波数差でスプリアス妨害を生じると
いう問題が発生する。
【０００５】
【発明が解決しようとする課題】以上述べたように従来
のＦＭステレオ変調器をデジタル化する場合、各回路部
分を同じ機能を有するデジタル回路に単純に置換したの
では、スプリアス妨害が生じるという問題がある。
のＦＭステレオ変調器をデジタル化する場合、各回路部
分を同じ機能を有するデジタル回路に単純に置換したの
では、スプリアス妨害が生じるという問題がある。
【０００６】この発明は上記の課題を解決するためにな
されたもので、スプリアス妨害を生じることなくデジタ
ル処理によってステレオ複合信号を得ることのできるデ
ジタル型ＦＭステレオ変調器を提供することを目的とす
る。
されたもので、スプリアス妨害を生じることなくデジタ
ル処理によってステレオ複合信号を得ることのできるデ
ジタル型ＦＭステレオ変調器を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
にこの発明は、デジタル信号処理によりＦＭステレオ複
合信号を生成するＦＭステレオ変調器において、前記Ｆ
Ｍステレオ複合信号の生成に必要な複数の周波数信号を
入力デジタル信号のサンプリング周波数信号を分周する
ことにより生成する信号生成手段と、前記複数の周波数
信号を互いに同期化する同期化手段とを具備して構成さ
れる。
にこの発明は、デジタル信号処理によりＦＭステレオ複
合信号を生成するＦＭステレオ変調器において、前記Ｆ
Ｍステレオ複合信号の生成に必要な複数の周波数信号を
入力デジタル信号のサンプリング周波数信号を分周する
ことにより生成する信号生成手段と、前記複数の周波数
信号を互いに同期化する同期化手段とを具備して構成さ
れる。
【０００８】
【作用】上記構成のデジタル型ＦＭステレオ変調器で
は、ＦＭステレオ複合信号の生成に必要な複数の周波数
信号が全て入力デジタル信号のサンプリング周波数信号
から生成され、かつ互いに同期化されているため、装置
内でスプリアス妨害が生じることがなくなる。
は、ＦＭステレオ複合信号の生成に必要な複数の周波数
信号が全て入力デジタル信号のサンプリング周波数信号
から生成され、かつ互いに同期化されているため、装置
内でスプリアス妨害が生じることがなくなる。
【０００９】
【実施例】以下、図面を参照してこの発明の一実施例を
詳細に説明する。
詳細に説明する。
【００１０】図１はこの発明に係るデジタル型ＦＭステ
レオ変調器の構成を示すもので、端子１にはサンプリン
グ周波数ｆS1＝４８kHz の音声ＰＣＭデータ信号Ｄ1 が
供給される。この入力ＰＣＭデータ信号Ｄ1 は周波数信
号生成回路２（詳細は後述する）に供給され、ここで副
チャンネルＤＳＢ変調用の副搬送波信号ａ（周波数ｆC1
＝３８kHz ）、パイロット信号ｂ（周波数ｆP ＝１９kH
z ）、ＳＣＡデータクロック信号ｃ（周波数ｆCK＝９．
５kHz ）、ＳＣＡ副搬送波信号ｄ（周波数ｆC2＝８５．
５kHz ）が互いに同期した状態で生成される。
レオ変調器の構成を示すもので、端子１にはサンプリン
グ周波数ｆS1＝４８kHz の音声ＰＣＭデータ信号Ｄ1 が
供給される。この入力ＰＣＭデータ信号Ｄ1 は周波数信
号生成回路２（詳細は後述する）に供給され、ここで副
チャンネルＤＳＢ変調用の副搬送波信号ａ（周波数ｆC1
＝３８kHz ）、パイロット信号ｂ（周波数ｆP ＝１９kH
z ）、ＳＣＡデータクロック信号ｃ（周波数ｆCK＝９．
５kHz ）、ＳＣＡ副搬送波信号ｄ（周波数ｆC2＝８５．
５kHz ）が互いに同期した状態で生成される。
【００１１】さらに、上記ＰＣＭデータ信号Ｄ1 はプリ
エンファシス回路３でプリエンファシスがかけられ、ロ
ーパスフィルタ（ＬＰＦ）４で不要な高周波成分が除去
された後、マトリクス回路５で主チャンネル信号（Ｌ＋
Ｒ）と副チャンネル信号（Ｌ−Ｒ）に分離される。
エンファシス回路３でプリエンファシスがかけられ、ロ
ーパスフィルタ（ＬＰＦ）４で不要な高周波成分が除去
された後、マトリクス回路５で主チャンネル信号（Ｌ＋
Ｒ）と副チャンネル信号（Ｌ−Ｒ）に分離される。
【００１２】主チャンネル信号（Ｌ＋Ｒ）はインターポ
レータ６によりｎ倍のサンプリング周波数ｆS2＝ｎ・ｆ
S1に変換された後、遅延回路７によって一定時間遅延さ
れて、加算器８に送られる。また、副チャンネル信号
（Ｌ−Ｒ）はインターポレータ９によってｎ倍のサンプ
リング周波数ｆS2＝ｎ・ｆS1に変換された後、乗算器１
０で副搬送波信号ａに乗せられ、加算器１１でパイロッ
ト信号ｂが乗せられ、これによってＤＳＢ変調を受けて
加算器８に送られる。
レータ６によりｎ倍のサンプリング周波数ｆS2＝ｎ・ｆ
S1に変換された後、遅延回路７によって一定時間遅延さ
れて、加算器８に送られる。また、副チャンネル信号
（Ｌ−Ｒ）はインターポレータ９によってｎ倍のサンプ
リング周波数ｆS2＝ｎ・ｆS1に変換された後、乗算器１
０で副搬送波信号ａに乗せられ、加算器１１でパイロッ
ト信号ｂが乗せられ、これによってＤＳＢ変調を受けて
加算器８に送られる。
【００１３】一方、端子１２にはＳＣＡデータ信号Ｄ2
が供給される。この入力ＳＣＡデータ信号Ｄ2 はＳＣＡ
インターフェース１３に供給される。このインターフェ
ース１３は入力ＳＣＡデータ信号Ｄ2 をＳＣＡデータク
ロック信号ｃによりタイミング調整し、さらにＳＣＡ搬
送波信号ｄによりＤＳＢ変調をかけてＳＣＡ信号を生成
する。このＳＣＡ信号は上記加算器８に供給され、主チ
ャンネル信号（Ｌ＋Ｒ）にＤＳＢ変調された副チャンネ
ル信号（Ｌ−Ｒ）と共に加算される。これによってＳＣ
Ａを含むステレオ複合信号Ｄout が生成され、出力端子
１４から導出される。
が供給される。この入力ＳＣＡデータ信号Ｄ2 はＳＣＡ
インターフェース１３に供給される。このインターフェ
ース１３は入力ＳＣＡデータ信号Ｄ2 をＳＣＡデータク
ロック信号ｃによりタイミング調整し、さらにＳＣＡ搬
送波信号ｄによりＤＳＢ変調をかけてＳＣＡ信号を生成
する。このＳＣＡ信号は上記加算器８に供給され、主チ
ャンネル信号（Ｌ＋Ｒ）にＤＳＢ変調された副チャンネ
ル信号（Ｌ−Ｒ）と共に加算される。これによってＳＣ
Ａを含むステレオ複合信号Ｄout が生成され、出力端子
１４から導出される。
【００１４】上記周波数信号生成回路２は上述した各周
波数信号の周波数ｆS1，ｆS2，ｆC1，ｆC2，ｆP ，ｆCK
が、図２に示す関係にあることを利用している。式で表
すと、以下のように示される。 ｆP ＝（１９／４８）ｆS1 ｆC2＝（５７／３２）ｆS1 ｆP ＝（２／９）ｆC1 ｆCK＝（１／２）ｆP fC1＝（４／９）ｆC2 ｆCK＝（１／４）ｆC1
波数信号の周波数ｆS1，ｆS2，ｆC1，ｆC2，ｆP ，ｆCK
が、図２に示す関係にあることを利用している。式で表
すと、以下のように示される。 ｆP ＝（１９／４８）ｆS1 ｆC2＝（５７／３２）ｆS1 ｆP ＝（２／９）ｆC1 ｆCK＝（１／２）ｆP fC1＝（４／９）ｆC2 ｆCK＝（１／４）ｆC1
【００１５】すなわち、入力ＰＣＭ信号Ｄ1 からサンプ
リング周波数ｆS1＝４８kHz を貰い、いったん他の周波
数信号の最大公約数から４８×５７／８＝３４２kHz の
周波数信号を生成し、これを適当な分周処理を施すこと
により、ｆC1＝３８kHz ，ｆP ＝１９kHz ，ｆCK＝９．
５kHz ，ｆC2＝８５．５kHz を生成する。この際、各周
波数信号の間に同期を持たすには、その分周処理過程で
外部から同期をかければよい。図３に周波数信号生成回
路２の原理に沿った構成を示す。
リング周波数ｆS1＝４８kHz を貰い、いったん他の周波
数信号の最大公約数から４８×５７／８＝３４２kHz の
周波数信号を生成し、これを適当な分周処理を施すこと
により、ｆC1＝３８kHz ，ｆP ＝１９kHz ，ｆCK＝９．
５kHz ，ｆC2＝８５．５kHz を生成する。この際、各周
波数信号の間に同期を持たすには、その分周処理過程で
外部から同期をかければよい。図３に周波数信号生成回
路２の原理に沿った構成を示す。
【００１６】図３において、２１は入力ＰＣＭ信号Ｄ1
からサンプリング周波数ｆS1＝４８kHz の信号を貰っ
て、５７／８倍の周波数信号＝３４２kHz を得るＰＬＬ
回路である。このＰＬＬ回路２１で得られた周波数信号
は２系統に分配され、一方は分周器２２によって１／４
分周されて８５．５kHz の周波数信号ｆC2が生成され、
他方は分周器２３によって１／９分周されて３８kHz の
周波数信号ｆP が生成される。さらに分周器２３の出力
信号は分周器２４によって１／２分周されて１９kHz の
周波数信号ｆC1が生成され、さらにこの周波数信号ｆC1
は分周器２５によって１／２分周されて９．５kHz の周
波数信号ｆCKが生成される。
からサンプリング周波数ｆS1＝４８kHz の信号を貰っ
て、５７／８倍の周波数信号＝３４２kHz を得るＰＬＬ
回路である。このＰＬＬ回路２１で得られた周波数信号
は２系統に分配され、一方は分周器２２によって１／４
分周されて８５．５kHz の周波数信号ｆC2が生成され、
他方は分周器２３によって１／９分周されて３８kHz の
周波数信号ｆP が生成される。さらに分周器２３の出力
信号は分周器２４によって１／２分周されて１９kHz の
周波数信号ｆC1が生成され、さらにこの周波数信号ｆC1
は分周器２５によって１／２分周されて９．５kHz の周
波数信号ｆCKが生成される。
【００１７】ここで、分周器２２，２３の間で同期をと
らないとすれば、ｆC2はｆC1，ｆP，ｆCKに対応する３
つの状態が存在してしまう。そこで、図３の構成では分
周器２３の出力ｆC1で分周器２２に同期をかけるように
している。
らないとすれば、ｆC2はｆC1，ｆP，ｆCKに対応する３
つの状態が存在してしまう。そこで、図３の構成では分
周器２３の出力ｆC1で分周器２２に同期をかけるように
している。
【００１８】ところで、図３の論理回路構成でも各種周
波数信号を生成することができるが、図４に示す構成に
すると、同期処理が容易になる。尚、ここではｎ＝８と
して説明する。
波数信号を生成することができるが、図４に示す構成に
すると、同期処理が容易になる。尚、ここではｎ＝８と
して説明する。
【００１９】図４において、２１１は位相比較器で、ロ
ーパスフィルタ２１２、電圧制御発振器（以下、ＶＣＯ
と称する）２１３及び第１のバイナリカウンタ（３ビッ
ト８進出力）２１４と共にＰＬＬ回路を構成しており、
入力ＰＣＭ信号Ｄ1 から得られたサンプリング周波数ｆ
S1＝４８kHz の信号と後段のカウンタ２１４の出力との
位相差を検出する。ここで得られた位相差信号はローパ
スフィルタ２１２で電圧信号に変換され、制御信号とし
てＶＣＯ２１３に供給される。
ーパスフィルタ２１２、電圧制御発振器（以下、ＶＣＯ
と称する）２１３及び第１のバイナリカウンタ（３ビッ
ト８進出力）２１４と共にＰＬＬ回路を構成しており、
入力ＰＣＭ信号Ｄ1 から得られたサンプリング周波数ｆ
S1＝４８kHz の信号と後段のカウンタ２１４の出力との
位相差を検出する。ここで得られた位相差信号はローパ
スフィルタ２１２で電圧信号に変換され、制御信号とし
てＶＣＯ２１３に供給される。
【００２０】このＶＣＯ２１３は入力制御信号によりｎ
倍サンプリング周波数ｆS2（＝ｎ・ｆS1＝３８４kHz ）
のパルス信号を生成するもので、その出力は第１のバイ
ナリカウンタ２１４に供給される。このカウンタ２１４
は３ビット８進出力であり、３８４kHz の入力パルス信
号を４８kHz に変換する。
倍サンプリング周波数ｆS2（＝ｎ・ｆS1＝３８４kHz ）
のパルス信号を生成するもので、その出力は第１のバイ
ナリカウンタ２１４に供給される。このカウンタ２１４
は３ビット８進出力であり、３８４kHz の入力パルス信
号を４８kHz に変換する。
【００２１】この第１のバイナリカウンタ２１４の出力
は位相比較器２１１にフィードバックされると共に、第
２のバイナリカウンタ２１５に供給される。このカウン
タ２１５は７ビット９６進出力であり、４８kHz の入力
パルス信号を０．５kHz に変換する。第１、第２のバイ
ナリカウンタ２１４，２１５の各ビット出力は共に１０
ビットアドレスデータとして第１乃至第４のＲＯＭ２１
６〜２１９に供給される。
は位相比較器２１１にフィードバックされると共に、第
２のバイナリカウンタ２１５に供給される。このカウン
タ２１５は７ビット９６進出力であり、４８kHz の入力
パルス信号を０．５kHz に変換する。第１、第２のバイ
ナリカウンタ２１４，２１５の各ビット出力は共に１０
ビットアドレスデータとして第１乃至第４のＲＯＭ２１
６〜２１９に供給される。
【００２２】各ＲＯＭ２１６〜２１９は、予め、それぞ
れ７６８個のデータ領域にｆC1＝３８kHz ，ｆP ＝１９
kHz ，ｆCK＝９．５kHz ，ｆC2＝８５．５kHz の周波数
信号の波形データが記録されており、ＶＣＯ２１３で発
生されたパルス信号を出力タイミングクロックＣＫとし
て入力し、クロックＣＫが供給される毎にアドレスデー
タで指定された領域の波形データを出力する。
れ７６８個のデータ領域にｆC1＝３８kHz ，ｆP ＝１９
kHz ，ｆCK＝９．５kHz ，ｆC2＝８５．５kHz の周波数
信号の波形データが記録されており、ＶＣＯ２１３で発
生されたパルス信号を出力タイミングクロックＣＫとし
て入力し、クロックＣＫが供給される毎にアドレスデー
タで指定された領域の波形データを出力する。
【００２３】すなわち、図１に示すように、副チャンネ
ル（Ｌ−Ｒ）信号の平衡変調以降もデジタル信号処理を
行う場合、インターポレータ６，９によりサンプリング
周波数はｎ・ｆS1（ｎは整数）に変換され、出力ステレ
オ複合信号の周波数ｆS2はｎ・ｆS1となる。ｆS2はｆS1
との比較結果でＶＣＯ２１３を制御するＰＬＬ回路によ
り、ｆS1に同期している。
ル（Ｌ−Ｒ）信号の平衡変調以降もデジタル信号処理を
行う場合、インターポレータ６，９によりサンプリング
周波数はｎ・ｆS1（ｎは整数）に変換され、出力ステレ
オ複合信号の周波数ｆS2はｎ・ｆS1となる。ｆS2はｆS1
との比較結果でＶＣＯ２１３を制御するＰＬＬ回路によ
り、ｆS1に同期している。
【００２４】そこで、図４の実施例では、上記の関係を
利用し、ｎ＝８として、８×ｆS1＝３８４kHz なるサン
プリング周波数ｆS2で、ｆC1，ｆP ，ｆCK，ｆC2を生成
するように回路を組み、同期化を容易に実現している。
つまり、ｆS2，ｆC1，ｆP ，ｆCK，ｆC2の最大公約数を
求めると、結局４８kHz と９．５kHz の最大公約数０．
５kHz となるので、０．５kHz で同期をとれば、全ての
位相が揃うことになる。
利用し、ｎ＝８として、８×ｆS1＝３８４kHz なるサン
プリング周波数ｆS2で、ｆC1，ｆP ，ｆCK，ｆC2を生成
するように回路を組み、同期化を容易に実現している。
つまり、ｆS2，ｆC1，ｆP ，ｆCK，ｆC2の最大公約数を
求めると、結局４８kHz と９．５kHz の最大公約数０．
５kHz となるので、０．５kHz で同期をとれば、全ての
位相が揃うことになる。
【００２５】ここで、０．５kHz を３８４kHz のクロッ
クでサンプリングすると、７６８個のデータが必要にな
る。よって、この実施例では、まず、各周波数ｆC1，ｆ
P ，ｆCK，ｆC2の波形データ７６８個をそれぞれＲＯＭ
２１６〜２１９に格納しておき、０．５kHz の周期で同
じデータを読み出すために、ｆS2＝３８４kHz をＲＯＭ
２１６〜２１９の読出しタイミングクロック入力とする
と共に、ｆS2＝３８４kHz を第１及び第２のカウンタ２
１４，２１５で８分周、９６分周して、各ビット出力１
０ビットパラレルをＲＯＭ２１６〜２１９にアドレスデ
ータとして供給させている。
クでサンプリングすると、７６８個のデータが必要にな
る。よって、この実施例では、まず、各周波数ｆC1，ｆ
P ，ｆCK，ｆC2の波形データ７６８個をそれぞれＲＯＭ
２１６〜２１９に格納しておき、０．５kHz の周期で同
じデータを読み出すために、ｆS2＝３８４kHz をＲＯＭ
２１６〜２１９の読出しタイミングクロック入力とする
と共に、ｆS2＝３８４kHz を第１及び第２のカウンタ２
１４，２１５で８分周、９６分周して、各ビット出力１
０ビットパラレルをＲＯＭ２１６〜２１９にアドレスデ
ータとして供給させている。
【００２６】したがって、上記構成によれば、各周波数
のデータがそれぞれＲＯＭ２１６〜２１９に格納されて
いるので、装置内の最高周波数を出力サンプリング周波
数以下にすることができ、分周器等も低い周波数対応の
素子で構成可能となる。特に、各周波数信号が互いに同
期化されているため、簡易な構成でスプリアスを除去す
ることができる。
のデータがそれぞれＲＯＭ２１６〜２１９に格納されて
いるので、装置内の最高周波数を出力サンプリング周波
数以下にすることができ、分周器等も低い周波数対応の
素子で構成可能となる。特に、各周波数信号が互いに同
期化されているため、簡易な構成でスプリアスを除去す
ることができる。
【００２７】尚、この発明は上記実施例に限定されるも
のではなく、その他この発明の要旨を逸脱しない範囲で
種々変形しても、同様に実施可能であることはいうまで
もない。
のではなく、その他この発明の要旨を逸脱しない範囲で
種々変形しても、同様に実施可能であることはいうまで
もない。
【００２８】
【発明の効果】以上のようにこの発明によれば、スプリ
アス妨害を生じることなくデジタル処理によってステレ
オ複合信号を得ることのできるデジタル型ＦＭステレオ
変調器を提供することができる。
アス妨害を生じることなくデジタル処理によってステレ
オ複合信号を得ることのできるデジタル型ＦＭステレオ
変調器を提供することができる。
【図１】この発明に係るデジタル型ＦＭステレオ変調器
の一実施例を示すブロック回路図。
の一実施例を示すブロック回路図。
【図２】同実施例の周波数信号生成回路で生成される各
周波数信号の関係を示す図。
周波数信号の関係を示す図。
【図３】同実施例の周波数信号生成回路の原理に沿った
構成を示すブロック回路図。
構成を示すブロック回路図。
【図４】同実施例の周波数信号生成回路の具体的な構成
を示すブロック回路図。
を示すブロック回路図。
【符号の説明】 １…ＰＣＭデータ信号入力端子、２…周波数信号生成回
路、３…プリエンファシス回路、４…ローパスフィル
タ、５…マトリクス回路、６…インターポレータ、７…
遅延回路、８…加算器、９…インターポレータ、１０…
乗算器、１１…加算器、１２…ＳＣＡデータ信号入力信
号、１３…ＳＣＡインターフェース、１４…ステレオ複
合信号出力端子、２１…ＰＬＬ回路、２２，２３，２
４，２５…分周器、２１１…位相比較器、２１２…ロー
パスフィルタ、２１３…電圧制御発振器、２１４，２１
５…バイナリカウンタ、２１６〜２１９…波形発生用Ｒ
ＯＭ、Ｄ1 …ＰＣＭデータ信号、Ｄ2 …ＳＣＡデータ信
号、ａ…副チャンネルＤＳＢ変調用副搬送波信号（周波
数ｆC1＝３８kHz ）、ｂ…パイロット信号（周波数ｆP
＝１９kHz ）、ｃ…ＳＣＡデータクロック信号（周波数
ｆCK＝９．５kHz ）、ｄ…ＳＣＡ副搬送波信号（周波数
ｆC2＝８５．５kHz ）。
路、３…プリエンファシス回路、４…ローパスフィル
タ、５…マトリクス回路、６…インターポレータ、７…
遅延回路、８…加算器、９…インターポレータ、１０…
乗算器、１１…加算器、１２…ＳＣＡデータ信号入力信
号、１３…ＳＣＡインターフェース、１４…ステレオ複
合信号出力端子、２１…ＰＬＬ回路、２２，２３，２
４，２５…分周器、２１１…位相比較器、２１２…ロー
パスフィルタ、２１３…電圧制御発振器、２１４，２１
５…バイナリカウンタ、２１６〜２１９…波形発生用Ｒ
ＯＭ、Ｄ1 …ＰＣＭデータ信号、Ｄ2 …ＳＣＡデータ信
号、ａ…副チャンネルＤＳＢ変調用副搬送波信号（周波
数ｆC1＝３８kHz ）、ｂ…パイロット信号（周波数ｆP
＝１９kHz ）、ｃ…ＳＣＡデータクロック信号（周波数
ｆCK＝９．５kHz ）、ｄ…ＳＣＡ副搬送波信号（周波数
ｆC2＝８５．５kHz ）。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 牧野 民治 東京都渋谷区神南二丁目２番１号 日本 放送協会放送センター内 (72)発明者 浜田 正稔 東京都渋谷区神南二丁目２番１号 日本 放送協会放送センター内 (72)発明者 高橋 泰雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝小向工場内 (72)発明者 青木 敏郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝小向工場内 (72)発明者 古川 雄一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝小向工場内 (58)調査した分野(Int.Cl.6，ＤＢ名) H04H 5/00
Claims (3)
- 【請求項１】デジタル信号処理によりＦＭステレオ複合
信号を生成するＦＭステレオ変調器において、前記ＦＭ
ステレオ複合信号の生成に必要な複数の周波数信号を入
力デジタル信号のサンプリング周波数信号を分周するこ
とにより生成する信号生成手段と、前記複数の周波数信
号を互いに同期化する同期化手段とを具備するデジタル
型ＦＭステレオ変調器。 - 【請求項２】前記複数の周波数信号はパイロット信号、
副搬送波信号、ＳＣＡデータクロック信号、ＳＣＡ副搬
送波信号であり、前記信号生成手段は、各周波数信号の
最小公倍数の周波数信号を前記入力デジタル信号のサン
プリング周波数信号から生成し、この周波数信号を分周
することにより前記複数の周波数信号を生成することを
特徴とする請求項１記載のデジタル型ＦＭステレオ変調
器。 - 【請求項３】前記複数の周波数信号はパイロット信号、
副搬送波信号、ＳＣＡデータクロック信号、ＳＣＡ副搬
送波信号であり、前記信号生成手段は、前記ステレオ複
合信号のサンプリング周波数信号を入力デジタル信号の
サンプリング周波数信号の整数倍に位相同期させて発生
する位相同期発振手段と、この手段で得られた位相同期
発振信号をクロックとして分周するカウンタと、このカ
ウンタ出力をアドレスデータとして入力し、前記複数の
周波数信号の最大公約数の逆数を１周期としてその期間
の各周波数信号の波形データがそれぞれ記憶される複数
の記憶素子とを備えることを特徴とする請求項１記載の
デジタル型ＦＭステレオ変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141506A JP2977371B2 (ja) | 1992-06-02 | 1992-06-02 | デジタル型ｆｍステレオ変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4141506A JP2977371B2 (ja) | 1992-06-02 | 1992-06-02 | デジタル型ｆｍステレオ変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05336056A JPH05336056A (ja) | 1993-12-17 |
| JP2977371B2 true JP2977371B2 (ja) | 1999-11-15 |
Family
ID=15293545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4141506A Expired - Lifetime JP2977371B2 (ja) | 1992-06-02 | 1992-06-02 | デジタル型ｆｍステレオ変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2977371B2 (ja) |
-
1992
- 1992-06-02 JP JP4141506A patent/JP2977371B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05336056A (ja) | 1993-12-17 |
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