JP2969723B2 - Driver output circuit - Google Patents
Driver output circuitInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はドライバ出力回路に関し、特にマイクロプロ
セッサのクロック・ドライバ出力回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a driver output circuit, and more particularly to a clock driver output circuit of a microprocessor.
従来、この種のドライバ出力回路としては、第４図に
示される様な複数のインバータ回路I1〜I3のドライバ出
力部３で構成されているのが一般的であった。Conventionally, this type of driver output circuit generally includes a driver output unit 3 of a plurality of inverter circuits I1 to I3 as shown in FIG.
この従来のドライバ出力部３では配線等回路４を介し
て外部出力端子TOに次段論理回路５を接続すると第３図
に示すように立上り及び立下り期間TR,TFにオーバーシ
ュート及びアンダーシュートQ,Pを有する波形の出力信
号SOBとなる。In this conventional driver output section 3, when a next-stage logic circuit 5 is connected to an external output terminal T O via a wiring circuit 4 as shown in FIG. 3, overshoot and rise in rising and falling periods T R and T F occur as shown in FIG. undershoot Q, the output signal S OB waveform having P.
上述した従来のドライバ出力回路は、L,Cなどの外部
負荷のため高速で“H",“L"の信号出力をくり返すと、
出力信号が“L"から“H"に変化する時TRのオーバーシュ
ートＰが大きく、出力信号の波形が乱れてしまい次段の
論理演算の誤動作の原因となってしまうという欠点があ
った。When the conventional driver output circuit described above repeats the "H" and "L" signal outputs at high speed due to external loads such as L and C,
When T R overshoot P is large to change from "H" to "L" output signal, it has a drawback that the waveform of the output signal becomes a cause of malfunction of the next logical operation would be disturbed.
〔課題を解決するための手段〕 本発明のドライバ出力回路は、入力信号を複数段のイ
ンバータを介して出力端に供給するドライバ出力部と、
前記出力端に接続してプルダウンするMOSトランジスタ
を有するプルダウン部と、前記入力信号の論理変化に同
期して前記ドライバ出力部の遅延時間より長いパルス幅
を有するパルスゲート信号を前記MOSトランジスタのゲ
ートに供給する同期パルス発生部とを含んで構成されて
いる。[Means for Solving the Problems] A driver output circuit of the present invention includes a driver output unit that supplies an input signal to an output terminal through a plurality of stages of inverters,
A pull-down unit having a MOS transistor connected to the output terminal and pulling down, and a pulse gate signal having a pulse width longer than a delay time of the driver output unit in synchronization with a logical change of the input signal is applied to the gate of the MOS transistor. And a synchronizing pulse generator for supplying.
第１図は本発明の一実施例と配線等価回路の回路図、
第２図は第１図の回路の動作を説明するための各部信号
のタイムチャートである。FIG. 1 is a circuit diagram of an embodiment of the present invention and a wiring equivalent circuit,
FIG. 2 is a time chart of signals of respective parts for explaining the operation of the circuit of FIG.
第１図に示すようにドライバ出力回路は、第４図のド
ライバ出力部３の出力節点Ｍに接続するｎチャネルMOS
トランジスタQnを有するプルダウン部２と、入力信号SI
を入力して４ケタのインバータを遅延素子Ｄとして用い
てドライバ出力部３の遅延時間TVより長いパルスTDのパ
ルスゲート信号SPを出力してトランジスタQnのゲートを
駆動する同期パルス発生部１とを有している。As shown in FIG. 1, the driver output circuit comprises an n-channel MOS transistor connected to the output node M of the driver output unit 3 in FIG.
A pull-down unit 2 having a transistor Qn and an input signal S I
Enter the 4 digits of the synchronous inverters outputs a pulse gate signal S P output longer pulse T D than the delay time T V driver output unit 3 by using a delay element D for driving the gate of the transistor Qn pulse generator And 1.
第２図に示すように、入力信号SIの波形が同期パルス
発生部１の論理回路で演算されて、入力が“H"から“L"
へ変化する時点t0から時点t2の間のパルス幅TDのパルス
がパルスゲート信号SPとして出力される。As shown in FIG. 2, the waveform of the input signal S I is calculated by the logic circuit of the synchronization pulse generating unit 1, the input changes from "H" to "L"
Pulse width T D between time t 0 which varies in time t 2 to is outputted as a pulse gate signal S P.
このゲート信号SPがプルダウン部２のドライバ出力部
３の出力節点Ｍの出力信号SMの立上り時点t1からt2迄の
時間TPをプルダウンする。The gate signal S P is pulled down the time T P from the rising time t 1 of the output signal S M of the output node M of the driver output 3 pull-down part 2 until t 2.
つまり出力信号SOAがオーバーシュートとしている期
間TRは出力節点Ｍが遅延時間TDだけトランジスタQnのオ
ン抵抗を介してプルダウンされて、第３図に示すように
従来例の出力信号SOBのオーバーシュートに比べてパル
スノイズの小さい波形の出力信号SOAが得られる。That is the period T R of the output signal S OA is an overshoot is pulled down through the on-resistance of the output node M the delay time T D by the transistor Qn, the output signal S OB conventional example as shown in FIG. 3 An output signal SOA having a waveform with smaller pulse noise than the overshoot is obtained.
以上説明したように本発明は、ドライバ出力部の出力
節点にプルダウン部を設けることにより、出力波形を整
形できる次段の論理回路の誤動作を防げる効果がある。As described above, according to the present invention, by providing the pull-down unit at the output node of the driver output unit, there is an effect of preventing a malfunction of the next-stage logic circuit capable of shaping the output waveform.
第１図は本発明の一例と配線等価回路の回路図、第２図
及び第３図は第１図の回路の動作を説明するため各部信
号のタイムチャート及び入力・出力信号の波形図、第４
図は従来のドライバ出力部の一例と配線等価回路の回路
図である。 １……同期パルス発生部、２……プルダウン部、３……
ドライバ出力部、４……配線等価回路、I1〜I3……イン
バータ、SD……遅延信号、SI……入力信号、SM……節点
Ｍ信号、SOA……出力信号、SP……パルスゲート信号、T
D〜TV……遅延時間、TP……プルダウン時間。FIG. 1 is a circuit diagram of an example of the present invention and a wiring equivalent circuit. FIGS. 2 and 3 are time charts of signals of respective parts and waveform diagrams of input / output signals for explaining the operation of the circuit of FIG. 4
FIG. 1 is a circuit diagram of an example of a conventional driver output unit and a wiring equivalent circuit. 1. Synchronous pulse generation section 2. Pull-down section 3.
Driver output, 4 ...... wiring equivalent circuit, I 1 ~I 3 ...... inverter, S D ...... delayed signal, S I ...... input signal, S M ...... node M signal, S OA ...... output signal, S P ...... Pulse gate signal, T
D ~T V ...... delay time, T P ...... pull-down time.
Claims (1)
力端に供給するドライバ出力部と、前記出力端に接続し
てプルダウンするMOSトランジスタを有するプルダウン
部と、前記入力信号の論理変化に同期して前記ドライバ
出力部の遅延時間より長いパルス幅を有するパルスゲー
ト信号を前記MOSトランジスタのゲートに供給する同期
パルス発生部とを含むことを特徴とするドライバ出力回
路。1. A driver output unit for supplying an input signal to an output terminal via a plurality of stages of inverters, a pull-down unit having a MOS transistor connected to the output terminal for pull-down, and synchronized with a logic change of the input signal. A synchronous pulse generator for supplying a pulse gate signal having a pulse width longer than a delay time of the driver output to the gate of the MOS transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023656A JP2969723B2 (en) | 1990-02-02 | 1990-02-02 | Driver output circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2023656A JP2969723B2 (en) | 1990-02-02 | 1990-02-02 | Driver output circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03229513A JPH03229513A (en) | 1991-10-11 |
| JP2969723B2 true JP2969723B2 (en) | 1999-11-02 |
Family
ID=12116560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2023656A Expired - Lifetime JP2969723B2 (en) | 1990-02-02 | 1990-02-02 | Driver output circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2969723B2 (en) |
-
1990
- 1990-02-02 JP JP2023656A patent/JP2969723B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03229513A (en) | 1991-10-11 |
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