JP2968777B2 - バーチャルパス切替トリガセル検出方式 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＡＴＭ（Ａsynchron
ous Ｔransfer Ｍode；非同期転送モード）伝送装置
に関し、特にＶＰ（バーチャルパス）切替トリガセル検
出方式に関する。

【０００２】

【従来の技術】ＡＴＭ伝送装置では、主信号サービスの
安全性を向上させるために、ＶＰ（Ｖirtual Ｐath；
バーチャルパス）単位（複数ＶＣコネクション設定時の
終端点ＶＰも含む）での冗長構成を設けることにより、
ＶＰ単位での切替機能を実現している。このＶＰ切替の
冗長構成は、網管理システムＯｐＳにより任意の複数の
ＶＰを選択し、それらＶＰの組を冗長構成と定義するこ
とにより、サービス上の機動性を高くしている。このＶ
Ｐ切替を行うトリガとして、ＶＰ切替トリガセル（ＯＡ
Ｍ（Ｏperatin and Ｍaintenance；保守運用管理）セ
ル）が用いられている。ＡＴＭ伝送装置においてＶＰ切
替トリガ検出方式は、ＶＰ切替の切替トリガであるＶＰ
切替トリガセルの検出を目的として用いられている。

【０００３】図１０は、従来のＶＰ切替トリガ検出方式
の構成の一例を示すブロック図である。図１０を参照す
ると、インタフェース盤１０２のＶＰ切替トリガ検出回
路１５は、ＶＰ切替トリガセルを受信した場合、メモリ
書込回路１６にＶＰ切替トリガセルデータを出力し、メ
モリ書込回路１６は、受信したセルデータをメモリ１７
に書き込む。メモリ１７は、図１２に示すように、ＶＰ
Ｉ（Ｖirtual ＰathＩdentifier；バーチャルパス識別
子）順にＶＰ切替トリガセルの有り無し情報を保持して
いる。

【０００４】監視制御盤１０１のＣＰＵ１１は、定周期
にシリアルバス終端回路１３、及びインタフェース盤１
０２内のシリアルバス終端回路１４を介して、メモリ１
７の全領域を読み出し、データが有りとなっているＶＰ
ＩがＶＰ切替トリガセルを検出したことを認識する。

【０００５】ＣＰＵ１１は、ＶＰ切替トリガセル受信を
検出したＶＰＩを基に、ＲＡＭ１２内に格納されてい
る、図１１に示すような構成のＶＰ切替テーブルより、
ＶＰ切替冗長構成を検索し、ＶＰ切替処理を行う。

【０００６】

【発明が解決しようとする課題】しかし、この従来の方
式は、次のような問題点を有している。

【０００７】第１の問題点は、インタフェース盤、で検
出されたＶＰ切替トリガセルのＶＰＩを検索するため
に、インタフェース盤が取りうる全ＶＰＩ領域を定周期
で読み出すため、ＶＰ切替トリガセルの検出までの時間
が、インタフェース盤の数、定周期のタイミングに影響
され、この検出時間が長くなる、ということである。

【０００８】第２の問題点は、ＶＰ切替冗長構成の検索
時間が長くなる、ということである。ＶＰ切替は、Ｏｐ
Ｓからの設定により任意のＶＰ間で冗長構成をとること
が可能であり、ＶＰ切替構成の管理テーブルを図１１に
示す構成としているため、０系ＶＰＩの場合は、１アク
ションで検索可能であるが、１系ＶＰＩのＶＰ切替トリ
ガセル発生時は、ＶＰ切替テーブルの全領域を読み出し
すことで、検索する必要があるためである。

【０００９】第３の問題点は、ＣＰＵの処理時間が、専
らＶＰ切替トリガセル検出に占有されてしまう、という
ことである。

【００１０】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ＶＰ切替トリガ
セル検出時間を短縮し、任意のＶＰの組であるＶＰ切替
構成を高速検索可能とするＶＰ切替トリガ検出方式を提
供することにある。

【００１１】また、本発明は、ＣＰＵのＶＰ切替トリガ
セル検出に費やす処理量を低減するＶＰ切替トリガ検出
方式を提供することにある。

【００１２】

【課題を解決するための手段】前記目的を達成するた
め、本発明は、ＶＰ冗長構成設定時に、指定されたＶＰ
冗長構成の組に対し装置内で一意的なＶＰ２重化番号を
割り当て、該ＶＰ２重化番号をアドレスとし０系ＶＰ、
１系ＶＰを監視制御盤内のＶＰ切替テーブルに登録する
とともに、インタフェース盤に搭載されＶＰＩ情報をア
ドレスとするＶＰ２重化番号テーブルに２重化番号及び
指定さた冗長構成の系情報を設定しておき、ＶＰ切替ト
リガ検出手段でＶＰ切替のトリガとなるＶＰ切替トリガ
セル検出した場合に、前記ＶＰ切替トリガセルを伝送路
セルとは異なるセル種別である装置内セルにＶＰ２重化
番号及び系情報を設定して乗せ換える手段を備え、前記
装置内セルは前記監視制御盤で終端され、前記監視制御
盤のＣＰＵが前記装置内セル内のＶＰ２重化番号を検出
した際に、前記ＶＰ２重化番号から前記ＶＰ切替えテー
ブルを読み出すことでＶＰ切替トリガセルを受信したＶ
Ｐを特定する。

【００１３】また本発明は、ＶＰ切替トリガ検出手段で
ＶＰ切替トリガセルを検出した場合、ＶＰ切替トリガセ
ルデータのＶＰＩを出力し、前記ＶＰＩを受けてＶＰ２
重化番号テーブルから該当するＶＰ２重化番号を読み出
し、該ＶＰ２重化番号を前記インタフェース盤に搭載さ
れた先入れ先出し方式のメモリに書き込むとともに、監
視制御盤のＣＰＵに対し割込信号を出力する手段を備
え、前記割込信号を受信したＣＰＵは、前記先入れ先出
し方式のメモリよりＶＰ切替トリガセルの２重化番号を
読み出し、前記ＶＰ２重化番号から前記ＶＰ切替えテー
ブルを読み出すことでＶＰ切替トリガセルを受信したＶ
Ｐを特定するようにしてもよい。

【００１４】

【発明の実施の形態】本発明の好ましい実施の形態につ
いて以下に説明する。本発明において、ＶＰ切替トリガ
セルとは、ネットワーク上の中継装置において伝送路故
障等を検出した場合に、下流の伝送装置に対し、ＶＰ切
替を促すＶＰ−ＡＬＭ（アラーム）セル、自装置におい
て伝送路故障を検出した場合に対向局に対し、ＶＰ切替
を要求し、ハンドシェイク処理により切替を行うために
使用するＶＰ−ＡＰＳセルを総称するものとする。

【００１５】本発明によるＶＰ切替トリガ検出方式は、
ＡＴＭ伝送装置におけるＶＰ切替において、ＶＰ切替の
トリガとなるＶＰ切替トリガセル検出した場合に、ＶＰ
切替トリガセルを伝送路セルとは異なるセル種別である
装置内セルに乗せ換えるとともに、ＯｐＳからのＶＰ２
重化設定時に装置内で任意に割り当てたＶＰ２重化番号
を付加し、装置内セルは監視制御盤で終端され、ＣＰＵ
が装置内セル内のＶＰ２重化番号を検出することによ
り、ＶＰ切替トリガの検出時間を短縮する。

【００１６】装置内セルは、ユーザーセル、ＯＡＭセル
とは異なる装置内の固有セル種別と定義され装置内にお
いて挿入、終端される。

【００１７】より詳細には、本発明の実施の形態におい
ては、図１を参照すると、ＯｐＳより任意のＶＰがＶＰ
切替の冗長構成として設定された場合は、監視制御盤
（１０１）に実装されているＣＰＵ（１１）は、装置内
で任意のＶＰ２重化番号を割り当て、シリアルバス終端
回路（１３）、インタフェース盤１０２内のシリアルバ
ス終端回路（１４）を経由し、ＶＰ２重化番号テーブル
（２２）に、ＶＰ２重化番号、及びＯｐＳより指定され
た冗長構成の系情報を設定する。

【００１８】インタフェース盤１０２内のＶＰ切替トリ
ガセル検出回路（１５）は、ＶＰ切替トリガセルを受信
した場合、装置内セル生成回路（２０）に、ＶＰ切替ト
リガセルデータを送信する。

【００１９】装置内セル生成回路（２０）は、ＶＰ切替
トリガセルデータを受信し、２重化番号検索回路（２
１）に対し、ＶＰ切替トリガセルのＶＰＩを送出する。

【００２０】２重化番号検索回路（２１）は、受信した
ＶＰＩを基にＶＰ２重化番号テーブル（２２）から、該
当するＶＰ２重化番号と系情報を読み出し、装置内セル
生成回路（２０）に応答する。

【００２１】装置内セル生成回路（２０）は、２重化番
号検索回路（２１）からのＶＰ２重化番号、系情報とＶ
Ｐ切替トリガの情報を装置内セルに設定し、装置内セル
としてセルスイッチ（２３）に送出する。

【００２２】セルスイッチ（２３）は、通常のユーザセ
ルを受信した場合は、クロスコネクト情報を基にルーテ
ィングし、一方、装置内セルを受信した場合には、監視
制御盤（１０１）の装置内セル終端回路（２４）に装置
内セルをルーティングする。装置内セル終端回路（２
４）は、装置内セル（ＶＰ切替トリガセル）を受信した
場合は、先入れ先出し方式のバッファメモリであるＦＩ
ＦＯ（２５）にセルデータを書き込み、ＣＰＵ（１）に
対し割込信号を送信する。

【００２３】ＣＰＵ（１）は、割込信号を受けた場合
は、ＦＩＦＯ（２５）内のセルデータからＶＰ２重化番
号を読みだし、記憶手段（１２）上のＶＰ２重化番号テ
ーブルによりＶＰ切替トリガセルを受信したＶＰを特定
する。

【００２４】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。

【００２５】図１は、本発明の一実施例の構成を示すブ
ロック図である。図１を参照すると、監視制御盤１０１
は、ＣＰＵ１と、ＲＡＭ（ランダムアクセスメモリ）１
２と、シリアルバス終端回路１３と、装置内セル終端回
路２４と、ＦＩＦＯ（ＦirstＩn Ｆirst Ｏut；先入
れ先出し方式のメモリ）２５と、を備え、インタフェー
ス盤１０２は、シリアルバス終端回路１４と、ＶＰ切替
トリガセル検出回路１５と、装置内セル生成回路２０
と、２重化番号検索回路２１と、ＶＰ２重化番号テーブ
ル２２と、を備え、スイッチ盤１０３は、セルスイッチ
２３を備えている。

【００２６】監視制御盤１０１とインタフェース盤１０
２とは、ＬＳＩ制御信号であるシリアルバス２０１で接
続され、インタフェース盤１０２は、伝送路信号２０２
を受信し、スイッチ１０３に対してセルデータ２０３を
出力する。

【００２７】スイッチ１０３は、ルーティングを行った
後、セルデータ２０４を監視制御盤１０１に出力する。

【００２８】ＣＰＵ１１は、ＲＡＭ１２と、シリアルバ
ス終端回路１３と、ＦＩＦＯ２５とバス３０１で接続さ
れ、また装置内セル終端回路２４からの割込信号３０３
が接続されており、ＦＩＦＯ２５と装置内セル終端回路
２４とは、セルデータ３０２で接続されている。

【００２９】シリアルバス終端回路１３とシリアルバス
終端回路１４は、シリアルバス２０１で接続されてい
る。

【００３０】ＶＰ切替トリガセル検出回路１５は、伝送
路信号２０２を受信し、ＶＰ切替トリガセルデータ３０
７を装置内セル生成回路２０に送出する。

【００３１】装置内セル生成回路２０は、ＶＰ２重化番
号要求バス３０６で２重化番号検索回路２１と接続され
ており、セルデータ２０３でセルスイッチ２３と接続さ
れている。

【００３２】ＶＰ２重化番号テーブル２２は、バス３０
４でシリアルバス終端回路１４と接続されており、ＶＰ
２重化番号間検索回路２１とＶＰ２重化番号信号バス３
０５で接続されている。

【００３３】セルスイッチ２３は、セルデータ２０４で
装置内セル終端回路２４と接続されている。

【００３４】図２は、本発明の一実施例を説明するため
の図であり、本発明を適用したクロスコネクト構成の一
例を示す図である。図２を参照すると、ＡＴＭセルスイ
ッチ２３１は、複数のインタフェース盤（受信側）２１
１と、複数のインタフェース盤（送信側）２２１と、監
視制御盤２０１とに接続されている。

【００３５】複数のインタフェース盤（受信側）２１１
は、各インタフェース盤（受信側）２１１において伝送
路信号２０２を受信し、ＡＴＭセルスイッチ２３１に対
し、セルデータ２０３を出力する。

【００３６】ＡＴＭセルスイッチ２３１は、複数のイン
タフェース盤２１１から受信したセルデータ２０３をル
ーティングし、ルーティング先のインタフェース盤（送
信側）２２１または、監視制御盤１０１にセルデータを
出力する。

【００３７】次に、本発明の一実施例の動作について説
明する。

【００３８】図４は、本発明の一実施例におけるＶＰ切
替構の装置内成を説明するための図である。図４を参照
して、ＶＰ切替を装置内構成を説明する。ＯｐＳより任
意のインタフェース盤に属する任意のＶＰをＶＰ切替の
冗長構成（０系／１系）と指定される。冗長構成指定時
は、任意のインタフェース盤の任意のＶＰを０系とし
て、任意のインタフェース盤の任意のＶＰを１系として
指定され、指定された任意のＶＰの組がＶＰ切替冗長構
成となる。

【００３９】図４において、ＶＰ１１とＶＰ１２がＶＰ
切替の冗長構成（０系／１系）と設定されているものと
する。ＶＰ切替は、ＡＴＭセルスイッチ２３１におい
て、クロスコネクト情報の設定制御を行う。

【００４０】ＶＰ切替０系の場合は、ＶＰ１１のクロス
コネクトポイントであるＶＰ１０１とＶＰ１０３を接続
し、ＶＰ１２のクロスコネクトポイントであるＶＰ１０
２とＶＰ１０３は切断する。またＶＰ切替１系の場合
は、ＶＰ１０１とＶＰ１０３を切断し、ＶＰ１０２とＶ
Ｐ１０３を接続する。

【００４１】このＶＰ切替のトリガは、インタフェース
盤（受信側）２１１において伝送路より受信するＶＰ切
替トリガセルとなる。

【００４２】次に図２を参照して、ＡＴＭ伝送装置にお
けるＡＴＭセルスイッチのクロスコネクト処理を説明す
る。

【００４３】図２において、インタフェース盤（受信
側）２１１は、伝送路信号を受信し、ＳＤＨ（Ｓynchro
nous Ｄigital Ｈierarchy）受信部３１においてＳＤ
Ｈフレームを終端する。

【００４４】次にＡＴＭセル受信部３２でＡＴＭセルを
終端し、セルのヘッダ変換を行う。ＡＴＭセル受信部３
２は、図３（ａ）に示す伝送路セルフォーマットから、
図３（ｂ）に示すインタフェース盤に対応する番号であ
るポート番号を付加したセルフォーマットに変更する。

【００４５】ＡＴＭセルスイッチ２３１では、クロスコ
ネクト情報を参照し、ＡＴＭセル終端部３２においてヘ
ッダ変換されたセルのポート番号，ＶＰＩ、ＶＣＩから
接続先情報を検索し、入力されたセルのＶＰＩ、ＶＣＩ
を接続先であるＶＰＩ、ＶＣＩにセルヘッダを変換し、
接続先となるインタフェース盤（送信側）または監視制
御盤１０１に対して、セル出力を行う。

【００４６】図４及び図２を用いて説明したＶＰ切替構
成、クロスコネクト処理を踏まえ、図１に示した本発明
の一実施例の動作について説明する。

【００４７】図７は、本発明の一実施例においてＶＰ２
重化番号設定を行うときのＣＰＵ１１の処理フローを示
す流れ図であり、図８は、ＶＰ切替トリガセルを検出す
るときのＣＰＵ１１の処理フローを示す流れ図である。

【００４８】まずＯｐＳからＶＰ切替冗長構成を設定さ
れた場合の動作について説明する。

【００４９】ＯｐＳから、ＶＰ切替の冗長構成設定コマ
ンドを受信した場合（図７のステップＡ１）、指定され
たＶＰ冗長構成の組に対し、装置内における一意なＶＰ
２重化番号を割り当てるとともに、図５に示すＶＰ切替
テーブルをＲＡＭ１２に生成するために、ＶＰ切替の冗
長構成情報であるＶＰ２重化番号、０系ＶＰ、１系ＶＰ
を保存する（ステップＡ２）。図５を参照すると、ＶＰ
切替テーブルは、ＶＰ２重化番号をアドレスとし、該当
するＶＰ２重化番号に対する０系ＶＰ、１系ＶＰに情報
（インスタンス識別子）を有する。

【００５０】ＣＰＵ１１は、バス３０１、シリアルバス
終端回路１３、シリアルバス終端回路１４を介し、ＶＰ
２重化番号テーブル２２に対し、割り当てたＶＰ２重化
番号を設定する（ステップＡ３）。

【００５１】図６に、ＶＰ２重化番号テーブルのメモリ
マップを示す。図６を参照すると、ＶＰ２重化番号テー
ブル２２の構成は、ＶＰをアドレスとし、該当するＶＰ
に対し、装置内で割り当てたＶＰ２重化番号及びＯｐＳ
から指定された冗長構成の系情報を有する。

【００５２】次にＶＰ切替トリガセルを受信した場合の
動作について説明する。

【００５３】ＶＰ切替トリガセル検出回路１５は、伝送
路信号２０２から受信したセルの中にＶＰ切替トリガ信
号を検出した場合、装置内セル生成回路に対し、ＶＰ切
替トリガセルのセルデータ３０７を送出する。

【００５４】装置内セル生成回路２０は、ＶＰ切替トリ
ガセル検出回路１５より受信したセルデータ３０７のＶ
ＰＩに対するＶＰ２重化番号を検索するために２重化番
号検索回路２１に対し、セルデータのＶＰＩを出力す
る。

【００５５】２重化番号探索回路２１は、装置内セル生
成回路２０から受信したＶＰＩに対応するＶＰ２重化番
号及び系情報をＶＰ２重化番号テーブル２２から読み出
し、装置内セル生成回路２０に送出する。

【００５６】装置内セル生成回路２０は、２重化番号検
索回路２１からのＶＰ２重化番号、系情報の応答を受
け、図３（ｃ）に示すＶＰ切替トリガセルからＶＰ２重
化番号（ＶＰ２重化番号＋系情報）を付加した図３
（ｄ）に示す装置内セルに変換し、セルスイッチに対し
出力する。

【００５７】上記処理を１セル時間内に行うことで、Ｖ
Ｐ切替トリガセルと装置内セルを入れ換える。

【００５８】セルスイッチ２３は、クロスコネクト情報
を参照し、受信したセルのヘッダ情報によりルーティン
グを行う。ヘッダ情報が、装置内セルの場合は、監視制
御盤１０１に対し、セルデータ１０３を出力する。

【００５９】監視制御盤１０１に実装されている装置内
セル終端回路２４は、セルスイッチからのセルデータ１
０３を受信し、装置内セルを受信した場合は、ＦＩＦＯ
２５に対し、セル情報を書き込み、ＣＰＵ１１に対し割
込信号を送信する。

【００６０】割込信号を受けたＣＰＵ１１は、装置内セ
ルを受信したことを認識し（ステップＢ１）、ＦＩＦＯ
２５に書き込まれているセル情報の読み出しを行い（ス
テップＢ２）、セル情報の中からＶＰ２重化番号を読み
出し（ステップＢ３）、読み出したＶＰ２重化番号をア
ドレスとして指定するＲＡＭ１１に保持されているＶＰ
切替テーブルより、ＶＰ切替冗長構成と読み出し（ステ
ップＢ４）、ＶＰ切替処理を行う（ステップＢ５）。

【００６１】次に本発明の他の実施例について説明す
る。図９は、本発明の第二の実施例の構成を示すブロッ
ク図である。

【００６２】図９を参照すると、本発明の第二の実施例
においては、図１に示した前記実施例と相違して、装置
内セル生成回路２０、装置内セル終端回路２４、セルス
イッチ１０３を有せず、ＦＩＦＯ２５をインタフェース
盤１０２内に備えた構成とされている。

【００６３】ＶＰ切替トリガ検出回路１５は、ＶＰ切替
トリガセルを検出した場合、２重化番号検索回路２１に
ＶＰ切替トリガセルデータのＶＰＩを出力する。

【００６４】２重化番号検索回路２１は、ＶＰ切替トリ
ガセル検出回路１５から受信したＶＰＩに該当するＶＰ
２重化番号テーブル２２から読み出し、ＦＩＦＯ２５に
書き込むとともに、ＣＰＵ１１に対し割込信号を出力す
る。

【００６５】割込信号を受信したＣＰＵ１１は、シリア
ルバス終端回路１３，シリアルバス終端回路１４を経由
して、ＦＩＦＯ２５よりＶＰ切替トリガセルの２重化番
号を読み出す。この実施例は、装置内セルを使用しない
ことにより、回路規模を縮小する、という効果がある。

【００６６】

【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。

【００６７】本発明の第１の効果は、ＶＰ切替トリガセ
ル検出時間を短縮する、ということである。

【００６８】その理由は、本発明においては、ＶＰ切替
トリガセルを装置内セルに変換し、主信号と同様にセル
スイッチを介して監視制御部に対し通知し、監視制御部
では装置内セルを受信した際にＣＰＵに対し割込信号を
出力することにより、ＣＰＵでＶＰ切替トリガセルの検
出を認識できる、ためである。

【００６９】本発明の第２の効果は、任意のＶＰの組で
あるＶＰ切替構成を１アクションで検索することができ
る、ということである。

【００７０】その理由は、本発明においては、ＶＰ切替
構成が設定された際に、装置内で一意なＶＰ２重化番号
を割り当て、ＶＰ２重化番号を基にした管理テーブルを
作成し、装置内セルにＶＰ２重化番号を付加したためで
ある。

【００７１】本発明の第３の効果は、監視制御バスの占
有時間を短縮することができる、というである。

【００７２】その理由は、本発明においては、ＶＰ切替
トリガセルを装置内セルに変換し、主信号と同様に、セ
ルスイッチを介し監視制御部に対し通知し、監視制御部
では装置内セルを受信した際、ＣＰＵに対し割込信号を
出力することにより、ＣＰＵでＶＰ切替トリガセルの検
出を認識できる、ためである。

【００７３】本発明の第４の効果は、複数のＶＣコネク
ションを含むＶＰ終端点のＶＰ切替における冗長構成の
検索処理時間を短縮することができる、というである。

【００７４】その理由は、本発明においては、ＶＰ切替
構成を設定時に、冗長構成に対しＶＰ２重化番号を割り
当てるため、終端点ＶＰに含まれるＶＣコネクションが
複数となった場合でも、一つのＶＰ２重化番号により検
索が可能であるためである。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例の動作を説明するための図で
あり、クロスコネクト構成例を示すブロック図である。

【図３】本発明の一実施例の動作を説明するための図で
あり、セルフォーマットを示す図である。

【図４】本発明の一実施例の動作を説明するための図で
あり、ＶＰ切替構成例を示すブロック図である。

【図５】本発明の一実施例の動作を説明するための図で
あり、ＶＰ切替テーブルのメモリマップの一例を示す図
である。

【図６】本発明の一実施例の動作を説明するための図で
あり、ＶＰ２重化番号テーブルのメモリマップの一例を
示す図である。

【図７】本発明の一実施例の動作を説明するための流れ
図であり、ＶＰ２重化番号設定処理を示す流れ図であ
る。

【図８】本発明の一実施例の動作を説明するための流れ
図であり、ＶＰ切替トリガセル検出処理を示す流れ図で
ある。

【図９】本発明の他の実施例の構成を示すブロック図で
ある。

【図１０】従来のＶＰ切替トリガ検出方式の構成を示す
ブロック図である。

【図１１】従来方式の動作を説明するための図であり、
ＶＰ切替テーブルのメモリマップの一例を示す図であ
る。

【図１２】従来方式の動作を説明するための図であり、
ＶＰ２重化番号テーブルのメモリマップの一例を示す図
である。

【符号の説明】

１１ ＣＰＵ １２ ＲＡＭ １３ 第１のシリアルバス終端回路 １４ 第２のシリアルバス終端回路 １５ ＶＰ切替トリガ検出回路 １６ メモリ書き込み回路 １７ メモリ ２０ 装置内セル生成回路 ２１ ２重化番号検索回路 ２２ ＶＰ２重化番号テーブル ２４ 装置内セル終端回路 ２５ ＦＩＦＯ ３１ ＳＤＨ受信部 ３２ ＡＴＭセル終端部 ３３ ＡＴＭセル生成部 ３４ ＳＤＨ送信部 １０１ 監視制御盤 １０２ インタフェース盤 １０３ スイッチ盤 ２１１ インタフェース盤（受信側） ２２１ インタフェース盤（送信側） ２３１ スイッチ盤 ２０１ シリアルバス ２０２ 伝送路信号 ２０３ セルデータ ２０４ セルデータ ３０１ ＣＰＵバス ３０２ セルデータ ３０３ 割込信号 ３０４ アドレス・データバス ３０５ アドレス・データバス ３０６ ２重化番号要求信号

───────────────────────────────────────────────────── フロントページの続き (72)発明者 川道 誠 神奈川県川崎市中原区小杉町一丁目403 番地 日本電気テレコムシステム株式会 社内 (56)参考文献 特開 平10−173679（ＪＰ，Ａ) 特開 平８−331142（ＪＰ，Ａ) 特開 平５−235983（ＪＰ，Ａ) 特開 平４−257143（ＪＰ，Ａ) 特開 平４−290334（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04L 12/28 H04L 12/56

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】ＶＰ（バーチャルパス）冗長構成設定時
   に、指定されたＶＰ冗長構成の組に対し装置内で一意的
   なＶＰ２重化番号を割り当て、該ＶＰ２重化番号をアド
   レスとし０系ＶＰ、１系ＶＰを監視制御盤内のＶＰ切替
   テーブルに登録するとともに、インタフェース盤に搭載
   されＶＰＩ（バーチャルパス識別子）情報をアドレスと
   するＶＰ２重化番号テーブルに２重化番号及び指定さた
   冗長構成の系情報を設定しておき、 ＶＰ切替トリガ検出手段でＶＰ切替のトリガとなるＶＰ
   切替トリガセル検出した際に、前記ＶＰ切替トリガセル
   を伝送路セルとは異なるセル種別である装置内セルにＶ
   Ｐ２重化番号及び系情報を設定して乗せ換える手段を備
   え、 前記装置内セルは前記監視制御盤で終端され、前記監視
   制御盤のＣＰＵが前記装置内セル内のＶＰ２重化番号を
   検出した際に、前記ＶＰ２重化番号から前記ＶＰ切替え
   テーブルを読み出すことでＶＰ切替トリガセルを受信し
   たＶＰを特定する、ことを特徴とするＶＰ切替トリガセ
   ル検出方式。
2. 【請求項２】ＶＰ（バーチャルパス）冗長構成設定時
   に、指定されたＶＰ冗長構成の組に対し装置内で一意的
   なＶＰ２重化番号を割り当て、該ＶＰ２重化番号をアド
   レスとし０系ＶＰ、１系ＶＰを監視制御盤内の切替テー
   ブルに登録するとともに、インタフェース盤に搭載され
   ＶＰＩ（バーチャルパス識別子）情報をアドレスとする
   ＶＰ２重化番号テーブルに２重化番号及び指定さた冗長
   構成の系情報を設定しておき、 ＶＰ切替トリガ検出手段でＶＰ切替トリガセルを検出し
   た場合、ＶＰ切替トリガセルデータのＶＰＩを出力し、
   前記ＶＰＩを受けて前記ＶＰ２重化番号テーブルから該
   当するＶＰ２重化番号を読み出し、該ＶＰ２重化番号を
   前記インタフェース盤に搭載された先入れ先出し方式の
   メモリに書き込むとともに、前記監視制御盤のＣＰＵに
   対し割込信号を出力する手段を備え、 前記割込信号を受信したＣＰＵは、前記先入れ先出し方
   式のメモリよりＶＰ切替トリガセルの２重化番号を読み
   出し、前記ＶＰ２重化番号から前記ＶＰ切替えテーブル
   を読み出すことでＶＰ切替トリガセルを受信したＶＰを
   特定する、ことを特徴とするＶＰ切替トリガセル検出方
   式。
3. 【請求項３】網管理システムＯｐＳより任意のＶＰがＶ
   Ｐ切替の冗長構成として設定された場合には、監視制御
   盤のＣＰＵは、装置内でＶＰ２重化番号を割り当て、シ
   リアルバス終端回路、シリアルバス終端回路を経由して
   ＶＰ２重化番号テーブルに、ＶＰ２重化番号、及びＯｐ
   Ｓより指定された冗長構成の系情報を設定し、 ＶＰ切替トリガセルを受信した場合、ＶＰ切替トリガセ
   ルデータを送出するＶＰ切替トリガセル検出手段と、 前記ＶＰ切替トリガセル検出手段からの前記ＶＰ切替ト
   リガセルデータを受信し、２重化番号検索手段に対し
   て、前記ＶＰ切替トリガセルのＶＰＩを送出する装置内
   セル生成手段と、 セルスイッチと、 を備え、 前記２重化番号検索手段は、受信したＶＰＩを基にＶＰ
   ２重化番号テーブルから、該当するＶＰ２重化番号と系
   情報を読み出し、前記装置内セル生成手段に応答し、 前記装置内セル生成手段は、前記２重化番号検索手段か
   らのＶＰ２重化番号、系情報とＶＰ切替トリガの情報
   を、装置内セルに設定し、該装置内セルを前記セルスイ
   ッチに送出し、 前記セルスイッチは、通常のユーザセルを受信した場合
   は、クロスコネクト情報を基にルーティングし、前記装
   置内セルを受信した場合には、前記監視制御盤の装置内
   セル終端手段に前記装置内セルをルーティングし、 前記装置内セル終端手段は、前記装置内セルを受信した
   場合は、先入れ先出しメモリにセルデータを書き込んで
   ＣＰＵに対し割込信号を送信し、 前記ＣＰＵは前記割込信号を受けて前記先入れ先出しメ
   モリ内のセルデータからＶＰ２重化番号を読み出し、Ｖ
   Ｐ２重化番号によりＶＰ切替トリガセルを受信したＶＰ
   を特定する、 ことを特徴とするＶＰ切替トリガセル検出方式。
4. 【請求項４】前記網管理システムＯｐＳからのＶＰ冗長
   構成設定時に、指定されたＶＰ冗長構成の組に対し装置
   内で一意的なＶＰ２重化番号を割り当て、該ＶＰ２重化
   番号をアドレスとし０系ＶＰ、１系ＶＰを前記監視制御
   盤内のＶＰ切替テーブルに登録するとともに、ＶＰをア
   ドレスとする前記２重化番号テーブルに２重化番号及び
   前記網管理システムからの指定さた冗長構成の系情報を
   設定する、ことを特徴とする請求項３記載のＶＰ切替ト
   リガセル検出方式。