JP2961121B2

JP2961121B2 - 曲線近似装置

Info

Publication number: JP2961121B2
Application number: JP2278098A
Authority: JP
Inventors: 真悟高橋; 愛策今西
Original assignee: Seiko Precision Inc
Current assignee: Seiko Precision Inc
Priority date: 1990-10-17
Filing date: 1990-10-17
Publication date: 1999-10-12
Anticipated expiration: 2014-10-12
Also published as: US5581679A; KR920008626A; EP0481463A2; EP0481463A3; TW237527B; KR950003385B1; JPH04152389A

Description

【発明の詳細な説明】［産業上の利用分野］本発明はアウトラインフォントにおける曲線の近似装
置に関する。

［従来の技術］文字や図形等の曲線を表す手段として、アウトライン
フォントを用いたものが近年急速に普及しつつある。

従来、アウトラインフォントにより実際に曲線を表示
する場合には、隣接した分割点が同一点に縮退するまで
曲線を順次分割し、各分割点を直線で順次結んで曲線を
近似的に表していた。

［解決しようとする課題］上記従来の方法では、アウトラインフォントの曲線デ
ータを生成するたびに分割点や分割数を求めなければな
らず、アウトラインフォントの生成に多大な時間を要す
るという問題点があった。

本発明の目的は、アウトラインフォントの生成に要す
る時間を短縮することが可能な曲線近似装置を提供する
こである。

［課題を解決するための手段］本発明に係る曲線近似装置は、文字や図形等を表す第
１曲線を複数の第２曲線に分割し、上記各第２曲線を係
数が異なる同一の関数で表し、上記各第２曲線を複数の
部分に分割して互いに隣り合った分割点を直線で結ぶこ
とにより、上記第１曲線を近似的に表す装置において、
上記関数を表す第１データを記憶する第１記憶回路と、
上記各第２曲線の上記各係数を表す第２データを上記各
第２曲線毎に記憶する第２記憶回路と、上記各第２曲線
を複数の部分に分割したときの分割数に対応した第３デ
ータを上記各第２曲線毎に予め記憶する第３記憶回路
と、上記第１データ及び上記第２データを用いて演算を
行うことにより、上記各分割点の座標を表す第４データ
を求める演算回路と、上記第３データに基づいて得られ
る上記各分割点毎に所望の第１データ及び第２データを
読み出し、上記演算回路に供給して上記第４データを求
める演算を実行せしめる制御回路とを有することを特徴
とする。

［実施例］以下、添付図面を参照して本発明の実施例の説明をす
る。

以下に示す実施例では、特に断らない限り、アウトラ
インフォントを表現する曲線には３次ベジェ曲線や３次
スプライン曲線等の３次曲線を用いるものとする。これ
らの曲線をパラメトリック表現すると以下のようにな
る。

Ｑ＝WA×PA＋WB×PB ＋WC×PC＋WD×PD …（１）ここで、WA、WB、WCおよびWDはパラメータ“t"を用い
て表される関数であり、例えば３次ベジェ曲線の場合に
は以下のようになる。

WA＝（１−ｔ）^３ …（2a） WB＝3t・（１−ｔ）^２ …（2b） WC＝3t²・（１−ｔ） …（2c） WD＝t³ …（2d）（０≦ｔ≦１） PA、PB、PCおよびPDは曲線の形状を決定するＸ−Ｙ平
面上の座標であり、それぞれ以下の通りである。

PA（x,y）：アンカーポイント PB（x,y）：コントロールポイント PC（x,y）：コントロールポイント PD（x,y）：アンカーポイントここで（１）式について考えると、パラメータ関数W
A、WB、WCおよびWDは例えば（2a）〜（2d）式で示され
るように３次曲線の種類によって一義的に決まるもので
あり、PA、PB、PCおよびPDは曲線の形状に応じて予め決
められているものである。従って、パラメータ関数WA、
WB、WCおよびWDについては、第５図に示すようにパラメ
ータ“t"を細分化し、各ｔの値に対応して予めWA、WB、
WCおよびWDの値を計算して、その計算結果をデータテー
ブルに記憶しておくことができる。PA、PB、PCおよびPD
についても、予めその座標（x,y）をデータテーブルに
記憶しておくことができる。このようにしてデータテー
ブルに各データを記憶しておき、マルチプライアおよび
アダーを用いて（１）式に基いたハードウエア計算をす
れば、高速に曲線データを生成することができる。すな
わち、第５図に示すようにｔ（０≦ｔ≦１）を256分割
して、各ｔ毎に予めパラメータ関数WA、WB、WCおよびWD
を求めておき、（１）式に基いたハードウエア計算をす
れば、合計257点の曲線上の座標を求めることができ
る。そしてこれらの座標を順次直線で結べば曲線を近似
表現することができる。

ところで、上記の例でいえば曲線を256分割して近似
表現することになるが、例えば曲率の小さな曲線では、
それほど分割数を多くしなくても十分精度のよい近似曲
線を表すことができる。このことを第３図、第４図
（Ａ）および第４図（Ｂ）を用いて以下に説明する。第
３図に示した曲線は、合計14の小曲線C1〜C14で構成さ
れている。すなわち、各小曲線C1〜C14は、それぞれ異
なったアンカーポイントおよびコントロールポイントを
用いて、それぞれ（１）式で表されることになる。第４
図（Ａ）および第４図（Ｂ）は、第３図に示した小曲線
C1およびC2をそれぞれ示したものである。小曲線C1は第
４図（Ａ）に示すように16分割され、小曲線C1上の17点
Q0,0〜Q0,16で近似表現される。従って第５図の例でい
えば、ｎ＝０、16、32、………、256というように、ｎ
を16ステップ（256/16＝16）ずつ増加させて、これらの
ｎに対してだけ計算を行えばよい。小曲線C2は第４図
（Ｂ）に示すように32分割され、小曲線C2上の33点Q0,0
〜Q0,32で近似表現される。従って５図の例では、ｎ＝
０、８、16、………、256というように、ｎを８ステッ
プ（256/32＝８）ずつ増加させて、これらのｎに対して
だけ計算を行えばよい。このように、曲線に応じて適当
な分割数を予め求めておき、その分の計算だけを行え
ば、ハードウエア計算をより高速化することが可能であ
る。なお、分割数を求める具体的な方法に関しては後述
する。

以上述べたことを参考にして、第３図に示した曲線の
近似方法について以下説明する。

第１図は、第３図に示した曲線を近似表現するときに
用いるハードウエアを示したブロック図である。

CPU0はマイクロプロセッサであり、ハードウエア全体
の制御を行うものである。

ROM0はリードオンリメモリであり、マイクロプロセッ
サCPU0が行う各種処理のプログラムを記憶しておくもの
である。

RAM0はランダムアクセスメモリであり、後述の各デー
タを予め記憶しておくものである。RAM0には、３次ベジ
ェ曲線に関するデータのほかに３次スプライン曲線に関
するデータ等、各種の曲線に関するデータが記憶されて
おり、これらのデータは必要に応じて後述のRAM1、RAM2
およびRAM3に送られる。

RAM1はランダムアクセスメモリであり、第５図に示し
たパラメータ関数WA、WB、WCおよびWDの各値を記憶する
ものである。これらのデータWA0〜WA256、WB0〜WB256、
WC0〜WC256、WD0〜WD256はRAM0から送られてくるもので
あり、第６図に示すようにしてRAM1内に記憶される。

RAM2はランダムアクセスメモリであり、第３図に示し
た各小曲線C1〜C14毎に、アンカーポイントPAおよびP
D、コントロールポイントPBおよびPCの各座標データを
記憶するものである。これらの各座標データはRAM0から
送られてくるものであり、第７図に示すようにしてRAM2
内に記憶される。第７図において、PAX0〜PDX0は小曲線
C1におけるアンカーポイントおよびコントロールポイン
トの各ｘ座標、PAY0〜PDY0はこれらのポイントの各ｙ座
標、PAY1〜PDX1は小曲線C2におけるこれらのポイントの
各ｘ座標、PAX1〜PDY1はこれらのポイントの各ｙ座標で
ある。

RAM3はランダムアクセスメモリであり、第３図に示し
た各小曲線C1〜C14の分割数に対応したデータを、各小
曲線C1〜C14毎に予め記憶しておくものである。分割数
に対応したデータとしては、分割数そのものでもよい
し、第５図に示したｎのステップ数でもよい。本実施例
においては、ランダムアクセスメモリRAM3には、第８図
に示すように、ｎのステップ数すなわちｎの増加分△ｎ
が記憶される。第８図において、△n1、△n2、………
は、第３図に示した小曲線C1、C2、………にそれぞれ対
応して記憶されたステップ数である。これらのデータ△
n1、△n2、………は、RAM0から送られてくるものであ
り、第８図に示すようにしてRAM3内に記憶される。RAM1
〜３によってそれぞれ第１〜３記憶回路を構成する。

RAM4はランダムアクセスメモリであり、（１）式に基いて行われたハードウエア計算の結果、言
い換えると各小曲線C1〜C14上の座標データＱ（x,y）を
記憶するものである。これらの座標データＱ（x,y）
は、第９図に示すようにしてRAM4に記憶される。第９図
において、データX0,0〜X0,16およびY0,0〜Y0,16は、第
４図（Ａ）の小曲線C1上の点Q0,0〜Q0,16のそれぞれｘ
およびｙ座標であり、データX1,0〜X1,32およびY1,0〜Y
1,32は、第４図（Ｂ）の小曲線C2上の点Q1,0〜Q1,32の
それぞれｘおよびｙ座標である。

PNT1はRAM1のアドレスポインタであり、独立のアドレ
スポインタPNT1A、PNT1B、PNT1CおよびPNT1Dによって構
成されている。PNT1A、PNT1B、PNT1CおよびPNT1Dは、RA
M1に記憶されているデータWA0〜WA256、WB0〜WB256、WC
0〜WC256、WD0〜WD256（第６図参照）のアドレスをそれ
ぞれ指定するものである。

PNT2はRAM2のアドレスポインタであり、RAM2に記憶さ
れているアンカーポイントおよびコントロールポイント
の各座標データ（第７図参照）のアドレスを指定するも
のである。

PNT3はRAM3のアドレスポインタであり、RAM3に記憶さ
れているステップ数△n1、△n2、………（第８図参照）
のアドレスを指定するものである。

PNT4はRAM4のアドレスポインタであり、ハードウエア
計算によって得られる座標データX0,0〜X0,16およびY0,
0〜Y0,16等（第９図参照）のアドレスを指定するもので
ある。

STPはラッチ回路であり、RAM3に記憶されているステ
ップ数△n1、△n2、………（第８図参照）をラッチする
ものである。

ADDはアダー回路であり、現在選択されているアドレ
スポインタ（PNT1A、PNT1B、PNT1CまたはPNT1D）の値と
ラッチ回路STPの値とを加算し、その加算結果を現在選
択されているアドレスポインタに送るものである。つま
り、アドレスポインタの値をラッチ回路STPにラッチさ
れているステップ数△n1、△n2、………だけ増加する役
割を果すことになる。

MLTはマルチプライア回路であり、第６図に示すRAM1
に記憶されているデータと第７図に示すRAM2に記憶され
ているデータとの乗算を行うものである。つまり、
（１）式における乗算（例えば、WA×PA）部分の演算を
を行うことになる。

ALUは算術論理回路であり、マルチプライア回路MLTの
乗算値と後述のアキュムレータACCの値とを加算するも
のである。

ACCはアキュムレータであり、算術論理回路ALUの演算
結果を保持するとともに、この演算結果を算術論理回路
ALUの一方の入力に送出するものである。つまり、算術
論理回路ALUとアキュムレータACCとにより、（１）式に
おける加算部分の演算を行うことになる。マルチプライ
ア回路MLT、算術論理回路ALU及びアキュムレータACCに
よって演算回路を構成する。

CONTはコントロール回路であり、マイクロプロセッサ
CPU0からの命令を受けて上記各演算処理の制御を行うも
のである。このコントロール回路CONTには、上記各演算
処理に対するマイクロプログラムが含まれている。マイ
クロプロセッサCPU0、コントロール回路CONT及びアドレ
スポインタPNT1〜３等によって制御回路を構成する。

つぎに、第２図（Ａ）、（Ｂ）および（Ｃ）に示した
フローチャートを参考にして、第１図に示した回路の動
作について説明する。

まず、マイクロプロセサCPU0からの信号に基いて初期
設定が行なわれる。

（ａ）:RAM0からRAM1には、第５図に示したパラメータ
関数WA、WB、WCおよびWDの各ｔに対応したデータが送ら
れ、これらのデータは第６図に示すようにしてRAM1内に
記憶される。RAM0からRAM2には、第３図に示した各小曲
線C1〜C14毎に、アンカーポイントおよびコントロール
ポイントの各座標データが送られ、これらのデータは第
７図に示すようにしてRAM2内に記憶される。RAM0からRA
M3には、第３図に示した各小曲線C1〜C14の各分割数に
対応して、各小曲線C1〜C14毎のステップ数データ△n
1、△n2、………が送られ、これらのデータは第８図に
示すようにしてRAM3内に記憶される。

（ｂ）：アドレスポインタPNT2、PNT3、PNT4がそれぞれ
“0"に設定される。その結果、第７図に示すデータPAX0
が記憶されているアドレス、第８図に示すデータ△n1が
記憶されているアドレス、第９図に示すデータX0,0を記
憶するアドレスが、それぞれ指定されるわけである。

以上のようにして初期設定が終了し、つぎに第３図お
よび第４図（Ａ）で示す小曲線C1に対する演算処理が行
われる。

（ｃ）：アドレスポインタPNT1Aには“0"が、アドレス
ポインタPNT1Bには“257"が、アドレスポインタPNT1Cに
は“514"が、アドレスポインタPNT1Dには“771"が、そ
れぞれ設定される。すなわち、第６図に示すように、デ
ータWA0、WB0、WC0およびWD0が記憶されているアドレス
がそれぞれ指定されるわけである。ラッチ回路STPに
は、アドレスポインタPNT3で指定されるRAM3のアドレス
“0000"に記憶されているデータＭ［PNT3］がラッチさ
れる。つまり、第８図に示すステップ数△n1（第４図
（Ａ）に示す小曲線C1の分割数に対応したステップ数
“16"）がラッチされることになる。

（ｄ）：つぎに、第２図（Ｂ）に示す計算ルーチンが以
下のようにして行われる。

まず、第４図（Ａ）に示した点Q0,0のｘ座標を求める
ために、（１）式の“WA×PA＋WB×PB＋WC×PC＋WD×P
D"の値が以下のようにして計算される。

（d1）：アキュムレータACCがクリアされ、“0"がセッ
トされる。

（d2）：アドレスポインタPNT1Aで指定されるRAM1のア
ドレス“0000"に記憶されているデータＭ［PNT1A］すな
わち“WA0"（第６図参照）が、マルチプライア回路MLT
の“X"入力に送られる。アドレスポインタPNT2で指定さ
れるRAM2のアドレス“0000"に記憶されているデータＭ
［PNT2］すなわち“PAX0"（第７図参照）が、マルチプ
ライア回路MLTの“Y"入力に送られる。

（d3）：第２図（Ｃ）に示す積和計算が以下のようにし
て行われる。

（d101）：マルチプライア回路MLTの“X"入力の値“WA
0"と“Y"入力の値“PAX0"の積“WA0×PAX0"が、マルチ
プライア回路MLTの“Z"に出力される。すなわち（１）
式の“WA×PA"に相当する計算が行われる。この計算結
果は算術論理回路ALUの“Y"入力に送られ、一方アキュ
ムレータACCのデータ“0"が算術論理回路ALUの“X"入力
に送られる。

（d102）：算術論理回路ALUの“X"入力の値と算術論理
回路ALUの“Y"入力の値との和が計算され、この計算結
果がアキュムレータACCに送られる。その結果、アキュ
ムレータACCには“WA0×PAX0"の値が保持されることに
なる。

（d103）：アドレスポインタPNT2の値に“1"が加算さ
れ、その結果ポインタ値が“0001"となる。

（d4）：アドレスポインタPNT1Bで指定されるRAM1のア
ドレス“0257"に記憶されているデータＭ［PNT1B］すな
わち“WB0"（第６図参照）が、マルチプライア回路MLT
の“X"入力に送られる。アドレスポインタPNT2で指定さ
れるRAM2のアドレス“0001"に記憶されているデータＭ
［PNT2］すなわち“PBX0"（第７図参照）が、マルチプ
ライア回路MLTの“Y"入力に送られる。

（d5）：第２図（Ｃ）に示す積和計算が行われる。基本
的な動作は上記（d3）で述べたものと同様である。マル
チプライア回路MLTでは、第６図に示した“WB0"と第７
図に示した“PBX0"との積“WB0×PBX0"、すなわち
（１）式の“WB×PB"に相当する計算が行われる。算術
論理回路ALUでは、この計算結果“WB0×PBX0"とアキュ
ムレータACCに保持されている値“WA0×PAX0"との和が
計算される。この計算結果“WA0×PAX0＋WB0×PBX0"は
アキュムレータACCに保持される。すなわち、ここでは
（１）式の“WA×PA＋WB×PB"に相当する計算が行われ
るわけである。

（d6）：アドレスポインタPNT1Cで指定されるRAM1のア
ドレス“0514"に記憶されているデータＭ［PNT1C］すな
わち“WC0"（第６図参照）が、マルチプライア回路MLT
の“X"入力に送られる。アドレスポインタPNT2で指定さ
れるRAM2のアドレス“0002"に記憶されているデータＭ
［PNT2］すなわち“PCX0"（第７図参照）が、マルチプ
ライア回路MLTの“Y"入力に送られる。

（d7）：第２図（Ｃ）に示す積和計算が行われる。基本
的な動作は上記（d3）で述べたものと同様である。マル
チプライア回路MLTでは、第６図に示した“WC0"と第７
図に示した“PCX0"との積“WC0×PCX0"、すなわち
（１）式の“WC×PC"に相当する計算が行われる。算術
論理回路ALUでは、この計算結果“WC0×PCX0"とアキュ
ムレータACCに保持されている値“WA0×PAX0＋WB0×PBX
0"との和が計算される。この計算結果“WA0×PAX0＋WB0
×PBX0＋WC0×PCX0"はアキュムレータACCに保持され
る。すなわち、ここでは（１）式の“WA×PA＋WB×PB＋
WC×PC"に相当する計算が行われるわけである。

（d8）：アドレスポインタPNT1Dで指定されるRAM1のア
ドレス“0771"に記憶されているデータＭ［PNT1D］すな
わち“WD0"（第６図参照）が、マルチプライア回路MLT
の“X"入力に送られる。アドレスポインタPNT2で指定さ
れるRAM2のアドレス“0003"に記憶されているデータＭ
［PNT2］すなわち“PDX0"（第７図参照）が、マルチプ
ライア回路MLTの“Y"入力に送られる。

（d9）：第２図（Ｃ）に示す積和計算が行われる。基本
的な動作は上記（d3）で述べたものと同様である。マル
チプライア回路MLTでは、第６図に示した“WD0"と第７
図に示した“PDX0"との積“WD0×PDX0"、すなわち
（１）式の“WD×PD"に相当する計算が行われる。算術
論理回路ALUでは、この計算結果“WD0×PDX0"とアキュ
ムレータACCに保持されている値“WA0×PAX0＋WB0×PBX
0＋WC0×PCX0"との和が計算される。この計算結果“WA0
×PAX0＋WB0×PBX0＋WC0×PCX0＋WD0×PDX0"はアキュム
レータACCに保持される。すなわち、ここでは（１）式
の“WA×PA＋WB×PB＋WC×PC＋WD×PD"に相当する計算
が行われるわけである。

（d10）：以上のようにして、第４図（Ａ）に示した点Q
0,0のｘ座標が計算されるわけである。アキュムレータA
CCに保持さている上記計算結果は、アドレスポインタPN
T4で指定されるRAM4のアドレス“0000"に記憶される。
この記憶データＭ［PNT4］は、第９図において“X0,0"
と表される。

（d11）：アドレスポインタPNT4の値に“1"が加算さ
れ、その結果ポインタ値が“0001"となる。

（d12）〜（d21）：つぎに、第４図（Ａ）に示した点Q
0,0のｙ座標を求めるために、上記（d1）〜（d10）の処
理と同様にして、第２図（Ｂ）に示した（d12）〜（d2
1）の処理が行われる。得られた計算結果“WA0×PAY0＋
WB0×PBY0＋WC0×PCY0＋WD0×PDY0"は、アドレスポイン
タPNT4で指定されるRAM4のアドレス“0001"に記憶され
る。この記憶データＭ［PNT4］は、第９図において“Y
0,0"と表される。

（d22）：アドレスポインタPNT4の値に“1"が加算さ
れ、その結果ポインタ値が“0002"となる。

（d23）：アドレスポインタPNT2の値から８が減算さ
れ、その結果ポインタ値が“0000"となる。

以上のようにして、第２図（Ａ）に示す計算ルーチン
が終了し、第４図（Ａ）に示す点Q0,0のｘ座標“X0,0"
およびｙ座標“Y0,0"がRAM4に記憶される（第９図参
照）。

（ｅ）：アドレスポインタPNT1A、PNT1B、PNT1CおよびP
NT1Dの値に、ラッチ回路STPにラッチされているステッ
プ数△n1（第４図（Ａ）に示す小曲線C1の分割数に対応
したステップ数“16"）がそれぞれ加算される。従っ
て、アドレスポインタPNT1A、PNT1B、PNT1C、PNT1Dのポ
インタ値は、それぞれ“16"、“273"（257＋16）、“53
0"（514＋16）、“787"（771＋16）となる。

（ｆ）：アドレスポインタPNT1Aの値が“256"よりも大
きいかどうか判断される。

アドレスポインタPNT1Aの現在値は“0016"なので、計
算ルーチン（ｄ）に処理が移り、上記（ｄ）で述べた処
理と同様の処理が行われる。その結果、第４図（Ａ）に
示す点Q0,1のｘ座標“X0,1"およびｙ座標“Y0,1"がRAM4
に記憶される（第９図参照）。具体的なデータは、“X
0,1"が“WA16×PAX0＋WB16×PBX0＋WC16×PCX0＋WD16×
PDX0"であり、“Y0,1"が“WA16×PAY0＋WB16×PBY0＋WC
16×PCY0＋WD16×PDY0"である（第６図、第７図参
照）。

以上のようにして、アドレスポインタPNT1Aの値が“2
56"よりも大くなるまで同様な処理が行われる。その結
果、第４図（Ａ）に示す点Q0,0〜Q0,16のｘ座標“X0,0"
〜“X0,16"およびｙ座標“Y0,0"〜“Y0,16"が、順次RAM
4に記憶される（第９図参照）。

（ｇ）：アドレスポインタPNT1Aの値が“256"よりも大
きくなると、以下の処理が行なわれる。アドレスポイン
タPNT2の値に８が加算され、その結果ポインタ値が“00
08"となる（第７図参照）。アドレスポインタPNT3の値
に１が加算され、その結果ポインタ値が“0001"となる
（第８図参照）。

以上のようにして、第３図および第４図（Ａ）に示す
小曲線C1に対する処理が終了する。

（ｈ）：アドレスポインタPNT3の値が“14"になったか
どうか判断される。この“14"という値は第３図に示す
曲線の分割数に相当するものであり、この値は各曲線毎
に適宜選定されているものである。

アドレスポインタPNT3の現在値は“0001"なので、計
算ルーチン（ｃ）に処理が移り、上記（ｃ）〜（ｇ）で
述べた処理と同様の処理が行われる。その結果、第４図
（Ｂ）に示す点Q1,0〜Q1,32のｘ座標“X1,0"〜“X1,32"
およびｙ座標“Y1,0"〜“Y,1,32"が、順次RAM4に記憶さ
れる（第９図参照）。

以上のようにして、アドレスポインタPNT3の値が“1
4"になるまで、第３図に示す小曲線C1〜C14に対して同
様な処理が行わる。アドレスポインタPNT3の値が“14"
になると、第３図に示す小曲線C1〜C14に対する処理が
終了したと判断される。

すでに述べたように、各小曲線はその曲率等に応じて
適当な分割数を選定することができ、各小曲線毎に最適
な分割数を選定すればハードウエア計算を高速化するこ
とが可能である。一般的には、曲率が小さいときには、
少ない分割数でも精度よく近似曲線を表すことができ
る。

そこで、小曲線の最適な分割数を求める方法について
以下述べる。

まず、第10図を参照して第１の方法について説明す
る。

第10図において、PAおよびPDは小曲線CV1のアンカー
ポイント、PBおよびPCは小曲線CV1のコントロールポイ
ントである。Lab、Lbc、Lcd、Ldaは、それぞれPAとPB
間、PBとPC間、PCとPD間、PDとPA間を直線で結んだ線分
の長さである。一般的に線分LabおよびLcdの長さは、小
曲線CV1の曲率が大きいほど長くなる。従って、以下の
評価式を用いて小曲線CV1の最適な分割数“N"を求める
ことができる。

△Ｌ＝（Lab＋Lbc＋Lcd−Lda）＋１ …（３）Ｎ＝２｛log（ａ）△Ｌ｝ …（４）２≦Ａ≦８（“a"は底）なお底“a"は、曲線の近似精度に応じて適宜選択され
るものであり、また（４）式で示される分割数“N"がデ
ータテーブルにおける分割数（第６図の例では“256"）
を越えないように選択される。

上記評価式を用いて分割数を求めた例（“a"＝３の場
合）を第11図に示す。これは、コントロールポイントPB
およびPCのそれぞれのｙ座標を順次小さくした場合、す
なわち小曲線の曲率を順次小さくした場合の例を示した
ものである。なお、11図に示した“ステップ”とは“25
6/N"の値であり、第８図に示したステップ数データ△n
1、△n2、………に相当するものである。第11図に示し
たように、上記評価式を用いた場合には、小曲線の曲率
が小さくなるほど分割数が少なくなることがわかる。

なお、（３）式においては各線分の値をそのまま用い
たが、これらの線分の長さを二乗した値を用いてもよ
い。

つぎに、第12図および第13図を参照して第２の方法に
ついて説明する。

第12図において、PAおよびPDは小曲線CV2のアンカー
ポイント、PBおよびPCは小曲線CV2のコントロールポイ
ントである。S1は上記ポイントPA、PB、PCおよびPDを順
次直線で結んだときに形成される四角形の面積である。
一般的に上記四角形の面積S1は、小曲線CV2の曲率が大
きいほど大きくなる。従って、以下の評価式により小曲
線CV2の最適な分割数“N"を求めることができる。

Ｎ＝２｛log（ａ）S1｝ …（５）２≦ａ≦８（“a"は底）なお底“a"は、曲線の近似精度に応じて適宜選択され
るものであり、また（５）式で示される分割数“N"がデ
ータテーブルにおける分割数（第６図の例では“256"）
を越えないように選択される。

第13図において、PAおよびPDは小曲線CV3のアンカー
ポイント、PBおよびPCは小曲線CV3のコントロールポイ
ントである。S2は上記ポイントPA、PBおよびPDを順次直
線で結んだときに形成される三角形の面積であり、S3は
上記ポイントPA、PCおよびPDを順次直線で結んだときに
形成される三角形の面積である。一般的に上記三角形S2
およびS3のそれぞれ面積の和“S2＋S3"は、小曲線CV3の
曲率が大きいほど大きくなる。従って、以下の評価式に
より小曲線CV3の最適な分割数“N"を求めることができ
る。

Ｎ＝２｛log（ａ）（S2＋S3）｝ …（６）２≦ａ≦８（“a"は底）なお底“a"は、曲線の近似精度に応じて適宜選択され
るものであり、また（６）式で示される分割数“N"がデ
ータテーブルにおける分割数（第６図の例では“256"）
を越えないように選択される。

なお、（５）式および（６）式においては各面積の値
をそのまま用いたが、これらの面積を二乗した値を用い
てもよい。

つぎに、第14図を参照して第３の方法について説明す
る。

第14図において、PAおよびPDは小曲線CV0のアンカー
ポイント、PBおよびPCは小曲線CV0のコントロールポイ
ントである。D1は小曲線CV0上の第１の分割点であり、
アンカーポイントPAおよびPD以外の点である。具体的に
は、（2a）〜（2d）式においてｔ＝1/2としてWA〜WDの
値を求め、これらを（１）式に代入して求めたものであ
る。なお、小曲線CV0のうち、点PDと第１の分割点D1と
の間にあるものを第１の分割曲線とよぶ。D2はPDとD1と
の間に位置する小曲線CV0上の第２の分割点であり、PD
とD1以外の点である。具体的には、（2a）〜（2d）式に
おいてｔ＝3/4（＝1/2＋1/4）としてWA〜WDの値を求
め、これらを（１）式に代入して求めたものである。な
お、小曲線CV0のうち、点PDと第２の分割点D2との間に
あるものを第２の分割曲線とよぶ。以下同様にして、ｔ
＝7/8（＝1/2＋1/4＋1/8）における小曲線CV0上の第３
の分割点をD3（図示せず。）、ｔ＝15/16（＝1/2＋1/4
＋1/8＋1/16）における小曲線CV0上の第４の分割点をD4
（図示せず。）、というようにして、順次小曲線CV0上
の分割点Dn（図示せず。）が定まる。なお、このように
して上記第１〜ｎの分割点D1〜Dnを求める場合、第５図
に示したデータテーブルを用いると高速に求めることが
できる。L1は点PAと点PDとを直接で結んだ線分の長さ、
L2は点PAと第１の分割点D1とを直線で結んだ線分の長
さ、L3は点PDと第１の分割点D1とを直線で結んだ線分の
長さ、L4は第１の分割点D1と第２の分割点D2とを直線で
結んだ線分の長さ、L5は点PDと第２の分割点D2とを直線
で結んだ線分の長さである。

以下、第14図を用いて分割数を求める動作について述
べる。

第１の分割点D1を求めた後、線分L1、L2、およびL3の
長さをそれぞれ求め、以下の差分データを計算をする。

△L1＝L2＋L3−L1 …（7a）第１の差分データ△L1が以下の条件を満たしているか
どうかを判定する。

△L1＜△L0 …（7b）ただし、△L0は予め決められた定数である。第１の差
分データ△L1が（7b）式の条件を満たしているときに
は、第14図の小曲線CV0の分割数は“1"となる。第１の
差分データ△L1が（7b）式の条件を満たしていないとき
には、第２の分割点D2を求めた後、線分L4およびL5の長
さをそれぞれ求め、以下の計算をする。

△L2＝L4＋L5−L3 …（8a）第２の差分データ△L2が以下の条件を満たしているか
どうかを判定する。

△L2＜△L0 …（8b）第２の差分データ△L2が（8b）式の条件を満たしてい
るときには、第14図の小曲線CV0の分割数は“2"とな
る。第２の差分データ△L2が（8b）式の条件を満たして
いないときには、上記の方法と同様にして分割を行い、
順次分割点D3、D4、……、Dnおよび差分データ△L3、△
L4、……、△Lnを求める。第ｎの差分データ△Lnが以下
の条件を満たしているかどうかを判定する。

△Ln＜△L0 …（9b）第ｎの差分データ△Lnが（9b）式の条件を満たしてい
るときには、第14図の小曲線CV0の分割数は“2n−1"と
なる。

なお、以上述べた第４の方法では、（2a）〜（2d）式
において、ｔ＝1/2、ｔ＝3/4（＝1/2＋1/4）、ｔ＝7/
8（＝1/2＋1/4＋1/8）、ｔ＝15/16（＝1/2＋1/4＋1/8＋
1/16）、……として各分割点を求めたが、例えば、ｔ＝
1/2、ｔ＝1/4（＝1/2−1/4）、ｔ＝3/8（＝1/2−1/4＋1
/8）、ｔ＝5/16（＝1/2−1/4＋1/8−1/16）、……とし
て各分割点を求めてもよい。要するに、第ｋ番めの分割
点を求める場合には、第（ｋ−１）番めの分割点におけ
る“t"の値に対して、“1/2n"を加算しても減算しても
よい。

［効果］本発明によれば、曲線を複数の部分に分割したときの
分割数に対応したデータを当該曲線毎に予め記憶するた
め、その都度分割数を求める必要がなく、アウトライン
フォントの生成に要する時間を大幅に短縮することがで
きる。

【図面の簡単な説明】

第１図〜第14図はいずれも本発明における実施例を説明
したものであり、第１図はブロック図、第２図（Ａ）、
第２図（Ｂ）および第２図（Ｃ）は第１図の動作を示し
たフローチャート、第３図、第４図（Ａ）および第４図
（Ｂ）はアウトラインフォントの説明図、第５図はデー
タテーブルの概念図、第６図〜第９図はRAMに記憶され
た各データのアドレスマップ、第10図は小曲線の分割数
を求める第１の方法に関する説明図、第11図は第１の方
法で分割数を求めたときの具体例を示した図、第12図お
よび第13図は小曲線の分割数を求める第２の方法に関す
る説明図、第14図は小曲線の分割数を求める第３の方法
に関する説明図である。 PA、PD……アンカーポイント PB、PC……コントロールポイント

Claims

(57)【特許請求の範囲】

【請求項１】文字や図形等を表す第１曲線を複数の第２
曲線に分割し、上記各第２曲線を係数が異なる同一の関
数で表し、上記各第２曲線を複数の部分に分割して互い
に隣り合った分割点を直線で結ぶことにより、上記第１
曲線を近似的に表す装置において、上記関数を表す第１データを記憶する第１記憶回路と、上記各第２曲線の上記各係数を表す第２データを上記各
第２曲線毎に記憶する第２記憶回路と、上記各第２曲線を複数の部分に分割したときの分割数に
対応した第３データを上記各第２曲線毎に予め記憶する
第３記憶回路と、上記第１データ及び上記第２データを用いて演算を行う
ことにより、上記各分割点の座標を表す第４データを求
める演算回路と、上記第３データに基づいて得られる上記各分割点毎に所
望の第１データ及び第２データを読み出し、上記演算回
路に供給して上記第４データを求める演算を実行せしめ
る制御回路とを有することを特徴とする曲線近似装置。