JP2960611B2

JP2960611B2 - シェーディング補正方法およびシェーディング補正装置

Info

Publication number: JP2960611B2
Application number: JP4209651A
Authority: JP
Inventors: 哲司梶谷; 有儀彦阪; 秀夫東井; 聡岩坪
Original assignee: Mita Industrial Co Ltd
Current assignee: Kyocera Mita Industrial Co Ltd
Priority date: 1992-07-13
Filing date: 1992-07-13
Publication date: 1999-10-12
Anticipated expiration: 2014-10-12
Also published as: US5572337A; JPH0638035A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、たとえばファクシミリ
装置やイメージスキャナなどの画像読取装置における読
取画像中の濃度むらを低減するためのシェーディング補
正方法およびシェーディング補正装置に関するものであ
る。

【０００２】

【従来の技術】ファクシミリ装置やイメージスキャナな
どのような画像読取装置では、読取用光源の照明むらな
どに起因する画素間の濃度むらを補償するために、いわ
ゆるシェーディング補正が行われる。すなわち、イメー
ジセンサの出力アナログ信号をアナログ／ディジタル変
換器（以下「Ａ／Ｄ変換器」という。）で変換したディ
ジタルデータに対して、下記（イ）式に示すシェーディ
ング補正が施される。

【０００３】

【数３】黒基準データとは真っ黒な黒基準画像を読み取ったとき
にイメージセンサから出力される信号をディジタルデー
タに変換した場合のデータであり、白基準データとは真
っ白な白基準画像を読み取ったときにイメージセンサか
ら出力される信号をディジタルデータに変換した場合の
データである。たとえば、黒基準データはイメージセン
サの読取用光源を消灯して読取動作を行わせることによ
り取得され、白基準データは読取用光源を点灯させて白
基準板の読取を行わせることにより取得される。

【０００４】シェーディング補正を行うための基本的な
構成は、図３９に示されている。すなわち、白基準デー
タＷＳＴと黒基準データＢＳＴとの差（ＷＳＴ−ＢＳ
Ｔ）が減算器１５１で演算される。また、入力データＩ
Ｄと黒基準データＢＳＴとの差（ＩＤ−ＢＳＴ）が減算
器１５２で演算される。各減算器１５１，１５２の出力
は、除算回路１５３に与えられ、減算器１５２の出力デ
ータ（ＩＤ−ＢＳＴ）を減算器１５１の出力データ（Ｗ
ＳＴ−ＢＳＴ）で除することにより、補正データが得ら
れる。

【０００５】

【発明が解決しようとする課題】しかし、上記のような
シェーディング補正では、入力データの最大値は白基準
データであるから、白基準データがＡ／Ｄ変換器の最大
出力よりも小さいときには、補正データのダイナミック
レンジが低くなる。すなわち、たとえばＡ／Ｄ変換器が
７ビットのデータ深さを有していても、白基準データが
「０００１１１１」であるとすると、補正データは実質
的に４ビットの範囲で変化し得るに過ぎない。このため
濃度解像度が悪くなり、濃度表現が少ない階調でしか行
えなくなる。

【０００６】そこで、本発明の目的は、上述の技術的課
題を解決し、補正データのダイミックレンジを大きくし
て、多階調での濃度表現を可能としたシェーディング補
正方法およびシェーディング補正装置を提供することで
ある。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めの請求項１記載の発明は、光学的に画像を読み取って
アナログ信号を出力するセンサと、このセンサの出力信
号をディジタルデータに変換するアナログ／ディジタル
変換手段とを有する画像読取手段により予め白基準画像
および黒基準画像を読み取らせて取得された白基準デー
タＷＳＴおよび黒基準データＢＳＴに基づき、上記画像
読取手段の読取データＩＤに対してシェーディング補正
を行って補正データＳＯＵＴを得るシェーディング補正
方法であって、上記アナログ／ディジタル変換手段の最
大出力データと上記白基準データＷＳＴとの差分である
オフセットＯＦＦＳＥＴを用いて、下記（Ａ）式により
補正データＳＯＵＴを求めることを特徴とするシェーデ
ィング補正方法である。

【０００８】

【数４】

【０００９】請求項２記載の発明は、光学的に画像を読
み取ってアナログ信号を出力するセンサと、このセンサ
の出力信号をディジタルデータに変換するアナログ／デ
ィジタル変換手段とを有する画像読取手段により予め白
基準画像および黒基準画像を読み取らせて取得された白
基準データＷＳＴおよび黒基準データＢＳＴに基づき、
上記画像読取手段の読取データＩＤに対してシェーディ
ング補正を行って補正データＳＯＵＴを得るシェーディ
ング補正装置であって、上記アナログ／ディジタル変換
手段の最大出力データと上記白基準データＷＳＴとの差
分を演算してオフセットＯＦＦＳＥＴを演算するオフセ
ット演算手段と、このオフセット演算手段によって演算
されたオフセットＯＦＦＳＥＴを用いて、上記（Ａ）式
に示す補正データを得る演算手段とを備えたことを特徴
とするシェーディング補正装置である。

【００１０】

【００１１】請求項３記載のシェーディング補正装置
は、上記オフセット演算手段を、白基準データＷＳＴの
取得時に動作させる手段をさらに含むことを特徴とす
る。

【００１２】

【作用】請求項１または２記載の構成によれば、シェー
ディング補正において行われる除算演算における被除数
および除数にはオフセットＯＦＦＳＥＴが加算されてい
るから、これらは充分に大きな値を有することができ
る。すなわち、たとえば読取手段から与えられるデータ
が７ビットのデータであるにもかかわらず、白基準デー
タ「１１１１」以下であれば、実質的に４ビットで画像
濃度が表現されることになる。このような場合に、シェ
ーディング補正における除算演算の被除数および除数に
所定のオフセットＯＦＦＳＥＴを加算することにより、
７ビットのデータ深さを有効に利用して、濃度を多階調
で表現した補正データＳＯＵＴが得られる。

【００１３】また、本発明では、画像の読取は、光学的
に画像を読み取ってアナログ信号を出力するセンサによ
り行われ、このセンサ出力がアナログ／ディジタル変換
手段によりディジタルデータに変換される。この場合
に、上記のオフセットＯＦＦＳＥＴは、アナログ／ディ
ジタル変換手段の最大出力値と白基準値との差分とされ
る。これにより、アナログ／ディジタル変換手段におけ
るダイナミックレンジを最大限に利用して、良好なシェ
ーディング補正が行える。

【００１４】請求項３記載の構成では、白基準データの
取得時に同時にオフセットＯＦＦＳＥＴを演算させるこ
とができるから、オフセットＯＦＦＳＥＴの演算がいわ
ば自動化される。

【００１５】

【実施例】以下では、ファクシミリ装置を例にとって、
この発明の一実施例について詳細に説明をする。図１
は、この発明の一実施例が組み込まれたファクシミリ装
置の電気的な構成を示すブロック図である。

【００１６】このファクシミリ装置には、入力画像処理
回路（ＦＩＰ（Fax Image sensor Processor）部）１１
と、画像出力処理回路（ＰＲＴ部）１２と、装置全体の
統括的な制御を司るＣＰＵ１４と、入力画像処理回路１
１および画像出力処理回路１２とＣＰＵ１４との接続に
必要なＣＰＵインタフェース１３とが備えられている。
入力画像処理回路１１と画像出力処理回路１２とは、非
同期で動作している。また、ＣＰＵインタフェース１３
は、この実施例では、ＤＭＡ（Direct MemoryAccess）
機能が内蔵されたものになっている。

【００１７】ファクシミリ装置に原稿がセットされて読
み取られる場合には、入力画像処理回路１１からイメー
ジセンサ１５へ駆動クロックＣＣＬＫおよび水平同期信
号ＳＩが与えられる。イメージセンサ１５は、与えられ
る駆動クロックＣＣＬＫおよび水平同期信号ＳＩに基づ
いて原稿画像を光学的に読み取り、読み取られたアナロ
グ画像データはアナログ部１６へ与えられる。

【００１８】アナログ部１６には、入力画像処理回路１
１から自動利得調整信号ＡＧＣ、サンプルホールド信号
ＳＨＯＬＤおよび利得設定信号ＤＳＣＨが与えられてお
り、イメージセンサ１５から与えられるアナログ画像デ
ータは所定の増幅処理がされたサンプルホールド信号に
されて、Ａ／Ｄコンバータ１７へ与えられる。Ａ／Ｄコ
ンバータ１７は、入力画像処理回路１１から与えられる
変換クロックＡＤＣＣＬＫによって動作されており、与
えられるサンプルホールド信号をディジタル画像データ
に変換して入力画像処理回路１１へ与える。

【００１９】入力画像処理回路１１では、Ａ／Ｄコンバ
ータ１７から与えられるディジタル画像データ（読取画
像データ）に対して、種々の入力画像処理を行う。入力
画像処理とは、読取画像データに対するシェーディング
補正処理、２値化補正処理、中間調を表現する場合に必
要な誤差拡散処理等である。入力画像処理においては、
複数のラインデータに基づいて２次元の画像処理をする
必要があるため、少なくとも２ライン分の画像データと
その他画像処理に必要な各種のパラメータを記憶してお
くためのメモリが必要である。そこで、入力画像処理回
路１１には、たとえば３２ＫＢのＳＲＡＭ（スタティッ
ク・ランダム・アクセス・メモリ）で構成された記憶手
段であるメモリ１８が接続されている。メモリ１８の或
る領域はラインメモリとして利用され、メモリ１８の或
る領域には予め定められたシェーディング補正演算用デ
ータや誤差拡散用データが記憶されている。

【００２０】入力画像処理回路１１は、メモリ１８に読
出ストローブ信号／ＲＯＥ０または書込ストローブ信号
／ＲＷＥ０を与え、かつ、アドレスを指定して、そのア
ドレス指定領域にラインデータを書き込み、また、ライ
ンデータを読み出す。また、このメモリ１８から読み出
したラインデータを用いて読取画像データの入力画像処
理をする。

【００２１】入力画像処理回路１１がメモリ１８にデー
タを書き込み、またはデータを読み出すアクセスは、た
とえば２０ＭＨｚのメモリアクセス用クロックＳＹＳＣ
ＬＫに同期してなされており、１６クロックを１サイク
ルとして１画素のデータが処理されるようにされてい
る。なお、イメージセンサ１５の読出速度、すなわちイ
メージセンサ１５へ与えられる駆動クロックＣＣＬＫ
は、たとえば４００ＫＨｚ程度の周波数であり（このよ
うな周波数になるのは、イメージセンサ１５の動作速度
に限界があるからである）、それに比べると、メモリア
クセス同期用クロックＳＹＳＣＬＫは十分に速い速度と
されている。

【００２２】入力画像処理が施された後の読取画像デー
タは、一旦そのままＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）１９にストアされる。入力画像処
理回路１１からＤＲＡＭ１９へのデータ転送は、ＣＰＵ
インタフェース１３にＤＭＡ機能が内蔵されているの
で、ＤＭＡ転送により行われる。ＤＭＡ転送は、入力画
像処理回路１１からＣＰＵインタフェース１３へ読取画
像データが与えられ、そのデータが所定量に達したとき
に行われる。すなわち、データが所定量に達すると、Ｃ
ＰＵインタフェース１３はＣＰＵ１４にＤＭＡリクエス
トをし、ＣＰＵ１４からのＤＭＡ承認を受けると、読取
画像データをＤＲＡＭ１９へ転送する。

【００２３】そしてＤＲＡＭ１９に一旦ストアされた読
取画像データは、ＣＰＵ１４により読み出されて圧縮処
理がされ、再度ＤＲＡＭ１９にストアされる。この圧縮
処理は、ファクシミリ装置の規格で種々の方式がある
が、たとえばＭＲＲ、ＭＲ、ＭＨ等の方式が公知であ
る。圧縮されてＤＲＡＭ１９にストアされた読取画像デ
ータは、ＣＰＵ１４で読み出されてモデム２０へ与えら
れ、モデム２０でディジタルデータからアナログデータ
に変換され、ＮＣＵ（Network Control Unit）２１を介
して電話回線へ出力されて送信相手側のファクシミリ装
置へ伝送される。

【００２４】一方、電話回線を通じてデータが送信され
てきた場合は、ＮＣＵ２１で受信され、受信データ（ア
ナログデータ）はモデム２０でディジタルデータに変換
され、ＤＲＡＭ１９にストアされる。このデータは、圧
縮データである。ＤＲＡＭ１９にストアされた圧縮デー
タは、ＣＰＵ１４で読み出されて伸長処理がされ、ＤＲ
ＡＭ１９に再ストアされる。

【００２５】その後、ＣＰＵ１４は、ＤＲＡＭ１９に再
ストアした画像データを画像出力処理回路１２へ与え
る。画像出力処理回路１２は、ＣＰＵ１４からＣＰＵイ
ンタフェース１３を介して画像データが与えられると、
その画像データに対して出力処理を施し、ＬＳＵ（レー
ザ走査ユニット）２２を駆動して、出力処理を施した画
像データを用紙等に記録する。

【００２６】画像出力処理回路１２が行う出力処理と
は、たとえば、画像の輪郭の凹凸を滑らかにするための
スムージング処理、画像を拡大したり縮小したりする場
合の画素密度やライン密度の変換処理、与えられる画像
データの密度とＬＳＵ２２の解像度との相違に起因する
画素密度変換処理等である。これらの出力処理において
は、たとえば画像データの中の注目画素に対する周囲画
素の状態に応じて注目画素に対するスムージングパター
ンを変えたり、複数ラインのデータの論理和をとって画
素密度を変換するため、画像データを保持するためのメ
モリが必要である。また、画像出力処理回路１２からＬ
ＳＵ２２に画像データとしてのビデオ信号を出力する場
合、出力処理の速度とＬＳＵ２２の処理速度とには差が
あるから、バッファとしてラインメモリに一旦ビデオ信
号を記憶しておき、バッファ用ラインメモリからビデオ
信号を読み出してＬＳＵ２２に出力する必要がある。そ
のため、ラインメモリが要求される。そこで、出力処理
においても、メモリ１８が活用される。

【００２７】画像出力処理回路１２によるメモリ１８の
アクセスは、入力画像処理回路１１と同様に、メモリア
クセス用クロックＳＹＳＣＬＫに同期してなされてお
り、入力画像処理回路１１を経由して行われる。そのた
め、画像出力処理回路１２は入力画像処理回路１１にメ
モリリクエスト信号ＭＲＥＱ、書込ストローブ信号／Ｐ
ＲＴＷＥまたは読出ストローブ信号／ＰＲＴＯＥを与
え、かつ、アドレスを指定して、そのアドレス指定領域
にデータの書込を行い、また、読み出す。

【００２８】入力画像処理回路１１と画像出力処理回路
１２とは、前述したように非同期で動作しているが、両
回路には、共通のメモリアクセス同期用クロックＳＹＳ
ＣＬＫが与えられている。それゆえ、入力画像処理回路
１１および画像出力処理回路１２は、非同期で動作しな
がら、メモリ１８へのアクセスは、このメモリアクセス
同期用クロックＳＹＳＣＬＫに同期して行う。

【００２９】画像出力処理回路１２からメモリアクセス
リクエスト信号ＭＲＥＱが出力されない場合には、入力
画像処理回路１１がメモリ１８のアクセス権を有する。
また、入力画像処理回路１１の動作の１サイクルは、メ
モリアクセス同期用クロックＳＹＳＣＬＫが１６クロッ
クに設定されており、しかも、１６クロックのうちの８
クロックによって１サイクル内のメモリアクセスが完了
するようにされている。したがって、入力画像処理回路
１１の内部状態は、各サイクルにつき、メモリアクセス
同期用クロックＳＹＳＣＬＫ１６クロックのうち、８ク
ロックに基づいてメモリアクセス動作を行い、残りの８
クロックの期間中は、動作停止（待ち状態）となるよう
にされている。

【００３０】入力画像処理回路１１の動作の１サイクル
を、このようにメモリアクセス同期用クロックＳＹＳＣ
ＬＫ１６クロックを単位として構成できるのは、前述し
たように、入力画像処理回路１１へ与えられるイメージ
センサ１５からの読取画像データは、相対的に低い周波
数、たとえば４００ｋＨｚ程度の駆動クロックＣＣＬＫ
に同期して、画素単位で入力されるのに対して、メモリ
アクセス同期用クロックＳＹＳＣＬＫは、相対的に高い
たとえば２０ＭＨｚのクロックだからである。つまり、
入力画像処理回路１１へ１画素の読取画像データが与え
られる期間を単位として入力画像処理回路１１の動作の
１サイクルを定めれば、メモリアクセス同期用クロック
ＳＹＳＣＬＫ１６クロックにて構成されるのである。

【００３１】以上の結果、入力画像処理回路１１は、メ
モリ１８のアクセス権を有している場合でも、各サイク
ルにつき、メモリアクセス同期用クロックＳＹＳＣＬＫ
８クロック分は停止状態である。一方、入力画像処理回
路１１と非同期に動作する画像出力処理回路１２から
は、任意のタイミングで、入力画像処理回路１１へメモ
リアクセスリクエスト信号ＭＲＥＱが与えられる。この
リクエスト信号ＭＲＥＱが与えられると、上述したよう
に、メモリアクセス権が画像出力処理回路１２側へ委譲
される。

【００３２】また、入力画像処理回路１１は、メモリア
クセスリクエスト信号ＭＲＥＱに応じて、回路動作を停
止し、メモリ１８のアクセス権を画像出力処理回路１２
へ譲る。このため、画像出力処理回路１２は、メモリ１
８のアクセスを行うことができる。画像出力処理回路１
２による１回のメモリアクセス期間は予め決められてい
る。たとえば、メモリアクセス同期用クロックＳＹＳＣ
ＬＫ８クロックの期間とされている。

【００３３】画像出力処理回路１２がメモリ１８の１回
のアクセスを終えると、画像出力処理回路１２からのメ
モリアクセスリクエスト信号ＭＲＥＱは出力されなくな
る。このため、メモリアクセス信号切換回路１１０は入
力画像処理回路１１側へ切換わり、入力画像処理回路１
１は再びメモリ１８のアクセス権を得る。この場合にお
いて、入力画像処理回路１１のメモリアクセスは、各サ
イクルごとに、メモリアクセス同期用クロックＳＹＳＣ
ＬＫ８クロックの期間であればよいから、各サイクルご
とに、メモリアクセス同期用クロックＳＹＳＣＬＫ８ク
ロック期間がメモリアクセス期間として保証されていれ
ば、入力画像処理回路１１によるメモリアクセスは全く
支障なく行える。

【００３４】つまり、画像出力処理回路１２からのメモ
リアクセスリクエスト信号ＭＲＥＱが任意のタイミング
で割り込んでも、該リクエスト信号ＭＲＥＱが割り込ん
でいる期間中は、回路動作を停止すればよく、しかも、
このリクエスト信号ＭＲＥＱの割り込みがなくても各動
作サイクルにおいて、動作停止期間が必然的に存在し、
その停止期間は任意のタイミングでよいから、全く支障
なく入力画像処理回路１１はメモリアクセスができる。

【００３５】また、画像出力処理回路１２によるメモリ
アクセスも、任意のタイミングで、各動作サイクルごと
に行うことができる。図２は入力画像処理回路１１の内
部構成を示すブロック図である。入力画像処理回路１１
は、イメージセンサ１５、アナログ部１６およびＡ／Ｄ
コンバータ１７などを駆動するための信号を出力するた
めのイメージセンサインタフェース２５を備えている。
また、メモリ１８とのデータの授受のために、ＲＡＭイ
ンタフェース２６が設けられている。このＲＡＭインタ
フェース２６には、１５ビットのアドレスバスＲＡおよ
び８ビットのデータバスＲＤなどが接続されている。Ｒ
ＡＭインタフェース２６からは、メモリ１８に対して、
読出ストローブ信号／ＲＯＥ０および書込ストローブ信
号／ＲＷＥ０などが与えられる。一方、画像出力処理回
路１２からは、アドレス信号ＰＲＴＡＤＲ、データＰＲ
ＴＤＯＵＴ、書込ストローブ信号ＰＲＴＷＥおよび読出
ストローブ信号ＰＲＴＯＥなどが与えられ、さらにメモ
リリクエスト信号ＭＲＥＱが入力されている。また、上
述のメモリアクセス用クロック信号ＳＹＳＣＬＫも与え
られている。

【００３６】Ａ／Ｄコンバータ１７からの７ビットのイ
メージデータＩＤは、シェーディング補正部３１に与え
られ、読取用光源の輝度のばらつきなどに起因する画素
間の濃度のばらつきが補正される。シェーディング補正
は、真っ黒の画像に対応した黒基準データＢＳＴと、真
っ白の画像に対応した白基準データＷＳＴとに基づいて
行われる。これらの黒基準データＢＳＴおよび白基準デ
ータＷＳＴは、白／黒基準値生成部３２で生成され、Ｒ
ＡＭインタフェース２６を介してメモリ１８に書き込ま
れる。黒基準データＢＳＴは、原稿照明用のランプを消
灯した状態でイメージセンサ１５の出力を取得すること
により作成される。また、白基準データＷＳＴは原稿照
明用のランプを点灯させて白色基準画像を形成した白基
準板に対してイメージセンサ１５での読取を行わせるこ
とにより作成される。

【００３７】白／黒基準値生成部３２は、白基準データ
ＷＳＴを生成する際に、Ａ／Ｄコンバータ１７の最大出
力データと白基準データＷＳＴとの差をオフセットＯＦ
ＦＳＥＴとして算出する。このオフセットＯＦＦＳＥＴ
はメモリ１８に書き込まれ、シェーディング補正に用い
られる（詳細については後述する。）。すなわち、白／
黒基準値生成部３２はオフセット演算手段として機能
し、白基準データＷＳＴを生成する際に、自動的にオフ
セットＯＦＦＳＥＴを同時に生成する。なお、このよう
なオフセットＯＦＦＳＥＴの生成は必ずしも自動で行わ
れなくてもよく、ファクシミリ装置の操作部からの所定
の操作に応答して白基準データＷＳＴとＡ／Ｄコンバー
タ１７の最大出力データとに基づいてオフセットＯＦＦ
ＳＥＴが演算されるようにしてもよい。

【００３８】シェーディング補正を経たデータＳＯＵＴ
は、フィルタ処理部３３に入力される。このフィルタ処
理部３３では、中間調画像域と二値画像域との像域が分
離して検出され、二値画像域の画像に対して画像のエッ
ジ部を強調したりする処理が施される。フィルタ処理後
のデータＦＯＵＴは、濃度調整処理部３４に与えられ
る。濃度調整処理部３４は、特に中間調の画像の濃度の
再現性を高めるための処理を行う。具体的には、４×４
画素のマトリクスを構成する１６個の画素を含む画像部
分を順に取り出し、マトリクス内での画素位置に対応さ
せて予め定めた濃度補正値を各画素位置の画素のデータ
に加算する。

【００３９】濃度調整処理部３４の出力信号ＷＯＵＴ
は、γ補正部３５および単純二値化処理部３６に与えら
れる。すなわち、中間調の画像のデータはγ補正部３５
に与えられ、二値画像の画像データは単純二値化部３６
に与えられる。γ補正部３５では、イメージセンサ１５
が有するγ特性や、レーザビームの走査により感光体に
形成された静電潜像をトナー像に現像するときの現像特
性を補正して原稿画像の濃度を正確に再現するための補
正が画像データに施される。

【００４０】γ補正後のデータＧＯＵＴは誤差拡散処理
部３７に与えられる。誤差拡散処理は、擬似的中間処理
法であり、注目画素の近傍の参照画素の読取濃度と二値
化濃度との誤差を、注目画素との位置関係に応じて重み
付けして分配し、注目画素に対する二値化処理を注目画
素の濃度と周辺の参照画素から分配された二値化誤差と
を加算した結果に基づいて行う技術である。二値化処理
は、一定の閾値に基づいて行われる。

【００４１】濃度調整処理部３４から単純二値化処理部
３６に与えられたデータＷＯＵＴは、所定の閾値により
「０」または「１」に二値化される。この単純二値化処
理部３６には、自動濃度調整処理部３８から二値化のた
めの閾値が入力されている。自動濃度調整処理部３８
は、複数ラインのピーク濃度の平均値をとり、この平均
値に基づいて、二値化のための閾値を変化させるもので
ある。このため、たとえば１枚の原稿の各部に対して異
なる閾値が設定される。

【００４２】単純二値化処理部３６からの二値データ
は、孤立点除去処理部３９に入力される。孤立点除去処
理とは、たとえば原稿を搬送するためのモータの回転む
らなどに起因する画質の低下を防止し、また原稿面の汚
れなどのノイズなどのために白画素または黒画素がたと
えば単独で存在する様な場合に、このようないわば孤立
画素を除去するための処理である。この孤立点除去処理
は、或る注目画素の周囲の所定位置の画素がいずれも白
画素か黒画素の一方の二値データを持つときに、注目画
素の二値データを強制的に当該二値データに変換するこ
とにより行える。

【００４３】このような処理により、黒画素または白画
素が孤立することが防がれるから、画質を向上できる。
のみならず、ファクシミリ送信のために二値データの圧
縮符号化を行う際の圧縮効率が高まるから、送信符号量
が減少する。このため、高速通信が可能となる。誤差拡
散処理部３７および孤立点除去処理部３９からの二値デ
ータは二値化出力回路４０に与えられ、１画素ごとに直
列に与えられる二値データが８ビットの並列データＢＩ
Ｎ０〜ＢＩＮ７に変換されて出力される。この二値デー
タが、図１のＣＰＵインタフェース１３に与えられる。

【００４４】入力画像処理回路１１内には、上述の各構
成部分の他に、メモリ１８に対する書込または読出アド
レスを発生するアドレスカウンタ４１や、各部の動作タ
イミングを制御するタイミング制御回路４２などが備え
られている。図３はシェーディング補正部３１の内部構
成を示すブロック図である。シェーディング補正部３１
には、白基準データＷＳＴ、黒基準データＢＳＴおよび
画像データＩＤが与えられる。そして、白基準データＷ
ＳＴと黒基準データＢＳＴとの差（ＷＳＴ−ＢＳＴ）が
第１の減算器４５で演算され、画像データＩＤと黒基準
データＢＳＴとの差（ＩＤ−ＢＳＴ）が第２の減算器４
６で演算される。さらに、減算器４５，４６の出力（Ｗ
ＳＴ−ＢＳＴ），（ＩＤ−ＢＳＴ）はそれぞれ第１、第
２の加算器４７，４８に与えられ、それぞれにオフセッ
トＯＦＦＳＥＴが加算される。

【００４５】加算器４７の出力（ＷＳＴ−ＢＳＴ＋ＯＦ
ＦＳＥＴ）と、加算器４８の出力（ＩＤ−ＢＳＴ＋ＯＦ
ＦＳＥＴ）とは、除算回路４９に与えられる。この除算
回路４９では、下記第(1) 式で示す除算が行われて、シ
ェーディング補正データＳＯＵＴが出力される。

【００４６】

【数５】なお、この第(1) 式の演算は、白基準データＷＳＴとオ
フセットＯＦＦＳＥＴとの加算、および画像データＩＤ
とオフセットＯＦＦＳＥＴとの加算を先に行い、各加算
結果から黒基準データＢＳＴをそれぞれ減算し、各減算
結果に対して除算演算を行うことによっても実現でき
る。

【００４７】白基準データＷＳＴおよび黒基準データＢ
ＳＴは、白／黒基準値生成部３２（図２参照。）で生成
されて、メモリ１８に記憶されている。このメモリ１８
内の基準データＷＳＴおよびＢＳＴが読み出されて減算
器４５，４６に与えられる。一方、オフセットＯＦＦＳ
ＥＴは、上述のように白／黒基準値生成部３２におい
て、白基準データＷＳＴが生成されるときに、同時に計
算されてメモリ１８に記憶されており、図外のレジスタ
から加算器４７，４８に供給される。このオフセットＯ
ＦＦＳＥＴは、下記第(2) 式により計算される。

【００４８】ＯＦＦＳＥＴ＝（Ａ／Ｄコンバータの最大出力）−ＷＳＴ・・・・ (2) すなわち、Ａ／Ｄコンバータ１７の最大出力データと白
基準値ＷＳＴとの差がオフセットＯＦＦＳＥＴとなる。
このようなオフセットＯＦＦＳＥＴをシェーディング補
正のための除算演算の除数データ（ＷＳＴ−ＢＳＴ）お
よび被除数データ（ＩＤ−ＢＳＴ）に加算しておくこと
により、シェーディング補正データＳＯＵＴの広いダイ
ナミックレンジが確保される。

【００４９】すなわち、たとえばＡ／Ｄコンバータ１７
の出力データが７ビットの深さを有している場合に、白
基準値ＷＳＴが「１１１１」以下のデータである場合に
は、（ＩＤ−ＢＳＴ）／（ＷＳＴ−ＢＳＴ）は実質的に
４ビット以下で表現されたデータとなる。このため、シ
ェーディング補正データＳＯＵＴのダイナミックレンジ
が狭くなるおそれがある。

【００５０】これに対して、本実施例では、シェーディ
ング補正のための演算の除数データおよび被除数データ
に対してオフセットＯＦＦＳＥＴを加算しているから、
有効ビット数が増大し、広いダイナミックレンジが確保
されることになる。これにより、補正後のデータＳＯＵ
Ｔは、濃度を多階調で表現したデータとなる。なお、オ
フセットＯＦＦＳＥＴには、上記第(2) 式で計算される
値の代わりに予め定めた一定の値を用いてもよい。

【００５１】除算回路４９の構成例は、図４に示されて
いる。すなわち、Ａ÷Ｂの演算を行う場合に、除数デー
タＢが減算器５０の一方の入力端子に与えられ、被除数
データＡはセレクタ５１の入力端子Ｉａに与えられる。
セレクタ５１の出力は、減算器５０のもう一つの入力端
子に与えられており、減算器５０はセレクタ５１の出力
データから除数データＢを減じ、減算が可能であれば
（減算結果が負の値とならなければ）ライン５２に論理
「１」の信号を導出し、減算が不可能ならライン５２に
論理「０」の信号を導出する。この信号は、７ビットの
シフトレジスタ５３に入力される。

【００５２】データセレクタ５１の出力は、ライン５４
から１ビット上位側にシフトされて当該セレクタ５１の
入力端子Ｉｃに帰還される。また、減算器５０における
減算結果のデータは、ライン５５から１ビット上位側に
シフトされてデータセレクタ５１の入力端子Ｉｂに帰還
される。データセレクタ５１には、入力端子Ｉａに与え
られている被除数データＡを選択するための選択制御信
号がライン５６から与えられている。さらに、減算器５
０からライン５２に導出される信号が入力端子Ｉｂ，Ｉ
ｃのいずれかの入力信号を選択するための選択制御信号
としてライン５７から与えられている。データセレクタ
５１は、ライン５７から論理「１」の信号が与えられた
ときには入力端子Ｉｂからの入力データを選択し、ライ
ン５７からの信号が論理「０」であれば入力端子Ｉｃか
らの入力データを選択する。

【００５３】この構成により、最初は入力端子Ｉａから
の被除数データＡが減算器５０に与えられる。このと
き、Ａ−Ｂ＜０であればライン５２には論理「０」の信
号が導出される。そして、入力端子Ｉｃからの被除数デ
ータＡを１ビット上位側にシフトされたデータが選択さ
れて減算器５０に入力される。このとき、１ビットシフ
トされたデータから除数データＢを引くことができれ
ば、ライン５２には論理「１」の信号が導出され、減算
結果を１ビット上位側にシフトした入力端子Ｉｂからの
データがデータセレクタ５１で選択される。

【００５４】このような動作は、たとえば被除数データ
Ａおよび除数データＢが７ビットであれば、７回に渡っ
て繰り返し行われる。その結果、シフトレジスタ５３に
は、被除数データＡを除数データＢで除した７ビットの
データが蓄積される。この７ビットのデータが除算デー
タとして出力されることになる。図５はフィルタ処理部
３３での処理を説明するための図である。本実施例では
いわゆるラプラシアンフィルタが採用されている。フィ
ルタ処理は、注目画素を中心とした３×３個のマトリク
ス配列された画素のシェーディング補正後のデータに基
づいて行われる。

【００５５】３×３個の画素のマトリクスを作るために
は３ライン分のデータが必要である。すなわち、シェー
ディング補正されて順に出力される現ラインのデータＢ
_n，Ｂ_n-1，Ｂ_n-2，・・・・、注目画素を含む前ラインの
データＸ_n，Ｘ_n-1，Ｘ_n-2，・・・・および前々ラインの
データＡ_n，Ａ_n-1，Ａ_n-2，・・・・が必要となる。フィ
ルタ処理では、下記第(3) 式で示す差分値Ｓが演算され
る。

【００５６】

【数６】そして、この演算された差分値Ｓに応じて、下記表１に
示されたフィルタ処理後のデータＦＯＵＴが得られる。
ただし、各画素のデータは８ビットのデータであり、０
から２５５の範囲の値を有することができるものとす
る。

【００５７】

【表１】なお、上記表１において、Ｘは、図５における画像デー
タＸ_n-1に相当し、ＳＬＢは黒画素の強調処理に関する
閾値値であり、ＳＷＢは白画素の強調処理に関する閾値
である。上記のような処理によって、中間調領域と二値
画像領域とが分離して検出され、二値画像領域に関して
白色および黒色を強調する処理が施される。これによ
り、二値画像の再現性が向上される。

【００５８】本実施例では、フィルタ処理のために、メ
モリ１８の記憶領域には２ライン分のラインメモリが設
けられている。このことを、図６に示されたメモリ１８
のメモリマップを参照して説明する。メモリ１８のアド
レス「００００」から「１ＡＦＦ」までは、２ライン分
のシェーディング補正後のデータＳＯＵＴと黒基準デー
タＢＳＴおよび白基準データＷＳＴとを記憶するために
用いられる。１ラインはたとえば１７２８画素で構成さ
れている。また、アドレス「１Ｂ００」〜「１ＦＦＦ」
はワークエリアとして用いられ、アドレス「２０００」
〜「２６ＢＦ」は誤差拡散処理や単純二値化処理に用い
られる。さらに、アドレス「２６Ｃ０」〜「２６ＦＦ」
はγ補正のための補正テーブルの記憶のために用いら
れ、アドレス「２７００」〜「７ＦＦＦ」はＣＰＵ１４
のワークエリアとして用いられる。

【００５９】フィルタ処理では、アドレス「００００」
〜「１ＡＦＦ」が２ライン分のラインメモリとして用い
られる。すなわち、イメージセンサの画像読取における
主走査方向に関する先頭の画素に対応するシェーディン
グ補正後のデータは、アドレス「００００」および「０
００１」に書き込まれる。アドレス「００００」には隣
接する２ラインのうちの一方のラインのデータが格納さ
れ、アドレス「０００１」には他方のラインのデータが
格納される。同様にして、アドレス「０００４」および
「０００５」には２番目の画素のデータが格納され、ア
ドレス「０００８」および「０００９」には３番目の画
素のデータが格納される。このようにして、２ライン分
の各画素のデータを記憶させることができる。

【００６０】たとえば、アドレス「００００」，「００
０４」，「０００８」，「０００Ｃ」，・・・・には前々ラ
インのデータが書き込まれており、アドレス「０００
１」，「０００５」，「０００９」，「０００Ｄ」，・・
・・には、前ラインのデータが書き込まれているとする。
たとえばアドレス「０００８」に書き込まれた前々ライ
ンのデータが図５のデータＡ_n-2として読み出されてフ
ィルタ処理に使われると、このアドレス「０００８」に
は、現ラインのデータＢ_n-2が書き込まれる。同様にし
て、フィルタ処理において前々ラインのデータの使用が
終了すると、この使用が終了した画素のデータに代わり
に現ラインのデータがその画素データの記憶アドレスに
書き込まれる。

【００６１】このようにして、３ライン分の画像データ
を扱う必要のあるフィルタ処理を２ライン分のラインメ
モリを用意することで達成できる。これより、メモリ１
８の記憶領域の有効活用を図ることができる。また、逆
に、メモリ１８として少ない記憶容量の素子を用いるこ
とができるから、コストの低減にも寄与できる。なお、
フィルタ処理には、２ライン分の画像データが用いられ
てもよく、４ライン分以上の画像データが用いられても
よい。もしも、Ｎ（Ｎ≧２）ライン分のデータに基づい
てフィルタ処理が行われるなら、メモリ１８内に（Ｎ−
１）ライン分のラインメモリを用意し、現ラインの直前
の（Ｎ−１）ライン分の各構成画素のデータをメモリか
ら順に読み出すとともに、現ラインよりも（Ｎ−１）ラ
インだけ前のデータが読み出されたアドレスに現ライン
のデータを書き込んでゆけばよい。これにより、Ｎライ
ン分のデータを要するフィルタ処理を、（Ｎ−１）ライ
ン分のメモリを用意することで達成できる。図７は濃度
調整処理部３４における処理を説明するための図であ
る。濃度調整処理部３４は、４×４画素のマトリクス配
列された１６個の画素からなる部分画像を順に取り出
し、このマトリクスのなかの所定の画素位置の画素Ｗ
０，Ｗ１，Ｗ２，・・・・，Ｗ７に対して、予め定めた濃度
補正値を加減するものである。

【００６２】たとえば、画素Ｗ０，Ｗ１，・・・・，Ｗ７に
加算される濃度補正値をそれぞれＷＤ０，ＷＤ１，・・・
・，ＷＤ７とし、ＷＤ０＝ＷＤ１＝ＷＤ２＝・・・・＝ＷＤ７＝３・・・・ (4) とする。このとき、４×４画素のマトリクス配列された
画素に対するフィルタ処理後の画像データＦＯＵＴが図
８(a) のようになっているとすると、このデータは図８
(b) のデータＷＯＵＴに変化することになる。

【００６３】画像データへの濃度補正値ＷＤｉ（０≦ｉ
≦７）の加算は、所定の条件の下で行われてもよい。た
とえば、ＦＯＵＴ＞０・・・・ (5) を加算のための条件とすると、図９(a) のようなフィル
タ処理後の画像データＦＯＵＴは、図９(b) のようなデ
ータＷＯＵＴに変換される。すなわち、ＦＯＵＴ＝０の
画素に対しては、濃度補正値ＷＤｉの加算は行われな
い。

【００６４】また、マトリクス内の画素位置毎に異なる
条件を設定し、各画素位置においてデータＦＯＵＴが当
該条件を満たすときに、当該画素位置に対応付けた濃度
補正値ＷＤｉが加算されるようにしてもよい。たとえ
ば、図１０に示すように、マトリクス内の画素Ｗ０，Ｗ
３，Ｗ４，Ｗ７に対しては下記の条件Ｃ１を設定し、画
素Ｗ１，Ｗ２，Ｗ５，Ｗ６に対しては下記条件Ｃ２を設
定する。

【００６５】条件Ｃ１・・・・ＦＯＵＴ＞ＷＭＩＮ＝０・・・・ (6) 条件Ｃ２・・・・ＦＯＵＴ＞ＷＭＡＸ＝８・・・・ (7) 各画素位置毎に設定した条件Ｃ１，Ｃ２が成立した画素
に対して、当該画素位置に対応した濃度補正値ＷＤｉを
加算することとすると、図１１(a) のようなフィルタ処
理後の画像データＦＯＵＴは、図１１(b) のようなデー
タＷＯＵＴに変換される。すなわち、この場合には条件
Ｃ１のみが成立している。

【００６６】なお、濃度補正値ＷＤｉは全て等しくする
必要はなく、各位置の画素毎に異なる濃度補正値が設定
されてもよい。図１２は上記の濃度調整処理を行うため
の構成例を示すブロック図である。濃度補正値ＷＤ０〜
ＷＤ７はメモリ１８に予め記憶されている。この濃度補
正値ＷＤ０〜ＷＤ７はＣＰＵ１４によりデータバス５９
に導出される。そして、ＣＰＵ１４からの書込信号によ
りレジスタ６０，６１，・・・・，６７に、それぞれ濃度補
正値ＷＤ０，ＷＤ１，・・・・，ＷＤ７が書き込まれる。

【００６７】一方、条件付けのための閾値データＷＭＩ
ＮおよびＷＭＡＸは、データバス５９を介して、それぞ
れレジスタ６８，６９に書き込まれる。この構成によ
り、４×４画素のマトリクス内の画素Ｗ０，Ｗ１，Ｗ
２，・・・・，Ｗ７（図７参照。）の画像データに対して、
それぞれ濃度補正値ＷＤ０，ＷＤ１，ＷＤ２，・・・・，Ｗ
Ｄ７が加算される。

【００６８】条件付きで加算を行う場合には、加算を行
うべき画素Ｗ０，Ｗ１，Ｗ２，・・・・，Ｗ７のデータとレ
ジスタ６８，６９の出力データとを比較し、その比較結
果に応じて加算を行うか否かを決定すればよい。図１３
は濃度調整処理のための他の構成例を示すブロック図で
ある。この構成では、濃度補正値ＷＤ０，ＷＤ１，・・・
・，ＷＤ７は、マルチプレクサ７０に入力されており、
いずれ１つの濃度補正値ＷＤｉが出力端子Ｑ０〜Ｑ６か
ら濃度補正データＷＤＡＴＡとして導出される。

【００６９】マルチプレクサ７０には、いずれの濃度補
正値ＷＤｉを出力するかを選択するための選択制御信号
がラインデコーダ７１から与えられている。このライン
デコーダ７１は、８本の出力端子Ｙ０〜Ｙ７を有してお
り、選択すべき濃度補正値ＷＤｉに対応するいずれか１
つの出力端子にローレベルの信号を導出する。加算を行
わないときには、全ての出力端子Ｙ０〜Ｙ７がハイレベ
ルとなる。

【００７０】この構成例では、４×４画素のマトリクス
の各画素位置に対して所定の４ビットのアドレスが与え
られており、このアドレスの下位３ビットの信号が入力
端子Ａ，Ｂ，Ｃに入力されている。そして、上記アドレ
スの最上位ビットはＡＮＤゲート７２を介して入力端子
Ｇ１に与えられている。ＡＮＤゲート７２にはまた、濃
度調整を行うかどうかを選択するための信号ＯＵＴＦＩ
Ｌが入力されている。

【００７１】ラインデコーダ７１は、入力端子Ｇ１にロ
ーレベルの信号が与えられると、出力端子Ｙ０〜Ｙ７の
全てにハイレベルの信号を導出する。したがって、アド
レスの最上位ビットが「０」であるか、または信号ＯＵ
ＴＦＩＬがローレベルであるときには、マルチプレクサ
７０の出力データは「０」になる。すなわち、このとき
には、濃度補正値ＷＤｉの加算は行われない。

【００７２】図１４は４×４画素のマトリクスの各画素
に対して与えた４ビットのアドレスを表す図である。す
なわち、濃度補正値ＷＤｉを加算すべき図７の画素Ｗ
０，Ｗ１，・・・・，Ｗ７に対しては最上位ビットが「１」
とされ、残余の画素については最上位ビットは「０」と
されている。このため、画素Ｗ０，Ｗ１，・・・・，Ｗ７に
対してのみ濃度補正値ＷＤｉの加算が行われることにな
る。そして、アドレスの下位３ビットにより、各画素Ｗ
０〜Ｗ７に対応した濃度補正値ＷＤ０〜ＷＤ７が選択さ
れて濃度補正データＷＤＡＴＡとして出力される。

【００７３】図１５はγ補正部３５での処理を説明する
ための図である。メモリ１８に記憶されたγ補正テーブ
ル（図６参照。）の内容は、下記表２のとおりであり、
このγ補正テーブルをグラフ化したγ曲線が図１５に示
されている。なお、「Ｈ」はその前の数字が１６進数で
あることを表す。

【００７４】

【表２】 γ補正が行われるときには、濃度調整処理部３４からの
データＷＯＵＴがγ補正テーブルのアドレスの下位２桁
に割り当てられる。そして、そのアドレスに記憶された
値がγ補正後のデータＧＯＵＴとしてメモリ１８から読
み出され、これによりγ補正が達成される。

【００７５】たとえば、図８(b) の４×４画素のマトリ
クスの濃度調整処理後のデータＷＯＵＴに対してγ補正
を施すことにより、図８(c) のγ補正後のデータＧＯＵ
Ｔが得られる。同様に、図９(b) および図１１(b) の各
濃度調整処理後のデータＷＯＵＴに対してγ補正を施す
と、それぞれ図９(c) および図１１(c) の各画像データ
ＧＯＵＴが得られる。

【００７６】これらの図８(c) 、図９(c) および図１１
(c) の各データＧＯＵＴに対して、図８(d) 、図９(d)
および図１１(d) にそれぞれ示すディザマトリクスを用
いた中間調処理を施すと、それぞれ図８(e) 、図９(e)
および図１１(e) に示す二値画像が得られることにな
る。なお、斜線部は黒画素である。これらの図８(e) 、
図９(e) および図１１(e) の二値画像では、白画素と黒
画素とが適正な比率で混在しているから、たとえば白画
素が周囲の黒画素により潰れてしまうなどという不具合
を克服できる。このことは、たとえばレーザビームプリ
ンタで画像が印刷されるときに、トナー粒子の広がりに
起因して黒画素に広がりが生じる場合に特に有効であ
る。

【００７７】上記のように中間調処理後の画像におい
て、白画素と黒画素との適正な比率が得られるのは、濃
度調整処理部３４での濃度調整処理の結果であり、この
濃度調整処理部３４での調整を省くと、中間調画像の濃
度再現が不良になるおそれがある。さらに詳細に説明す
ると、図８(a) の部分画像を構成する各画素の濃度デー
タはいずれも中間的な値「６」である。したがって、こ
の部分画像の各濃度データに対して直接γ補正を施して
も、全ての画素が同一の値に変換されるだけである。し
たがって、実質的にディザマトリクスによる中間調処理
のみを施した場合と変わらなくなり、中間的な濃度が良
好に再現されないおそれがある。

【００７８】これに対して本実施例における濃度調整処
理を施せば、図８(b) に示すように濃度データにばらつ
きを生じさせることができる。このため、いわば４×４
画素のマトリクスを構成する部分画像単位で中間的な濃
度を表現するためのγ補正が施されたことになり、中間
的な濃度を良好に再現できる。この場合に、図９に示さ
れた処理のように、上記第(5) 式の条件下で濃度補正値
ＷＤｉの加算を行うこととすれば、明らかに黒画素であ
る画素の濃度データが中間的な濃度データに補正される
ことを防止できる。これにより、濃度の再現性が一層良
好になる。

【００７９】さらに、図１１に示された処理のように、
画素位置毎に異なる条件を設定して濃度調整処理を行う
こととすれば、濃度再現の調整範囲が広くなり、一層良
好に濃度を再現できる。図１６は濃度調整処理およびγ
補正処理のための他の処理技術を説明するための図であ
る。この例では、濃度調整のための４×４画素のマトリ
クスの各画素位置ＷＰ０，ＷＰ１，ＷＰ２，・・・・，ＷＰ
１５のそれぞれに対してγ補正テーブルＧＴ０，ＧＴ
２，ＧＴ３，・・・・，ＧＴ１５（図１６中では、繁雑さを
避けるためＧＴ０〜ＧＴ８のみを示す。）が設けられて
いる。そして、濃度調整処理の対象となる４×４画素の
フィルタ処理後の画像データＦＯＵＴに対して、各画素
のマトリクス内の位置に応じて異なるγ補正テーブルが
参照される。

【００８０】図１６の例では、γ補正テーブルのアドレ
スは、上位２桁に画素位置ＷＰ０，ＷＰ１，ＷＰ２，・・
・・，ＷＰ１５に対応した「００Ｈ」〜「０ＦＨ」が割り
当てられており、下記２桁にフィルタ処理後のデータが
割り当てられている。したがって、たとえば画素位置Ｗ
Ｐ８のフィルタ処理後の画像データＦＯＵＴが「０６
Ｈ」なら、アドレス「０８０６Ｈ」のデータ「０５Ｈ」
がγ補正後のデータＧＯＵＴとして得られることにな
る。

【００８１】γ補正テーブルＧＴ０〜ＧＴ１５の相互間
の関係は、たとえば図７の４×４画素のマトリクス内の
画素Ｗ０〜Ｗ７に対しては、濃度補正値ＷＤ１〜ＷＤ７
を加算し、マトリクス内の残余の画素に対しては加算処
理を行わないように濃度調整を行い、さらに濃度調整後
のデータに対してγ補正を施した結果が得られるように
なっている。

【００８２】このような構成により、上述の濃度調整処
理およびγ補正処理を一気に行える。図１７は誤差拡散
処理部３７での処理を説明するための図である。誤差拡
散処理は、或る画素Ｐ０を二値化したときに、この画素
Ｐ０の多値濃度データと二値化後の濃度データ（白また
は黒に対応した濃度データ）との誤差ＨＧを求め、この
誤差を画素Ｐ０の周辺の画素に所定の分配比率で分配す
る処理である。たとえば画素Ｐ０の二値化処理される多
値濃度データが「３０Ｈ」で、二値化閾値が「２０Ｈ」
なら、画素Ｐ０は白画素となる。このとき、たとえば真
っ白の画素の濃度が「３Ｆ」であるとすると、二値化誤
差ＨＧは、ＨＧ＝３ＦＨ−３０Ｈ＝ＦＨ・・・・ (8) となる。

【００８３】本実施例では、画素Ｐ０で発生した二値化
誤差ＨＧは、画素Ｐ０に対してイメージセンサ１５によ
る画像読取時の主走査方向ＲＭおよび副走査方向ＲＳの
各下流側にそれぞれ隣接する画素Ｐ１，Ｐ５に対して係
数１／４を乗じて分配される。また、画素Ｐ１に対して
主走査方向ＲＭの下流側に隣接する画素Ｐ２と、画素Ｐ
５に対して主走査方向ＲＭの上流側の２つの画素Ｐ３，
Ｐ４と、画素Ｐ５に対して主走査方向下流側に隣接する
画素Ｐ６とに、係数１／８を乗じて分配される。

【００８４】注目画素に対する誤差拡散処理では、周辺
の画素から分配される誤差を注目画素の濃度データに加
算し、この加算結果に対して二値化処理が施されること
になる。この処理を図１８を参照して説明する。注目画
素Ａを中心に考えると、この注目画素Ａには、前ライン
Ｌ１の画素Ｇ，Ｅ，Ｄでの二値化誤差ＨＧ（Ｇ），ＨＧ
（Ｅ），ＨＧ（Ｄ）が、係数１／８を乗じて分配され
る。また、画素Ｆでの二値化誤差ＨＧ（Ｆ）は係数１／
４を乗じて分配される。注目画素Ａを含む現ラインＬ２
については、その主走査方向ＲＳの上流側に隣接する画
素Ｂでの二値化誤差ＨＧ（Ｂ）が係数１／４を乗じて分
配され、さらに画素Ｂに対して主走査方向ＲＭの上流側
に位置する画素Ｃでの二値化誤差ＨＧ（Ｃ）が係数１／
８を乗じて分配される。

【００８５】したがって、注目画素Ａに対してγ補正部
３５から与えられたデータがＧＯＵＴ（Ａ）であるとす
ると、注目画素Ａに対する二値化処理は、下記第(9) 式
で示す値Ｔ（Ａ）と所定の閾値とを比較して行われる。

【００８６】

【数７】このような誤差拡散処理の具体的な処理手順は次のとお
りである。本実施例で行われる誤差拡散処理は、次の
〔処理１〕〜〔処理６〕から構成されている。〔処理１〕注目画素Ａの１画素前の処理で発生した二値
化誤差ＨＧ（Ｂ）と２画素前の二値化誤差ＨＧ（Ｃ）と
を、注目画素Ａとの位置関係に対応した係数を乗じて加
算し、下記第(10)式で示された累積誤差値ＲＧ（ｈ）を
演算する。

【００８７】

【数８】〔処理２〕下記第(11)式に示された前ラインＬ１での累
積誤差値ＲＧ（ｍ）と、〔処理１〕で求めた累積誤差値
ＲＧ（ｈ）とを加算して、注目画素Ａのデータに加算す
べき累積誤差値ＲＧ（ｉ）を下記第(12)式の演算により
求める。なお、累積誤差値ＲＧ（ｍ）は前ラインＬ１の
画素に対して既に終了している後述の〔処理６〕により
メモリ１８に記憶されている。この累積誤差値ＲＧ
（ｍ）は、メモリ１８に格納されている（図６参
照。）。

【００８８】

【数９】〔処理３〕注目画素Ａのγ補正後のデータＧＯＵＴ（Ａ）と〔処理
２〕で求めた累積誤差値ＲＧ（ｉ）とを加算して、二値
化判定対象となる値Ｔ（Ａ）を求める。この値Ｔ（Ａ）
は、下記第(13)式の値となる。

【００８９】Ｔ（Ａ）＝ＧＯＵＴ（Ａ）＋ＲＧ（ｉ）・・・・ (13) 〔処理４〕上記の二値化判定対象値Ｔ（Ａ）と二値化閾
値とを比較して、二値化判定時の二値化誤差ＨＧ（Ａ）
を求める。真っ白の濃度に対応したデータと真っ黒の濃
度に対応したデータとは予め判っているから、判定対象
値Ｔ（Ａ）と二値化閾値とを比較すれば、注目画素Ａに
対する二値化誤差ＨＧ（Ａ）を求めることができる。

【００９０】〔処理５〕求められた注目画素Ａの二値化
誤差ＨＧ（Ａ）に誤差拡散係数１／８を乗じた値に、１
画素前の画素Ｂを注目画素とした誤差拡散処理における
上記〔処理１〕で求まる累積誤差値ＲＧ（ｊ）を加算
し、加算値を累積誤差値ＲＧ（ｋ）とする。累積誤差値
ＲＧ（ｊ）は、画素Ｃの直前の画素Ｘに対する誤差拡散
処理において発生した二値化誤差ＨＧ（Ｘ）を用いて下
記第(14)式で表される。

【００９１】

【数１０】したがって、累積誤差値ＲＧ（ｋ）は下記第(15)式によ
り表されることになる。

【００９２】

【数１１】〔処理６〕上記の累積誤差値ＲＧ（ｋ）に、注目画素Ａの直前の画
素Ｂにおける二値化誤差ＨＧ（Ｂ）に誤差拡散係数１／
８を乗じた値を加算し、下記第(16)式で表される累積誤
差値ＲＧ（ｎ）を求める。

【００９３】

【数１２】この累積誤差値ＲＧ（ｎ）は次のラインの画素Ｙに対す
る処理に用いるために、メモリ１８の注目画素Ａに対応
するアドレスに書き込まれる。この書き込まれた値は、
画素Ｙが注目画素となったときに、上記の〔処理２〕で
用いられる。このような〔処理１〕〜〔処理６〕が、注
目画素が切り換わるたび毎に行われていくことによっ
て、誤差拡散処理が達成され、これにより擬似中間調処
理が行われることになる。

【００９４】上記のように本実施例における誤差拡散処
理では、累積誤差値ＲＧ（ｎ）を注目画素Ａに対応付け
てメモリ１８に記憶しておき、この累積誤差値ＲＧ
（ｎ）を次のラインにおいて画素Ａに対して所定の位置
関係にある画素Ｙについての誤差拡散処理に用いてい
る。このため、画素Ｙに対する誤差拡散処理を行うため
に、画素Ｇ，Ｆ，Ｅ，Ｄに対する二値化誤差をメモリか
ら個々に読み出すのではなく、累積誤差値ＲＧ（ｎ）を
読み出せば、画素Ｙに対する前ラインであるラインＬ２
の画素に関するデータの読出が完了する。したがって、
メモリ１８に対するアクセス回数が少ないので、誤差拡
散処理を高速に行える。

【００９５】図１９は上記のシェーディング補正、フィ
ルタ処理、濃度調整処理、γ補正処理および誤差拡散処
理を共通に実現する具体的なハードウェア構成を示すブ
ロック図である。γ補正および誤差拡散処理は中間調画
像に対してのみ行われるから、この図１９の構成は中間
調画像に対するデータ処理のための構成と言える。Ａ／
Ｄコンバータ１７（図１参照。）からの７ビットのイメ
ージデータＩＤは、ライン８０から第１の加算器８１お
よび第２の加算器８２の各入力端子Ａに与えられてい
る。この加算器８１，８２の入力端子Ａにはまた、メモ
リ１８からのデータがライン８３から入力されており、
またレジスタ９１で一旦保持されたメモリ１８からのデ
ータも与えられている。メモリ１８から読み出されたデ
ータはまた、リードレジスタ８４にも保持され、このリ
ードレジスタ８４の内容も、加算器８１，８２の入力端
子Ａに与え得るようになっている。

【００９６】第１の加算器８１の出力は、レジスタ９
０，９２，９３を経てその入力端子Ａに帰還されている
とともに、入力端子Ｂにそのまま帰還されている。さら
に、第１の加算器８１の出力は、ライン８５から除算回
路８６にも与えられている。この除算回路８６の出力
は、第１の加算器８１の入力端子Ｂに与えられている。
第１の加算器８１の出力はさらに、メモリ１８にアドレ
スを生成するためのアドレス生成部８７にも与えられて
いる。

【００９７】一方、第２の加算器８２の出力は、レジス
タ９４を経て、誤差拡散処理における二値化判定のため
の二値化判定回路８８に入力されている。この二値化判
定回路８８から出力される二値データはレジスタ９９を
介して二値化出力回路４０（図２参照。）に入力され
る。また、二値化判定回路８８からは二値化時に生じる
二値化誤差がライン８９に導出され、この誤差はレジス
タ９７，９８を介して加算器８２の入力端子Ａに与えら
れる。二値化誤差はまた、レジスタ９７やライン１００
からも加算器８２の入力端子Ａに入力できるようになっ
ている。

【００９８】第２の加算器８２の出力はまた、そのまま
入力端子Ｂに帰還されている。また、この出力は、レジ
スタ９５，９６を経て入力端子Ｂに帰還されている。さ
らに、第２の加算器８２の出力は、二値化判定回路８８
にも与えられている。図２０および図２１は動作を説明
するためのタイミングチャートである。先ず図２０を参
照して、シェーディング補正処理、フィルタ処理および
濃度調整処理について説明する。図２０において、(a)
は処理動作を規定するクロック信号ＣＬＫを示し、(b)
はＡ／Ｄコンバータ１７から１画素毎に入力されるイメ
ージＩＤを示し、(c) は処理内容を表し、(d) はメモリ
１８からの読出データを示し、(e) はメモリ１８への書
込データを示し、(f) はアドレス生成回路８７が内部に
有するアドレスカウンタ４１（図２参照。）の発生値を
示し、(g) はリードレジスタ８４の保持内容を示してい
る。さらに、(h) は除算回路８６における被除数データ
を表し、(i) は除数データを表し、(j) は除算データを
表している。また、(k) は第１の加算器８１の入力端子
Ａから取り込まれるデータを表し、(l) は入力端子Ｂか
ら取り込まれるデータを表し、(m) はその出力データを
表している。さらに、(n),(o),(p),(q) はそれぞれレジ
スタ９０，９１，９２，９３の保持内容を表している。

【００９９】はじめに、メモリ１８に関連する動作につ
いて、下記表３を参照して説明する。

【０１００】

【表３】各画素に対する処理は、第１サイクルから第８サイクル
までの８サイクルで終了する。第１サイクル（ＷＳＴ）
では、メモリ１８から白基準データＷＳＴが読み出さ
れ、アドレスカウンタ４１の値は現時点の値から−２だ
けデクリメントされる。

【０１０１】第２サイクル（Ａ）では、シェーディング
補正後のデータがメモリ１８から読み出され、アドレス
カウンタ４１の値は変化させられない。この第２サイク
ル（Ａ）で読み出されるシェーディング補正後のデータ
は、図５において頭文字Ａを付して示した前々ラインの
データである。第３サイクル（Ｂ）では、シェーディン
グ補正後のデータの書込が行われ、アドレスカウンタ４
１の値は−１デクリメントされる。このとき書き込まれ
るデータは、図５において頭文字Ｂを付して示す現ライ
ンのデータである。

【０１０２】第４サイクル（Ｘ）では、第２サイクル
（Ａ）と同様にシェーディング補正後のデータの読出が
行われ、アドレスカウンタ４１の値は変化しない。この
第４サイクル（Ｘ）で読み出されるデータは、図５にお
いて頭文字Ｘを付して示した前ラインのデータである。
第５サイクル（ＲＧｎ）では、誤差拡散処理において生
成された上記第(16)式の累積誤差値ＲＧｎがメモリ１８
に書き込まれる。このときアドレスカウンタ４１の値
は、＋３インクリメントされる。

【０１０３】第６サイクル（ＲＧｍ）では、前ラインの
誤差拡散処理において得られた上記第(11)式の累積誤差
値ＲＧｍがメモリ１８から読み出され、アドレスカウン
タ４１の値は変化させられない。第７サイクル（ＢＳ
Ｔ）では、黒基準データＢＳＴが読み出される。このと
き、アドレスカウンタ４１の値は不変とされる。

【０１０４】第８サイクル（ＧＯＵＴ）では、γ補正テ
ーブル（図６参照。）から生成されるγ補正後のデータ
ＧＯＵＴの読込が行われ、アドレスカウンタ４１の値が
＋１インクリメントされる。イメージデータＩＤは、第
１画素のイメージデータＩＤ１から順に、ＩＤ１，ＩＤ
２，・・・・の順に与えられる。図２０には第８画素目のイ
メージデータＩＤ８からが表されている。第８画素目の
イメージＩＤ８の入力される期間に、先ず、第１サイク
ル（ＷＳＴ）では、アドレスカウンタ４１が指示する第
９番目の画素に対応してメモリ１８に記憶されている黒
基準データＷＳＴ９が読み出される。この読み出された
データはクロック信号ＣＬＫの立ち上がりでレジスタ９
１に保持される。

【０１０５】アドレスカウンタ４１の指示値は−２だけ
デクリメントされて「７」となり、第２サイクル（Ａ）
では、前々ラインの第７画素目のシェーディング補正後
のデータＡ７が読み出される。このデータＡ７は、リー
ドレジスタ８４に保持され、さらに、第１の加算器８１
の一方の入力端子Ａに与えられる。加算器８１の他方の
入力端子Ｂには、除算回路８６から出力される現ライン
の第７画素目に対応したシェーディング補正後のデータ
ＳＯＵＴ７がデータＢ７として与えられる。これによ
り、第７番目の画素に対して前々ラインのデータＡ７と
現ラインのデータＢ７との和（Ａ７＋Ｂ７）が加算器８
１の出力端子に導出される。

【０１０６】第２サイクル（Ａ）ではアドレスカウンタ
４１の指示値は「７」に保たれ、第３サイクル（Ｂ）で
は、第７画素目に対応したシェーディング補正後データ
ＳＯＵＴ７が、データＡ７が記憶されていた位置に格納
される。すなわち、前々ラインのシェーディング補正後
のデータが読み出された記憶アドレスに、現ラインのシ
ェーディング補正後のデータが書き込まれる。

【０１０７】第１の加算器８１における上記の（Ａ７＋
Ｂ７）の演算は、第３サイクル（Ｂ）に行われる。この
演算は、上述のフィルタ処理における画素データＡ_nと
Ｂ_nとの加算に相当する。この第３サイクル（Ｂ）にお
ける加算演算のビット計算式は、図２２に示されてい
る。すなわち、７ビットのデータＡと７ビットのデータ
Ｂとが加算されて、８ビットのデータ（Ａ＋Ｂ）が得ら
れる。なお、図において、Ａ(0),Ａ(1),・・・・, Ｂ(0),Ｂ
(1),・・・・, Ａ＋Ｂ(0),Ａ＋Ｂ(1),・・・・などは、各ビット
毎の「０」または「１」のデータを表す。

【０１０８】さて、イメージデータＩＤ８に対する第３
サイクル（Ｂ）で得られた加算値（Ａ７＋Ｂ７）は、第
４サイクル（Ｘ）において、データレジスタ９０に格納
されるとともに、加算器８１の入力端子Ｂに与えられ
る。この第４サイクル（Ｘ）では、データレジスタ９３
に保持されていたデータ（Ａ５＋Ｂ５）が第１の加算器
８１の入力端子Ａに取り込まれる。すなわち、第４サイ
クル（Ｘ）では、第７画素目に対応したデータ（Ａ７＋
Ｂ７）がデータレジスタ９０に保持されており、第６画
素目に対応したデータ（Ａ６＋Ｂ６）がデータレジスタ
９２に保持されており、第５画素目に対応したデータ
（Ａ５＋Ｂ５）がデータレジスタ９３に保持されてい
る。したがって、データＡ７，Ｂ７が図５のデータ
Ａ_n，Ｂ_nに相当するとすれば、データＡ５，Ｂ５はそ
れぞれデータＡ_n-2，Ｂ_n-2に対応する。

【０１０９】第１の加算器８１での加算結果である下記
第(17)式の４ＡＶは出力端子に導出される。４ＡＶ＝（Ａ７＋Ｂ７）＋（Ａ５＋Ｂ５）・・・・ (17) この加算演算のビット計算式は、図２２に示されてお
り、データ（Ａ７＋Ｂ７）に相当する８ビットのデータ
（Ａ＋Ｂ）と、データ（Ａ５＋Ｂ６）に相当するデータ
（Ａ＋Ｂ）′とが加算され、９ビットの加算結果４ＡＶ
が得られる。この９ビットのデータ４ＡＶは、加算対象
となった４画素のデータＡ７，Ｂ７，Ａ５，Ｂ５の平均
値ＡＶの４倍に相当する。

【０１１０】第３サイクル（Ｂ）ではアドレスカウンタ
４１の値が−１デクリメントされるから、第４サイクル
（Ｘ）では、第６画素目のシェーディング補正後のデー
タＸ６が目１８から読み出される。このデータＸ６は、
データＡ７，Ｂ７が図５のデータＡ_n，Ｂ_nに対応する
とき、データＸ_n-1に相当する。メモリ１８から読み出
されたデータＸ６は、第５サイクル（ＲＧｎ）において
リードレジスタ８４から第１の加算器８１の入力端子Ａ
に与えられる。このとき、後述するビット操作により、
データＸ６を２倍したデータ２Ｘ６が入力端子Ａに与え
られることになる。また、入力端子Ｂには、第４サイク
ル（Ｘ）における加算器８１の出力である４ＡＶを後述
のビット操作により２で除した値２ＡＶが入力される。
このとき入力される２ＡＶは反転して入力され、したが
って、加算器８１では、下記第(18)式の演算が行われ
る。

【０１１１】

【数１３】この第(18)式と上述の第(3) 式とを比較することによ
り、上記第(18)式の値は、前ラインの第６番目の画素に
対応した差分Ｓに他ならないことが理解される。第５サ
イクル（ＲＧｎ）におけるビット計算式は、図２２に示
されているとおりである。すなわち、第４サイクル
（Ｘ）で演算されたデータ４ＡＶは、反転され（図２２
中においてオーバーラインを付して示す。）、さらに１
ビットだけ下位側にシフトされ、これによりデータ−２
ＡＶが作成される。そして、データ４ＡＶの最下位ビッ
トＡＶ(0) がデータＸ６に相当するデータＸの下位に付
け足され、これによりデータＸを２倍したデータ２Ｘが
作成される。そして、データ２Ｘとデータ−２ＡＶとの
加算が行われ、上記第(18)式で示された演算により、９
ビットの差分Ｓが得られる。

【０１１２】なお、上記のデータ４ＡＶおよびデータＸ
に対するビット操作により、上記第(3) 式の乱数（Ｒ１
＋Ｒ２−１）が生じる。このようにして演算された差分
Ｓは、次の第６サイクル（ＲＧｍ）において、加算器８
１の入力端子Ｂに与えられ、（Ｘ６＋Ｓ）が演算され
る。そして、差分値Ｓおよび加算結果（Ｘ６＋Ｓ）の値
に応じて、上記表１に示されたデータ加工方法に適合す
るようにデータが選択され、選択されたデータが第７サ
イクル（ＢＳＴ）において、フィルタ処理後のデータＦ
ＯＵＴ６としてデータレジスタ９０に書き込まれること
になる。

【０１１３】第６サイクル（ＲＧｍ）でのビット計算
は、図２２に示されているように、第５サイクルで作成
されたデータＳの下位７ビットと７ビットのデータＸと
を加算するようにして行われる。これにより、８ビット
のデータＸＳが得られる。フィルタ処理後のデータＦＯ
ＵＴ６はまた、第７サイクル（ＢＳＴ）において加算器
８１の入力端子Ｂにも与えられる。このとき、加算器８
１の入力端子Ａには、フィルタ処理されたデータＦＯＵ
Ｔ６の画素位置に対応する濃度補正データＷＤが与えら
れる。

【０１１４】このため、加算器８１の出力は、図８など
に示された濃度調整処理が施された下記第(19)式のデー
タＷＯＵＴ６となる。ＷＯＵＴ６＝ＦＯＵＴ６＋ＷＤ・・・・ (19) このデータＷＯＵＴ６に基づいて後述のγ補正が行わ
れ、γ補正後のデータＧＯＵＴが得られる。

【０１１５】濃度調整のための上記第(19)式の加算演算
は第７サイクル（ＢＳＴ）で行われ、γ補正は第８サイ
クル（ＧＯＵＴ）で行われる。この第７および第８サイ
クルでのビット計算式は、図２３に示すとおりである。
第８サイクル（ＧＯＵＴ）では、アドレスカウンタ４１
の値は「９」であるから、第９番目の画素と組み合わせ
て記憶された黒基準データＢＳＴ９がメモリ１８から読
み出される。加算器８１の入力端子Ｂには、図１９には
図示されていないレジスタからオフセットＯＦＦＳＥＴ
が反転されて与えられる。そしてＢＳＴ′９＝ＢＳＴ９−ＯＦＦＳＥＴ・・・・ (20) が演算される。

【０１１６】第８サイクル（ＧＯＵＴ）における加算器
８１でのビット計算式は、図２４に示されている。すな
わち、黒基準データＢＳＴ９に相当する７ビットのデー
タＢＳＴから７ビットのオフセットＯＦＦＳＥＴが減じ
られ、データＢＳＴ′９に相当する８ビットのデータＢ
ＳＴ′が得られる。この演算された値ＢＳＴ′９は、図
２０に示すように、第９番目の画素のイメージデータＩ
Ｄ９に対応した第１サイクル（ＷＳＴ）において、加算
器８１の入力端子Ｂに与えられ、またデータレジスタ９
０に保持される。この第１サイクル（ＷＳＴ）では、デ
ータレジスタ９１に保持されている白基準データＷＳＴ
９が加算器８１の入力端子Ａに与えられる。そして、加
算器８１では、下記第(21)式に示す演算が行われること
になる。

【０１１７】ＷＳＴ９−ＢＳＴ′９・・・・ (21) この第１サイクル（ＷＳＴ）におけるビット計算は、図
２４に示されているとおりである。すなわち、データＷ
ＳＴ９に相当する７ビットのデータＷＳＴからデータＢ
ＳＴ′９に相当する７ビットのデータＢＳＴ′が減じら
れ、８ビットのデータ（Ｗ−Ｂ′）が得られる。このデ
ータ（Ｗ−Ｂ′）は、上記第(21)式の値（ＷＳＴ９−Ｂ
ＳＴ′９）に相当する。

【０１１８】続く第２サイクル（Ａ）では、図２０に示
すように、上記第(21)式の値は、除算回路８６に除数デ
ータとして取り込まれる。また、加算器８１の入力端子
Ｂには、データレジスタ９０からの値ＢＳＴ′９が与え
られる。その一方で、入力端子Ａには、イメージデータ
ＩＤ９が取り込まれる。そして、下記第(22)式の演算が
行われる。

【０１１９】ＩＤ９−ＢＳＴ′９・・・・ (22) この演算のビット計算式は、図２４に示すとおりであ
る。すなわち、イメージデータＩＤ９に相当する７ビッ
トのデータＩＤから、データＢＳＴ′９に相当する７ビ
ットのデータＢＳＴ′が減じられ、８ビットのデータ
（Ｉ−Ｂ′）が得られる。このデータ（Ｉ−Ｂ′）は、
上記第(22)式のデータ（ＩＤ９−ＢＳＴ′９）に相当す
る。

【０１２０】続く第３サイクル（Ｂ）において、上記第
(22)式の値は、第２０図に示されているように、被除数
データとして除算回路８６に取り込まれることになる。
そして、クロックＣＬＫが７個入力される期間に、下記
第(23)式で示す除算が行われ、その除算結果が第９番目
の画素に対するシェーディング補正後のデータＳＯＵＴ
９とされる。

【０１２１】

【数１４】この第(23)式の値がシェーディング補正を施した値であ
ることは、上記の第(1) 式との比較から明らかであろ
う。さて、このシェーディング補正後のデータＳＯＵＴ
９は、第１０画素目のイメージデータＩＤ１０に対する
第３サイクル（Ｂ）において、メモリ１８に書き込まれ
る。このときのデータ書込位置は、その直前にフィルタ
処理のために読み出された前々ラインのシェーディング
補正後のデータＡ９の読出位置である。

【０１２２】上記第(23)式の除算演算のビット計算式
は、図２４に示されているとおりである。すなわち、第
２サイクルで得られたデータ（Ｉ−Ｂ′) の下位７ビッ
ト分をとり、その下位側に１ビット付加して全体で８ビ
ットのデータを作成する。そして、この８ビットのデー
タ（Ｉ−Ｂ′）から第１サイクルで演算されたデータ
（Ｗ−Ｂ′）の下位７ビットを減じる。この減算の結果
として、第１〜第８ビットには８ビットのデータＤＩＶ
が得られ、第９ビット目には減算が可能であったかどう
かに応じて「１」または「０」のデータＳＯＵＴ(k)
（ただし、０≦ｋ≦７である。）が得られる。

【０１２３】そして、減算が可能であったときには、減
算結果を上位側に１ビットシフトさせたデータから除数
データ（Ｗ−Ｂ′）を減じ、減算ができなかったときに
は、減算の対象となったデータ（Ｉ−Ｂ′）を１ビット
上位側にシフトして再び減算の対象として用いる。この
ような動作を７回に渡って繰り返し、各減算演算におい
て得られるデータＳＯＵＴ(k) を蓄積していくことによ
り、７ビットのデータＳＯＵＴが得られる。このデータ
ＳＯＵＴは上記第(23)式のデータＳＯＵＴ９に相当し、
シェーディング補正後のデータとなる。次に、図２１の
タイミングチャートを参照して、γ補正処理および誤差
拡散処理について説明する。図２１において、(a) 〜
(g) の内容は図２０(a) 〜(g) と同一である。そして、
(r) には第２の加算器８２の入力端子Ａに与えられるデ
ータが示されており、(s) にはその入力端子Ｂに与えら
れるデータが示されており、(t) にはその出力端子に導
出される演算結果のデータが示されている。さらに、
(u),(v),(w),(x),(y),(z) にはレジスタ９４，９５，９
６，９７，９８，９９の保持データがそれぞれ示されて
いる。

【０１２４】第９番目の画素に対応したイメージデータ
ＩＤ９に対する第７サイクル（ＢＳＴ）で加算器８１か
ら濃度調整後のデータＷＯＵＴ７（図２０参照。）が出
力さされると、アドレス生成部８７はγ補正テーブルの
アドレスを生成する。濃度調整後のデータＷＯＵＴ７は
上述のようにγ補正テーブルのアドレスの一部をなす。

【０１２５】これにより、第８サイクル（ＧＯＵＴ）で
は、メモリ１８からγ補正後のデータＧＯＵＴ７が読み
出され、γ補正が達成される（図２３参照。）。γ補正
後のデータＧＯＵＴ７は、第１０画素目のイメージデー
タＩＤ１０に対応した第１サイクル（ＷＳＴ）におい
て、誤差拡散処理における注目画素のデータＧＯＵＴ
（Ｘ７）としてリードレジスタ８４から、第２の加算器
８２の入力端子Ａに入力される。このとき、加算器８２
の入力端子Ｂには、その出力端子から累積誤差ＲＧが与
えられる。

【０１２６】この累積誤差ＲＧは、上記第(11)式に示さ
れた累積誤差ＲＧ（ｍ）に相当する。すなわち、データ
ＧＯＵＴ（Ｘ７）に対応する画素が図１８における注目
画素Ａである場合における周辺画素データＧ，Ｆ，Ｅ，
Ｄ，Ｃ，Ｂの各発生誤差ＨＧに誤差拡散係数を乗じた値
を加算した値である。データＧＯＵＴ（Ｘ７）は入力さ
れるイメージデータＩＤを現ラインのデータとすると、
前ラインの第７画素目に相当する。

【０１２７】より具体的に述べれば、前々ラインの第６
画素目のデータＡ６、第７画素目のデータＡ７、第８画
素目のデータＡ８および第９画素目のデータＡ９、なら
びに前ラインの第５画素目のデータＸ５および第６画素
目のデータＸ６に対してそれぞれ発生した二値化誤差Ｈ
Ｇに誤差拡散係数を乗じて加算した値が、第１サイクル
（ＷＳＴ）で入力される累積誤差ＲＧである。ＲＡＮＤ
は乱数である。この乱数ＲＡＮＤについては後述する。

【０１２８】上記の結果、第１サイクル（ＷＳＴ）およ
び第２サイクル（Ａ）では、加算器８２の出力端子に
は、下記第(24)式に示すデータＴ（Ｘ７）が導出され
る。Ｔ（Ｘ７）＝ＧＯＵＴ（Ｘ７）＋ＲＧ・・・・ (24) このようにして、誤差拡散処理における上記の〔処理
３〕が行われる。すなわち、上記のデータＴ（Ｘ７）
は、二値化判定対象となる第(13)式のＴ（Ａ）に相当す
る。

【０１２９】この加算演算のビット計算式は、図２５に
示されている。すなわち、第１サイクル（ＷＳＴ）およ
び第２サイクル（Ａ）において、６ビットのデータＧＯ
ＵＴと８ビットのデータＲＧとが加算され、８ビットの
データＴが得られる。第３サイクル（Ｂ）では、上記の
データＴ（Ｘ７）が二値化判定回路８８に与えられて二
値化判定処理が行われ、二値化されたデータＢＩＮ（Ｘ
７）がレジスタ９９に保持される。一方、二値化判定回
路８８では、図２５に示されているように二値化閾値と
データＴ（Ｘ７）との比較に基づいて、データＴ（Ｘ
７）に対する二値化誤差データＨＧ（Ｘ７）が生成され
る。

【０１３０】この生成された二値化誤差データＨＧ（Ｘ
７）は、図２１に示されているように、加算器８２の入
力端子Ａに与えられる。このとき、入力端子Ｂには、レ
ジスタ９６の保持データＲＧ（Ｘ４＋Ｘ５）が与えられ
る。このデータＲＧ（Ｘ４＋Ｘ５）は、データＸ７に相
当する画素が図１８の画素Ａであるとき、図１８の画素
ＸおよびＣで発生した二値化誤差に誤差拡散係数を乗じ
て加算した値に相当する。

【０１３１】すなわち、データＸ４，Ｘ５に相当する画
素での二値化誤差をそれぞれＨＧ（Ｘ４），ＨＧ（Ｘ
５）とすると、

【０１３２】

【数１５】と表される。そして、二値化誤差ＨＧ（Ｘ７）に誤差拡
散係数１／８を乗じて、上記の累積誤差ＲＧ（Ｘ４＋Ｘ
５）を加算した値ＲＧ（Ｘ４＋Ｘ５＋Ｘ７）が出力端子
に導出される。第３サイクル（Ｂ）におけるビット計算
式は、図２６に示されている。すなわち、第２サイクル
（Ａ）で生成された８ビットの二値化誤差ＨＧ（Ｘ７）
は、３ビットだけ下位側にシフトされて１／８倍の値と
された後に、８ビットの累積誤差あるＲＧ（Ｘ４＋Ｘ
５）に加算される。これにより、下記第(26)式で示す累
積誤差ＲＧ（Ｘ４＋Ｘ５＋Ｘ７）が得られる。このよう
にして、上記の〔処理５〕が行われることになる。

【０１３３】

【数１６】演算された累積誤差ＲＧ（Ｘ４＋Ｘ５＋Ｘ７）は、次に
第４サイクル（Ｘ）において、加算器８２の入力端子Ｂ
に与えられる。このとき入力端子Ａには、レジスタ９８
から前ラインの第６番目の画素での二値化誤差ＨＧ（Ｘ
６）が与えられる。

【０１３４】この第４サイクル（Ｘ）および第５サイク
ル（ＲＧｎ）では、第２６図にビット計算式を示すよう
に、二値化誤差ＨＧ（Ｘ６）は３ビットだけ下位側にシ
フトされて１／８倍の値とされ、この値と累積誤差ＲＧ
（Ｘ４＋Ｘ５＋Ｘ７）とが加算される。これにより、下
記第(27)式に示す累積誤差ＲＧ（Ｘ４〜Ｘ７）が得られ
る。これにより、誤差拡散処理における上記の〔処理
６〕が行われる。

【０１３５】

【数１７】この演算された累積誤差ＲＧ（Ｘ４〜Ｘ７）は、レジス
タ９４に書き込まれるとともに、メモリ１８に書き込ま
れ、現ラインの画素についての誤差拡散処理が行われる
ときに用いられる。第６サイクル（ＲＧｍ）では、レジ
スタ９７に保持されているデータＸ７に対応した二値化
誤差ＨＧ（Ｘ７）が加算器８２に入力端子Ａに与えられ
る。そして、レジスタ９８に保持されているデータＸ６
に対応する二値化誤差ＨＧ（Ｘ６）が入力端子Ｂに与え
られる。そして、図２５に示されたビット計算により、
下記第(28)式で示す累積誤差ＲＧ（Ｘ６＋Ｘ７）が演算
される。これにより、上述の〔処理１〕が行われること
になる。

【０１３６】

【数１８】得られた累積誤差ＲＧ（Ｘ６＋Ｘ７）は、図２１に示さ
れているように、次の第７サイクル（ＢＳＴ）において
加算器８２の入力端子Ｂに与えられる。このとき入力端
子Ａには、現に入力されているイメージデータＩＤに相
当するラインを現ラインとして、前々ラインの画素に対
して誤差拡散処理が行われた際に求められた累積誤差Ｒ
Ｇ（Ａ７〜Ａ１０）が与えられる。この累積誤差ＲＧ
（Ａ７〜Ａ１０）は、第６サイクル（ＲＧｍ）におい
て、メモリ１８からデータＲＧｍとして読み出され、第
７サイクル（ＢＳＴ）において、リードレジスタ８４か
ら加算器８２の入力端子Ａに与えられるものである。

【０１３７】累積誤差ＲＧ（Ａ７〜Ａ１０）は、次に誤
差拡散処理を施すべきデータＸ８に対応したデータであ
る。すなわち、前ラインの第８画素目のデータＸ８が、
図１８の画素Ａに相当するとすれば、画素Ｇ，Ｆ，Ｅ，
Ｄに相当する前々ラインの第７画素目から第１０画素目
のデータＡ７〜Ａ１０での二値化誤差の累積値が累積誤
差ＲＧ（Ａ７〜Ａ１０）である。具体的には、データＡ
７〜Ａ１０に対応する二値化誤差をそれぞれＨＧ（Ａ
７），ＨＧ（Ａ８），ＨＧ（Ａ９），ＨＧ（Ａ１０）と
すれば、累積誤差ＲＧ（Ａ７〜Ａ１０）は下記第(29)式
の値となる。

【０１３８】

【数１９】したがって、第７サイクル（ＢＳＴ）では、加算器８２
においては、下記第(30)式の累積誤差ＲＧ（Ａ７〜Ａ１
０＋Ｘ６＋Ｘ７）が演算され、上述の〔処理２〕が行わ
れることになる。ＲＧ（A7〜A10+X6+X7)＝ＲＧ（Ａ７〜Ａ１０）＋ＲＧ（Ｘ６＋Ｘ７）・・・・ (30) この演算のビット計算式は、図２５に示されているとお
りであり、第６サイクル（ＲＧｍ）での演算結果である
８ビットの累積誤差ＲＧ（Ｘ６＋Ｘ７）と、メモリ１８
から読み込まれた７ビットの累積誤差ＲＧｍ（＝ＲＧ
（Ａ７〜Ａ１０））とがそのまま加算される。

【０１３９】第７サイクル（ＢＳＴ）での加算結果は、
第８サイクル（ＧＯＵＴ）において再び加算器８２の入
力端子Ｂに与えられる。このとき入力端子Ａには、乱数
ＲＡＮＤが入力され、その結果、出力端子には累積誤差
ＲＧ（Ａ７〜Ａ１０＋Ｘ６＋Ｘ７＋ＲＡＮＤ）が導出さ
れる。乱数ＲＡＮＤの加算は次のような意義を有してい
る。すなわち、比較的広い面積を有する画像部分におけ
る濃度データが中間的な濃度に対応した或る特定値で一
定である場合に、誤差拡散処理を施すと、処理後の画像
が著しく劣化することが経験的に知られている。このよ
うな画像の劣化は、上記のような乱数の加算により排除
することができる。

【０１４０】加算器８２で演算された累積誤差ＲＧ（Ａ
７〜Ａ１０＋Ｘ６＋Ｘ７＋ＲＡＮＤ）は、レジスタ９４
に与えられるとともに、続く第１１画素目のイメージデ
ータＩＤ１１に対応した第１サイクル（ＷＳＴ）におい
て加算器８２の入力端子Ｂに与えられる。これ以後は、
第９番目の画素に対応したイメージデータＩＤ９の入力
期間においてデータＸ７に対してなされたのと同様な誤
差拡散処理が、前ラインの第８画素目のデータＸ８に対
して行われることになる。

【０１４１】以上のようにして、図１９の構成により、
主として加算器８１、除算回路８６およびレジスタ９
０，９２，９３ならびにアドレス生成回路８７などによ
り、シェーディング補正、フィルタ処理および濃度調整
処理が達成され、主として加算器８２、二値化判定回路
８８およびレジスタ９５〜９８などによりγ補正および
誤差拡散処理が達成される。

【０１４２】次に、二値画像に対して孤立点除去処理部
３９（図２参照。）で行われる孤立点除去処理について
説明する。図２７、図２８および図２９は孤立点除去処
理を説明するため図である。孤立点除去処理は、単純二
値化処理部３６で処理された二値画像において、「＊」
で示す注目画素の値が、その注目画素を取り囲む周囲の
所定位置画素のいずれの値とも異なる場合に、この注目
画素の値をその周囲の画素の値に変換する処理である。

【０１４３】具体的には、図２７(a) のように、注目画
素が白画素であり、その周囲の８つの画素が黒画素であ
るなら、注目画素は孤立した白画素である。このため、
この孤立した白画素は黒画素に変換される。図２７(b)
は逆に注目画素が孤立した黒画素である場合であり、こ
のときには注目画素は白画素に変換される。また、図２
８および図２９は、注目画素と異なる値の画素が注目画
素をコ字状に取り囲む場合であり、この場合にも注目画
素の値が変換される。具体的には、図２８(a) および
(b) ならびに図２９(a) および(b) の場合には注目画素
の値は黒画素に変換され、図２８(c) および(d) ならび
に図２９(c) および(d) の場合には、注目画素の値は白
画素に変換される。

【０１４４】このような孤立点除去処理により、二値化
画像中に残るノイズ成分や、原稿の搬送むらなどにより
生じるジッタの影響などを除去して、良好な二値化画像
を再生できる。のみならず、孤立点を除去することによ
り、データ圧縮効率を向上できる。これにより、たとえ
ばＭＨ、ＭＲおよびＭＲＲのような符号化処理により生
成される送信符号が少なくなるから、ファクシミリ通信
に要する時間を低減できる。

【０１４５】図３０は孤立点除去処理部３９に関連する
構成を示すブロック図である。メモリ１８の一部の記憶
領域（図６参照。）で構成されたラインメモリ１１０
は、２ライン分の画素の各二値データを記憶することが
できる記憶容量を有している。このラインメモリ１１０
には、制御回路１１１が接続されており、この制御回路
１１１からｍビット（本実施例では８ビット）のアドレ
ス信号ＡＤ１〜ＡＤｍが与えられている。制御回路１１
はまた、書込許可信号ＷＥおよび出力許可信号ＯＥを、
ラインメモリ１１０に与える。なお、図中、信号を表す
記号に付したオーバーラインは、当該信号が負論理の信
号であることを表すものとし、明細書中ではオーバーラ
インの記載を省略する。

【０１４６】制御回路１１１には、孤立点除去処理以前
のシェーディング補正から単純二値化処理に至る各処理
を担当する構成部分を含む画像処理ユニット１１２が接
続されている。この画像処理部１１２は、各画素毎に二
値化された二値データＢＩＤを１ビットずつ直列に出力
する。この二値データＢＩＤは、ｎビット（本実施例で
は２ビット）のシフトレジスタＳＲｚのシリアル入力端
子ＳＩに与えられる。このシフトレジスタＳＲｚは、制
御回路１１１から与えられるクロック信号ＣＫ３に基づ
き、二値データＢＩＤを１ビットずつ内部に取り込んで
いく。シフトレジスタＳＲｚのパラレル出力端子ＰＯ１
〜ＰＯｎは、ライン１１３を介してラインメモリ１１０
の入力端子ＤＩ１〜ＤＩｎに接続されている。

【０１４７】一方、ラインメモリ１１０の出力端子ＤＯ
１〜ＤＯｎは、ｎビットのシフトレジスタＳＲｘおよび
ＳＲｙの各パラレル入力端子ＰＩ１〜ＰＩｎに接続され
ている。シフトレジスタＳＲｘ，ＳＲｙにはそれぞれラ
インメモリ１１０からのｎビットのデータを並列にラッ
チするためのトリガ信号が入力される制御信号入力端子
Ｓ／Ｐが設けられており、それぞれ制御回路１１１から
の制御信号ＬＯ１，ＬＯ２が与えられている。この制御
信号ＬＯ１，ＬＯ２の立ち下がりエッジで、入力端子Ｐ
Ｉ１〜ＰＩｎからのデータがラッチされる。

【０１４８】シフトレジスタＳＲｘ，ＳＲｙには、制御
回路１１１から、データシフト用のクロック信号ＣＫ
１，ＣＫ２がそれぞれ入力されている。クロック信号Ｃ
Ｋ１が与えられると、シフトレジスタＳＲｘ内でデータ
が１ビットずつシフトされ、そのシリアル出力端子ＳＯ
から１ビットずつデータが出力される。シフトレジスタ
ＳＲｙに関しても同様である。

【０１４９】シフトレジスタＳＲｘ，ＳＲｙ，ＳＲｚの
各シリアル出力信号は、３ビットのシフトレジスタ１２
１，１２２，１２３の各シリアル入力端子ＳＩに与えら
れ、それぞれクロック信号ＣＫ１，ＣＫ２，ＣＫ３に基
づいて内部に取り込まれる。シフトレジスタ１２１，１
２２，１２３にそれぞれ取り込まれた３ビットのデータ
は、それぞれのパラレル出力端子ＰＯ_n+1，ＰＯ_n+2，
ＰＯ_n+3から、二値化再判定回路１１５の入力端子Ａ，
Ｂ，Ｃ，・・・・，Ｉに与えられる。この二値化再判定回路
１１５は、入力端子Ｅに与えられるデータに対応した画
素を注目画素として、上記の図２７、図２８および図３
０に示された孤立点除去処理を行い、処理後のデータ
Ｅ′を出力するものである。

【０１５０】二値化再判定回路１１５には、モードレジ
スタ１１６が接続されている。このモードレジスタ１１
６には、孤立点除去処理のモードを選択するためのｋビ
ット（本実施例では２ビット）のデータＭＯ１〜ＭＯｋ
がＣＰＵ１４（図１参照。）から与えられる。本実施例
では、３種類のモードが選択可能であり、第１モードで
は図２７の条件が成立したときに注目画素の値が変換さ
れ、第２モードでは図２７または図２８の条件が成立し
たときに注目画素の値が変換され、第３モードでは図２
７、図２８または図２９の条件が成立したときに注目画
素の値が変換される。

【０１５１】図３１は二値化再判定回路１１５に入力さ
れるデータの関係を説明するための図である。シフトレ
ジスタ１２３からは、画像処理ユニット１１２での処理
を経たばかりの現ラインの３画素分のデータＩＤ１ｚ，
ＩＤ２ｚ，ＩＤ３ｚが出力される。また、シフトレジス
タ１２２には前ラインのデータがシフトレジスタＳＲｙ
から与えられ、その３画素分のデータＩＤ１ｙ，ＩＤ２
ｙ，ＩＤ３ｙが出力される。さらに、シフトレジスタ１
２１には前々ラインのデータがシフトレジスタＳＲｘか
ら与えられ、その３画素分のデータＩＤ１ｘ，ＩＤ２
ｘ，ＩＤ３ｘが出力される。

【０１５２】この結果、二値化再判定回路１１５には、
図３１に示すように３×３画素のマトリクスを構成する
各画素の二値データが並列に入力されることになる。こ
のとき、入力端子Ｅに与えられるデータＩＤ２ｘが注目
画素のデータとされて処理が行われる。処理は、イメー
ジセンサ１５（図１参照。）での読取順に行われるか
ら、シフトレジスタ１２１，１２３，１２４に先に入力
されたデータに対応する画素ほど各ラインの先頭位置に
近い画素である。

【０１５３】図３２は動作を説明するたのタイミングチ
ャートである。(a) はサイクル番号を示し、(b) はシフ
トレジスタＳＲｚに入力される現ラインの二値データＢ
ＩＤを示し、(c) はアドレス信号ＡＤ１〜ＡＤｍを示
し、(d) はローアクティブの書込許可信号ＷＥを示し、
(e) はローアクティブの出力許可信号を示し、(f) はラ
インメモリ１１０の出力端子ＤＯ１〜ＤＯｎに導出され
るデータを示し、(g) はラインメモリ１１０の入力端子
ＤＩ１〜ＤＩｎからラインメモリ１１０に書き込まれる
データを示している。さらに、(h),(j) は、それぞれシ
フトレジスタＳＲｘ，ＳＲｙに与えられる制御信号ＬＯ
１，ＬＯ２を示し、この信号の立ち下がりエッジでシフ
トレジスタＳＲｘ，ＳＲｙへのデータの並列書込が行わ
れる。また(i),(k),(l) はクロック信号ＣＫ１，ＣＫ
２，ＣＫ３をそれぞれ示し、(m) 〜(v) はそれぞれ二値
化再判定回路１１５に入力されるデータを示している。

【０１５４】第２サイクルから第（ｎ−１）サイクルま
での期間に、シフトレジスタＳＲｚには現ラインを構成
する各画素の二値データＩＤ１ｚ，ＩＤ２ｚ，ＩＤ３
ｚ，・・・・，ＩＤ（ｎ−１）ｚが順に入力される。そし
て、第ｎサイクルにおいてデータＩＤｎｚがシフトレジ
スタＳＲｚに入力されると、時刻ｔ１に出力許可信号Ｏ
Ｅがローレベルとなる。このとき、アドレスＡＤ１〜Ａ
Ｄｍの値は、前ラインのｎビットのデータＩＤ１ｙ〜Ｉ
Ｄｎｙに対応した値（ＩＤｎｙ）となっており、このた
めデータＩＤ１ｙ〜ＩＤｎｙのｎビットのデータが出力
端子ＤＯ１〜ＤＯｎに導出される。このデータは、制御
信号ＬＯ２の立ち下がりに同期してシフトレジスタＳＲ
ｙに並列にラッチされる。

【０１５５】時刻ｔ２に出力許可信号ＯＥが立ち上がる
と、アドレスＡＤ１〜ＡＤｍは前々ラインのｎビットの
データＩＤ１ｘ〜ＩＤｎｘに対応した値（ＩＤｎｘ）に
切り換わる。アドレスが切り換わった後の時刻ｔ３には
再び出力許可信号ＯＥがローレベルとなる。これによ
り、出力端子ＤＯ１〜ＤＯｎには前々ラインのｎビット
のデータＩＤ１ｘ〜ＩＤｎｘが導出される。このデータ
は、制御信号ＬＯ１の立ち下がりに同期してシフトレジ
スタＳＲｙに書き込まれる。

【０１５６】時刻ｔ４に出力許可信号が立ち上がると、
今度はアドレスを不変に保ったままで時刻ｔ５に書込許
可信号ＷＥが立ち下がる。これにより、シフトレジスタ
ＳＲｚに保持されている現ラインのｎビットのデータＩ
Ｄ１ｚ〜ＩＤｎｚが、前々ラインのデータＩＤ１ｘ〜Ｉ
Ｄｎｘが記憶されていたアドレス（ＩＤｎｘ）に格納さ
れることになる。すなわち、孤立点除去処理のために前
々ラインのデータが読み出されると、その読出位置に現
ラインのデータが書き込まれる。このようにしている結
果、３ラインの画素に対する処理である孤立点除去処理
を２ライン分の容量のラインメモリ１１０で実現でき
る。

【０１５７】一方、シフトレジスタＳＲｙに書き込まれ
たデータのうち先頭のデータＩＤ１ｙは、時刻ｔ６に与
えられるクロック信号ＣＫ２によりシフトレジスタ１２
２の第１段目に書き込まれる。同様に、シフトレジスタ
ＳＲｘ，ＳＲｚに書き込まれたデータのうちそれぞれの
先頭のデータＩＤ１ｘ，ＩＤ１ｚは、時刻ｔ７に与えら
れるクロック信号ＣＫ１，ＣＫ３により、シフトレジス
タ１２１，１２３の第１段目に書き込まれる。

【０１５８】その後は、クロック信号ＣＫ１，ＣＫ２，
ＣＫ３により、シフトレジスタ１２１，１２２，１２３
内でのデータのシフトが行われ、その結果、時刻ｔ８か
らの期間には、二値化再判定回路１１５の入力端子Ａ〜
Ｉには、図３１のマトリクスを構成する９画素のデータ
が並列に入力されることになる。そして、二値化再判定
回路１１５の判定結果のデータＩＤ′２ｙが出力端子
Ｅ′から出力される。

【０１５９】図３３は１ラインの画素に対する孤立点除
去処理の末期の動作を説明するためのタイミングチャー
トである。図中(a) 〜(v) の信号またはデータは図３２
と同様である。この例では、１ラインが９９画素で構成
されている場合を想定しており、また説明を簡単にする
ためにｎ＝２、ｍ＝８としている。画像処理ユニット１
１２は、現ラインの最後の画素の二値データＩＤ９９ｚ
を出力した後は、直ちには次のラインのデータを出力せ
ず、ダミーデータdummy を出力する。このダミーデータ
dummy は、たとえば白画素に対応したデータである。

【０１６０】ダミーデータdummy は、１ラインの構成画
素数がラインメモリ１１０に対する１回のアクセスで読
出／書込される画素数の整数倍と異なる際に出力され
る。すなわち、１ラインの最後の画素の二値データＩＤ
９９ｘがシフトレジスタＳＲｘに書き込まれてから、さ
らにこのシフトレジスタＳＲｘにラインメモリ１１０に
書き込んでいないデータがｎ画素分（図３３の例では２
画素分）蓄積されるまで、画像処理ユニット１１２はダ
ミーデータdummy を出力する。

【０１６１】ところで、２ライン分のデータを記憶でき
るラインメモリ１１０に対して、連続するアドレスを各
ラインに交互に割り当てた場合には問題が生じる。すな
わち、たとえば前ラインのデータを奇数アドレス・・・・，
「９５」，「９７」，「９９」，・・・・に記憶しており、
前々ラインのデータを偶数アドレス・・・・，「９６」，
「９８」，・・・・のように記憶している場合を想定する。
このとき、連続的なアドレスを生成することにより、前
ラインのデータと前々ラインのデータとを交互に読み出
すことができる。

【０１６２】一方、ラインメモリ１１０への現ラインの
データの書込は、上述のように前々ラインの読出終了ア
ドレスに対して行われる。すなわち、上記の場合には、
偶数アドレス・・・・，「９６」，「９８」，・・・・に現ライ
ンのデータが書き込まれることになる。その結果、次ラ
インのデータが画像処理ユニット１１２から与えられる
ときには、この次ラインの前のラインのデータが偶数ア
ドレス・・・・，「９６」，「９８」，・・・・に記憶され、前
々ラインのデータが奇数アドレス・・・・，「９５」，「９
７」，「９９」，・・・・に記憶されていることになる。す
なわち、１ラインの処理毎にアドレスの偶奇とデータと
の対応関係が異なることになる。

【０１６３】そこで、本実施例では、１ライン毎に発生
アドレスを異ならせることとしている。すなわち、或る
ラインに対しては図３３(c) に示すように連続的なアド
レスが生成され、その次のラインに対しては図３４(c)
に示すようなアドレスが生成される。つまり、書込アド
レスが必ず前々ラインのデータが記憶されたアドレスと
なるように、偶数アドレスと奇数アドレスとの交換が行
われている。

【０１６４】このようなアドレスを発生するために制御
回路１１１内に備えられる構成は、図３５に示されてい
る。すなわち、クロック信号ＣＫＩＮに基づいて連続的
な８ビットのアドレスを生成するアドレスカウンタ１２
５の最下位ビットに相当する出力端子Ｑ１の出力は排他
的論理和ゲート１２６を通ってアドレスＡＤ１〜ＡＤ８
の最下位ビットＡＤ１となる。排他的論理和ゲート１２
６には、１ライン毎に「０」と「１」との間でトグルす
る信号ＲＯＷが画像処理ユニット１１２から与えられて
いる。信号ＲＯＷが「０」なら出力端子Ｑ１の信号がそ
のままアドレスの最下位ビットＡＤ１となり、信号ＲＯ
Ｗ「１」なら出力端子Ｑ１の信号は反転されて最下位ビ
ットＡＤ１となる。これにより、１ライン毎に、図３３
(c) に示す連続的なアドレスと、図３４(c) に示す不連
続なアドレスとが交互に生成されることになる。

【０１６５】図３６は二値化再判定回路１１５の内部構
成を示す図である。二値化再判定回路１１５はＡＮＤゲ
ートを主体とした論理回路により構成された論理演算部
１４０を備えている。論理演算部１４０には、３×３個
のマトリクス配列された画素の二値データが入力端子
Ａ，Ｂ，Ｃ，・・・・，Ｉから入力されている。また、モー
ドレジスタ１１６からの２ビットのモード選択データＭ
Ｏ１，ＭＯ２がＯＲゲート１４１およびＡＮＤゲート１
４２ならびにライン１４６を介して入力されている。

【０１６６】論理演算部１４０は、機能面から１０個に
区分され得る論理回路部１３０，１３２，・・・・，１３９
を有している。各論理回路部１３０〜１３９は、それぞ
れ入力端子Ａ〜ＩならびにＯＲゲート１４１およびＡＮ
Ｄゲート１４２の出力信号が、図３６に示す状態となっ
たときに、ライン１４３に論理「１」の信号を導出す
る。すなわち、たとえば論理回路部１３０は、入力端子
ＥおよびＯＲゲート１４１からの入力信号が論理「１」
で残余の入力信号が論理「０」であるときに、ライン１
４３ａに論理「１」の信号を導出する。

【０１６７】ライン１４３に導出された信号は、ＯＲゲ
ート１４４を介して排他的論理和ゲート１４５の一方の
入力端子に与えられる。この排他的論理和ゲート１４５
の他方の入力端子には、入力端子Ｅからの信号が与えら
れており、この排他的論理和ゲート１４５の出力が二値
化再判定処理を経た注目画素のデータとして出力端子
Ｅ′に導出される。すなわち、ＯＲゲート１４４の出力
が論理「１」なら注目画素の二値データである入力端子
Ｅの入力データが反転され、ＯＲゲート１４４の出力が
論理「０」なら入力端子Ｅの入力データがそのまま二値
化再判定処理後のデータとされる。

【０１６８】白画素が論理「１」であり、黒画素が論理
「０」であるとすると、図２７、図２８および図２９と
図３１とを比較することにより明らかなように、論理回
路部１３０〜１３９と図２７、図２８および図２９の各
図との間には、次のような対応関係がある。論理回路部１３０・・・・図２７(a) 論理回路部１３１・・・・図２７(b) 論理回路部１３２・・・・図２８(a) 論理回路部１３３・・・・図２８(b) 論理回路部１３４・・・・図２８(c) 論理回路部１３５・・・・図２８(d) 論理回路部１３６・・・・図２９(a) 論理回路部１３７・・・・図２９(b) 論理回路部１３８・・・・図２９(c) 論理回路部１３９・・・・図２９(d) 一方、上述の第１モード、第２モードおよび第３モード
とモード選択データＭＯ１，ＭＯ２との対応関係は次の
とおりである。

【０１６９】第１モード・・・・ＭＯ１＝１，ＭＯ２＝０第２モード・・・・ＭＯ１＝０，ＭＯ２＝１第２モード・・・・ＭＯ１＝１，ＭＯ２＝１したがって、第１モードでは、ＯＲゲート１４１の出力
信号のみが論理「１」となるから、論理回路部１３０お
よび１３１だけが有効となる。このため、図２７(a),
(b) の画像については、入力端子Ｅに与えられた二値デ
ータが反転される。

【０１７０】また、第２モードでは、ＯＲゲート１４１
の出力信号とライン１４６からの信号とが論理「１」と
なるから、論理回路部１３０〜１３５が有効となる。こ
のため、図２７(a),(b) および図２８(a),(b),(c),(d)
の画像について、入力端子Ｅに与えられた二値データが
反転される。さらに、第３モードでは、ＯＲゲート１４
１の出力信号、ＡＮＤゲート１４２の出力信号およびラ
イン１４６からの信号がいずれも論理「１」となる。こ
のため、論理回路部１３０〜１３９が全て有効となり、
図２７、図２８および図２９に示された全ての画像につ
いて、入力端子Ｅからのデータが反転される。

【０１７１】このようにして、各モードでの二値化再判
定処理が達成される。図２７、図２８および図２９の各
図のパターンにより孤立画素が生じる全てのパターンが
網羅されているから、二値画像中に存在する孤立画素
は、それがいずれの原因により生じたものであっても確
実に除去されることになる。これにより、二値画像を圧
縮符号化する際の圧縮効率が高まるから、送信符号量を
少なくすることができる。これにより、通信を高速化す
ることができ、通信回線の占有時間を短縮することがで
きる。

【０１７２】いずれの第１、第２および第３モードのう
ちのいずれのモードを選択するかは、画質の良否と伝送
速度の高低とのバランスを考慮して決定すればよい。一
方、上記のようにメモリ１８の一部の記憶領域を孤立点
除去処理のためのラインメモリ１１０として用いてい
る。このため、１ライン分の二値データを記憶できるシ
フトレジスタやＦＩＦＯメモリのような高価で複雑な構
成を用意することなく処理を行えるから、コストの低減
に寄与できる。

【０１７３】また、ラインメモリ１１０に対するアクセ
スは、ｎビットのシフトレジスタを用いて複数画素単位
で行っている。このため、ラインメモリ１１０に対する
アクセス回数が少なくて済むから、高速処理が可能とな
る。しかも、複数画素単位で二値データの読出／書込を
行っているので、複数ビットで構成された多値濃度デー
タを処理するフィルタ処理や誤差拡散処理と共通の記憶
領域を共用することができるという利点がある（図６参
照。）。

【０１７４】図３７は孤立点除去処理部３９の他の構成
例を示すブロック図である。この図３７において上述の
図３０に示された各部に対応する部分には同一の参照符
号を付して示す。この構成例では、シフトレジスタＳＲ
ｘ，ＳＲｙ，ＳＲｚの容量の２倍である２ｎビットのデ
ータを１ワードとして記憶し、全体として２ライン分の
二値データを記憶することができるラインメモリ１１０
Ａが、メモリ１８（図１参照。）の記憶領域の一部に形
成されている。

【０１７５】このラインメモリ１１０Ａの２ｎビットの
入力端子ＤＩ１〜ＤＩ２ｎのうちの下位ｎビット分の端
子ＤＩ１〜ＤＩｎには、シフトレジスタＳＲｚに保持さ
れた現ラインのｎビットのデータが与えられる。また、
上位ｎビット分の端子ＤＩｎ＋１〜ＤＩ２ｎには、シフ
トレジスタＳＲｙに保持された前ラインのｎビットのデ
ータが与えられる。

【０１７６】一方、ラインメモリ１１０Ａの２ｎビット
の出力端子ＤＯ１〜ＤＯ２ｎのうち、下位ｎビット分の
端子ＤＯ０１〜ＤＯｎに導出されたデータは、前ライン
に対応したシフトレジスタＳＲｙに与えられる。また、
その上位ｎビット分の端子ＤＯｎ＋１〜ＤＯ２ｎに導出
されたデータは前々ラインに対応したシフトレジスタＳ
Ｒｘに与えられる。

【０１７７】シフトレジスタＳＲｘ，ＳＲｙには、制御
回路１１１Ａからの制御信号ＬＯ１およびクロック信号
ＣＫ１が共通に与えられている。この構成により、現ラ
インのｎビット分のデータは、ラインメモリ１１０Ａの
各ワードの下位ｎビットに書き込まれる。そして、次ラ
インのデータが画像処理ユニット１１２から与えられる
期間に、この次ラインに対する前ラインのデータとして
シフトレジスタＳＲｙに与えられる。

【０１７８】このシフトレジスタＳＲｙに書き込まれた
前ラインのデータは、ラインメモリ１１０Ａの各ワード
の上位ｎビットのデータとして書き込まれる。そして、
次のラインに対する処理が行われるときに、前々ライン
のデータとしてシフトレジスタＳＲｘに与えられること
になる。図３８は動作を説明するためのタイミングチャ
ートである。画像処理ユニット１１２は第２サイクルか
ら現ラインのデータを第１画素目から順に出力する。こ
のとき制御回路１１１Ａは、第（ｎ−１）画素目のデー
タＩＤｎ−１が出力され、さらに第ｎ画素目のデータＩ
Ｄｎｚが出力されるまでの期間には、アドレスＡＤ１〜
ＡＤｍを第１画素に対応した値「０」とする。

【０１７９】シフトレジスタＳＲｚにｎ画素分のデータ
が蓄積された時刻ｔ１１に出力許可信号ＯＥが立ち下が
り、これにより、出力端子ＤＯ１〜ＤＯｎには、ｎビッ
トのデータが出力されてシフトレジスタＳＲｙに与えら
れる。このｎビットのデータは、前ラインの第１画素か
ら第ｎ画素までのデータＩＤ１ｙ〜ＩＤｎｙに相当す
る。また出力端子ＤＯｎ＋１〜ＤＯ２ｎにもｎビットの
データが導出され、シフトレジスタＳＲｘに与えられ
る。このｎビットのデータは前々ラインの第１画素から
第ｎ画素までのデータＩＤ１ｘ〜ＩＤｎｘに相当する。

【０１８０】時刻ｔ１２に出力許可信号が立ち上がる
と、代わって時刻ｔ１３に書込許可信号ＷＥが立ち下が
り、シフトレジスタＳＲｚに保持されている現ラインの
ｎ画素分のデータＩＤ１ｚ〜ＩＤｎｚが、入力端子ＤＩ
１〜ＤＩｎからラインメモリ１１０Ａに書き込まれる。
また、同時にシフトレジスタＳＲｙに保持されている前
ラインのｎ画素分のデータＩＤ１ｙ〜ＩＤｎｙが入力端
子ＤＩｎ＋１〜ＤＩ２ｎからラインメモリ１１０Ａに書
き込まれる。このときの書込アドレスは、前ラインおよ
び前々ラインのデータＩＤ１ｙ〜ＩＤｎｙ，ＩＤ１ｘ〜
ＩＤｎｘが書き込まれていたアドレスである。すなわ
ち、データ読出が終了したアドレスに新たなデータが書
き込まれる。

【０１８１】この書込の終了後には、制御回路１１１Ａ
は、第（ｎ＋１）サイクルからの期間に、アドレスＡＤ
１〜ＡＤＭを次のアドレス「１」に切り換える。時刻ｔ
１４にクロック信号ＣＫ１が与えられると、シフトレジ
スタＳＲｘおよびＳＲｙでシフト動作が行われ、この結
果、シフトレジスタ１２１および１２２の第１段目に対
応した二値化再判定回路１１５の入力端子Ｃ，Ｅにそれ
ぞれ前々ラインおよび前ラインの各第１画素目のデータ
ＩＤ１ｘ，ＩＤ１ｙが入力される。

【０１８２】さらに、時刻ｔ１５にクロック信号ＣＫ３
がシフトレジスタＳＲｚに与えられると、そのシフト動
作に伴い、シフトレジスタ１２３の第１段目に現ライン
の第１画素目のデータＩＤ１ｚが保持され、このデータ
が二値化再判定回路１１５の入力端子Ｉに与えられる。
その後は、クロックＣＫ１，ＣＫ３の入力に伴ってシフ
トレジスタＳＲｘ，ＳＲｙ，ＳＲｚおよびシフトレジス
タ１２１，１２２，１２３でのシフト動作が行われ、時
刻ｔ１６にデータＩＤ２ｙの二値化再判定処理を行うた
めの９画素分のデータが並列に二値化再判定回路１１５
に入力される。これにより、再判定されたデータＩＤ′
２ｙが出力端子Ｅ′に導出される。

【０１８３】このようにして、本構成例では、２ライン
分のラインメモリを用いて孤立点除去処理を行うに当た
り、ラインメモリ１１０Ａの各ワードのビット分割によ
り隣接する２ラインのデータを記憶するようにしてい
る。そして、各ワードデータの下位ビットに対応するラ
インの前のラインのデータが各ワードの上位ビットに格
納されるように、シフトレジスタＳＲｘ，ＳＲｙ，ＳＲ
ｚとラインメモリ１１０Ａとが接続されている。

【０１８４】この構成により、いずれのラインの処理に
対しても連続的なアドレスを生成すれば、前ラインおよ
び前々ラインのデータをシフトレジスタＳＲｘ，ＳＲｙ
に与えることができるから、上記の図３０に示された第
１の構成例とは異なり、ラインメモリに与えるアドレス
に工夫を要することがない。したがって、画像処理ユニ
ット１１２からは、１ラインの処理毎にトグルする信号
ＲＯＷを制御回路１１１Ａに与える必要もない。

【０１８５】本発明の実施例の説明は以上のとおりであ
るが、本発明は上記の実施例に限定されるものではな
い。たとえば、上記の実施例では、ファクシミリ装置を
例に取ったが、本発明はイメージスキャナや複写機のよ
うに、光学的に画像を読み取って得られた画像データを
処理する構成などに対して、広く適用することができる
ものである。その他、本発明の要旨を変更しない範囲で
種々の設計変更を施すことが可能である。

【０１８６】

【発明の効果】以上のように本発明のシェーディング補
正方法およびシェーディング補正装置によれば、シェー
ディング補正演算における除算演算の被除数および除数
は充分に大きな値を有することができるので、多階調で
の濃度表現が可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例が適用されるファクシミリ装
置の全体の構成を示すブロック図である。

【図２】上記ファクシミリ装置の入力画像処理回路の内
部構成を示すブロック図である。

【図３】シェーディング補正部の構成を示すブロック図
である。

【図４】除算回路の構成例を示すブロック図である。

【図５】フィルタ処理を説明するための図である。

【図６】メモリ内における記憶領域の割り当て状態を示
す図である。

【図７】濃度調整処理を説明するための図である。

【図８】濃度調整処理およびγ補正処理などを説明する
ための図である。

【図９】濃度調整処理およびγ補正処理などを説明する
ための図である。

【図１０】濃度調整処理を説明するための図である。

【図１１】濃度調整処理およびγ補正処理などを説明す
るための図である。

【図１２】濃度調整処理部の構成例を示すブロック図で
ある。

【図１３】濃度調整処理部の他の構成例を示すブロック
図である。

【図１４】濃度調整処理対象のマトリクスの各画素位置
に割り当てられたアドレスを示す図である。

【図１５】γ補正処理を説明するための図である。

【図１６】濃度調整処理およびγ補正処理のための他の
技術を説明するための図である。

【図１７】誤差拡散処理を説明するための図である。

【図１８】誤差拡散処理を説明するための図である。

【図１９】中間調画像に対する処理を行うためのハード
ウェア構成を示すブロック図である。

【図２０】シェーディング補正処理、フィルタ処理およ
び濃度調整処理に関連する動作を説明するためのタイミ
ングチャートである。

【図２１】γ補正処理および誤差拡散処理に関連する動
作を説明するためのタイミングチャートである。

【図２２】フィルタ処理に関連するビット計算を説明す
るための図である。

【図２３】濃度調整処理およびγ補正処理に関連するビ
ット計算を説明するための図である。

【図２４】シェーディング補正処理に関連するビット計
算を説明するための図である。

【図２５】誤差拡散処理に関連するビット計算を説明す
るための図である。

【図２６】誤差拡散処理に関連するビット計算を説明す
るための図である。

【図２７】孤立点除去処理を説明するための図である。

【図２８】孤立点除去処理を説明するための図である。

【図２９】孤立点除去処理を説明するための図である。

【図３０】孤立点除去処理に関連する構成を示すブロッ
ク図である。

【図３１】孤立点除去処理に用いられるデータに対応す
る画素の位置関係を説明するための図である。

【図３２】動作を説明するためのタイミングチャートで
ある。

【図３３】１ラインに対する処理の末期における動作を
説明するためのタイミングチャートである。

【図３４】１ラインに対する処理の末期における動作を
説明するためのタイミングチャートである。

【図３５】ラインメモリに与えられるアドレスを生成す
るための構成を示すブロック図である。

【図３６】二値化再判定回路の構成を示すブロック図で
ある。

【図３７】孤立点除去処理部の他の構成例を示すブロッ
ク図である。

【図３８】動作を説明するためのタイミングチャートで
ある。

【図３９】従来のシェーディング補正装置の構成を示す
ブロック図である。

【符号の説明】

１１入力画像処理回路１４ＣＰＵ１５イメージセンサ１７Ａ／Ｄコンバータ１８メモリ２２ＬＳＵ３１シェーディング補正部３２白／黒基準値生成部３３フィルタ処理部３４濃度調整部３５ γ補正部３６単純二値化処理部３７誤差拡散処理部３９孤立点除去処理部４５，４６減算器４７，４８加算器４９除算回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者岩坪聡大阪府大阪市東住吉区住道矢田９丁目２番28号テラスＦＬＯＲＡＥ号 (56)参考文献特開昭62−128666（ＪＰ，Ａ) 特開昭62−219185（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04N 1/40 - 1/409 G06T 1/00

Claims

(57)【特許請求の範囲】

【請求項１】光学的に画像を読み取ってアナログ信号を
出力するセンサと、このセンサの出力信号をディジタル
データに変換するアナログ／ディジタル変換手段とを有
する画像読取手段により予め白基準画像および黒基準画
像を読み取らせて取得された白基準データＷＳＴおよび
黒基準データＢＳＴに基づき、上記画像読取手段の読取
データＩＤに対してシェーディング補正を行って補正デ
ータＳＯＵＴを得るシェーディング補正方法であって、上記アナログ／ディジタル変換手段の最大出力データと
上記白基準データＷＳＴとの差分であるオフセットＯＦ
ＦＳＥＴを用いて、下記（Ａ）式により補正データＳＯ
ＵＴを求めることを特徴とするシェーディング補正方
法。【数１】
【請求項２】光学的に画像を読み取ってアナログ信号を
出力するセンサと、このセンサの出力信号をディジタル
データに変換するアナログ／ディジタル変換手段とを有
する画像読取手段により予め白基準画像および黒基準画
像を読み取らせて取得された白基準データＷＳＴおよび
黒基準データＢＳＴに基づき、上記画像読取手段の読取
データＩＤに対してシェーディング補正を行って補正デ
ータＳＯＵＴを得るシェーディング補正装置であって、上記アナログ／ディジタル変換手段の最大出力データと
上記白基準データＷＳＴとの差分を演算してオフセット
ＯＦＦＳＥＴを演算するオフセット演算手段と、このオフセット演算手段によって演算されたオフセット
ＯＦＦＳＥＴを用いて、下記（Ａ）式に示す補正データ
を得る演算手段とを備えたことを特徴とするシェーディ
ング補正装置。【数２】
【請求項３】上記オフセット演算手段を、白基準データ
ＷＳＴの取得時に動作させる手段をさらに含むことを特
徴とする請求項２記載のシェーディング補正装置。