JP2953016B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に選択CVD
法による多層配線のヴィアホールへのタングステン埋め
込みに関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a selective CVD method.
The present invention relates to embedding tungsten in via holes of multilayer wiring by a method.
〔従来の技術〕 多層配線構造デバイスデバイスでは第３図（ａ）に示
すように、下層配線11と上層配線との接続部において、
下層配線11の幅がヴィアホール５の径よりも大きく設計
されている。[Prior Art] In a device having a multilayer wiring structure, as shown in FIG. 3 (a), at a connection portion between a lower wiring 11 and an upper wiring,
The width of the lower wiring 11 is designed to be larger than the diameter of the via hole 5.
ヴィアホール５形成のフォトリソグラフィ工程で多少
の目ずれが生じても、ヴィアホール５が下層配線11から
はみ出すことはない。Even if a slight misalignment occurs in the photolithography process for forming the via hole 5, the via hole 5 does not protrude from the lower wiring 11.
けれどもヴィアホール５における下層配線11の太りの
ため、配線間隔が拡がってしまい、パターンの微細化が
できなかった。However, because the thickness of the lower wiring 11 in the via hole 5 was large, the wiring interval was widened and the pattern could not be miniaturized.
そこで第３図（ｂ）に示すように、ヴィアホール５部
分での配線の太りが削られる傾向がある。Therefore, as shown in FIG. 3B, the thickness of the wiring in the via hole 5 tends to be reduced.
下層配線の太りが小さくなると、目ずれによりヴィア
ホールが下層配線端からはみ出して、第４図（ａ）に示
すように下層配線であるAl−Si膜３端から外れたヴィア
ホール５の周辺で段差が急峻になる。When the thickness of the lower wiring decreases, the via hole protrudes from the lower wiring end due to misalignment, and as shown in FIG. 4 (a), around the via hole 5 deviating from the lower end of the Al-Si film 3 as the lower wiring. The step becomes steep.
スパッタ法によって形成した第２層配線８（上層配
線）が薄くなったり、段切れするなどの配線不良が発生
する。The second layer wiring 8 (upper layer wiring) formed by the sputtering method has a wiring failure such as a thinning or a disconnection.
タングステン（Ｗ）の選択CVDによってヴィアホール
を埋め込む方法もある。この場合は第４図（ｂ）に示す
ように、Ｗ膜７が下層配線であるAl−Si膜３の上面から
も成長するため空洞10が生じる。There is also a method of filling a via hole by selective CVD of tungsten (W). In this case, as shown in FIG. 4B, the W film 7 grows also from the upper surface of the Al—Si film 3 as the lower wiring, so that a cavity 10 is generated.
本発明の半導体装置の製造方法は、アルミ合金膜を用
いた、最上層膜が窒化チタン膜である積層配線を形成す
る工程と、前記積層配線を被覆する層間絶縁膜を形成す
る工程と、前記積層配線に到達するヴィアホールを前記
層間絶縁膜に形成する工程と、前記積層配線上に対して
前記ヴィアホールが外れて形成されることにより露出し
た前記積層配線の側面に、選択CVD法によるタングステ
ンを成長させる工程とを有するものである。The method for manufacturing a semiconductor device according to the present invention includes a step of forming a laminated wiring using an aluminum alloy film, wherein the uppermost film is a titanium nitride film; a step of forming an interlayer insulating film covering the laminated wiring; Forming a via hole reaching the laminated wiring in the interlayer insulating film; and forming tungsten on the side surface of the laminated wiring by forming the via hole on the laminated wiring. Growing step.
選択CVD法によるＷは、TiN膜上には堆積しない。 W by the selective CVD method does not deposit on the TiN film.
目ずれなどによりヴィアホールが下層配線端から外れ
たために露出した下層配線の側面のみに堆積する。下層
配線上から外れたヴィアホール周辺部のみにＷが成長す
ることにより、ヴィアホールの底が平坦化される。The via hole is separated from the end of the lower wiring due to misalignment or the like, and is deposited only on the side surface of the lower wiring exposed. By growing W only on the peripheral portion of the via hole deviating from above the lower wiring, the bottom of the via hole is flattened.
本発明の第１の実施例について、第１図（ａ）〜
（ｃ）を参照して説明する。FIGS. 1 (a) to 1 (a) show a first embodiment of the present invention.
This will be described with reference to FIG.
はじめに第１図（ａ）に示すように、シリコン基板１
に堆積した層間絶縁膜２上に厚さ5000〜7000ÅのAl−Si
合金膜３と、厚さ1000〜2000ÅのTiN膜４とを順次堆積
してからフォトリソグラフィにより選択エッチングして
下層配線を形成する。First, as shown in FIG.
5000-7000mm thick Al-Si on the interlayer insulating film 2 deposited on
An alloy film 3 and a TiN film 4 having a thickness of 1000 to 2000 順次 are sequentially deposited and then selectively etched by photolithography to form a lower wiring.
つぎに第１図（ｂ）に示すように、第２層間絶縁膜６
を堆積したのち、異方性エッチングにより下層配線3,4
上にヴィアホール５を形成する。Next, as shown in FIG. 1B, the second interlayer insulating film 6 is formed.
Is deposited, and the lower wirings 3 and 4 are anisotropically etched.
A via hole 5 is formed thereon.
ここではフォトリソグラフィー工程での目ずれのた
め、ヴィアホール５の周辺部が下層配線3,4上からはみ
出している。Here, due to misalignment in the photolithography process, the peripheral portion of the via hole 5 protrudes from above the lower wirings 3 and 4.
つぎに第１図（ｃ）に示すように、ヴィアホール５の
下層配線3,4端からはみ出した個所に選択CVD法によるＷ
膜７を成長させることにより埋め込む。そのあと第２層
配線８を形成する。Next, as shown in FIG. 1 (c), a portion of the via hole 5 protruding from the lower layer wirings 3 and 4 ends is subjected to W by selective CVD.
The film 7 is buried by growing. After that, the second layer wiring 8 is formed.
このようにして第２層配線８はヴィアホール５内に均
一に形成され、段切れなどの配線不良を解消することが
できる。In this way, the second-layer wiring 8 is formed uniformly in the via hole 5, and wiring defects such as disconnection of steps can be eliminated.
つぎに本発明の第２の実施例について、第２図（ａ）
〜（ｃ）を参照して説明する。Next, a second embodiment of the present invention will be described with reference to FIG.
This will be described with reference to FIGS.
はじめに第２図（ａ）に示すように、シリコン基板１
に堆積した層間絶縁膜２上に厚さ5000〜7000ÅのAl−Si
合金膜３、厚さ1000〜2000ÅのTiW膜９、厚さ1000〜200
0ÅのTiN膜４とを順次堆積してからフォトリソグラフィ
により選択エッチングして下層配線を形成する。First, as shown in FIG.
5000-7000mm thick Al-Si on the interlayer insulating film 2 deposited on
Alloy film 3, 1000-2000mm thick TiW film 9, 1000-200 thickness
A 0 ° TiN film 4 is sequentially deposited and then selectively etched by photolithography to form a lower wiring.
つぎに第２図（ｂ）に示すように、第２層間絶縁膜６
を堆積したのち、異方性エッチングにより下層配線3,9,
4上にヴィアホール５を形成する。Next, as shown in FIG. 2B, the second interlayer insulating film 6 is formed.
Is deposited, and the lower wiring 3,9,
A via hole 5 is formed on 4.
本実施例においてもフォトリソグラフィー工程での目
ずれのため、ヴィアホール５の周辺部が下層配線3,9,4
上からはみ出している。Also in this embodiment, due to misalignment in the photolithography process, the peripheral portion of the via hole 5 is
It protrudes from above.
つぎに第２図（ｃ）に示すように、ヴィアホール５の
底にあるTiN膜４をエッチング除去してから、Ｗ膜７をT
iW膜９上に成長させ、ヴィアホール５を埋め込む。その
あと第２層配線８を形成する。Next, as shown in FIG. 2C, the TiN film 4 at the bottom of the via hole 5 is removed by etching, and then the W film 7 is
The via hole 5 is buried by growing on the iW film 9. After that, the second layer wiring 8 is formed.
このようにして第２層配線８を平坦に形成することが
できる。Thus, the second layer wiring 8 can be formed flat.
ヴィアホールが下層配線端からはみ出して形成されて
も、ヴィアホール形成によって露出した下層配線の側面
のみに選択CVDによるＷを成長させる。ヴィアホール底
面を平坦化してから上層配線を形成することにより、歩
留りの高いヴィアホールを得ることができる。Even if the via hole protrudes from the lower wiring end, W is grown by selective CVD only on the side surface of the lower wiring exposed by the formation of the via hole. By forming the upper layer wiring after flattening the bottom surface of the via hole, a via hole with a high yield can be obtained.
第１図（ａ）〜（ｃ）は本発明の第１の実施例を示す断
面図、第２図（ａ）〜（ｃ）は本発明の第２の実施例を
示す断面図、第３図（ａ），（ｂ）は従来技術による下
層配線とヴィアホールとの平面配置を示す平面図、第４
図（ａ），（ｂ）は従来技術による多層配線を示す断面
図である。 １……シリコン基板、２……層間絶縁膜、３……Al−Si
合金膜、４……TiN膜、５……ヴィアホール、７……Ｗ
膜、８……第２層配線、９……TiW膜、10……空洞、11
……下層配線、12……配線の太り。FIGS. 1A to 1C are cross-sectional views showing a first embodiment of the present invention, FIGS. 2A to 2C are cross-sectional views showing a second embodiment of the present invention, and FIGS. 4A and 4B are plan views showing a planar arrangement of a lower wiring and a via hole according to the prior art.
FIGS. 1A and 1B are cross-sectional views showing a conventional multilayer wiring. 1 ... silicon substrate, 2 ... interlayer insulating film, 3 ... Al-Si
Alloy film, 4 ... TiN film, 5 ... via hole, 7 ... W
Film, 8: second-layer wiring, 9: TiW film, 10: cavity, 11
…… Lower wiring, 12… Weight of wiring.
Claims (1)
タン膜である積層配線を形成する工程と、前記積層配線
を被覆する層間絶縁膜を形成する工程と、前記積層配線
に到達するヴィアホールを前記層間絶縁膜に形成する工
程と、前記積層配線上に対して前記ヴィアホールが外れ
て形成されることにより露出した前記積層配線の側面
に、選択CVD法によるタングステンを成長させる工程と
を有することを特徴とする半導体装置の製造方法。1. A step of forming a laminated wiring using an aluminum alloy film as a top layer film of a titanium nitride film, a step of forming an interlayer insulating film covering the laminated wiring, and reaching the laminated wiring. Forming a via hole in the interlayer insulating film; and growing tungsten by a selective CVD method on a side surface of the laminated wiring exposed by forming the via hole on the laminated wiring. A method for manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26677590A JP2953016B2 (en) | 1990-10-04 | 1990-10-04 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26677590A JP2953016B2 (en) | 1990-10-04 | 1990-10-04 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142762A JPH04142762A (en) | 1992-05-15 |
| JP2953016B2 true JP2953016B2 (en) | 1999-09-27 |
Family
ID=17435528
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26677590A Expired - Fee Related JP2953016B2 (en) | 1990-10-04 | 1990-10-04 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2953016B2 (en) |
-
1990
- 1990-10-04 JP JP26677590A patent/JP2953016B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04142762A (en) | 1992-05-15 |
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