JP3063165B2 - Semiconductor device and manufacturing method thereof - Google Patents
Semiconductor device and manufacturing method thereofInfo
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Description
【0001】[0001]
【産業上の利用分野】本発明は半導体装置に関し、特に
半導体装置におけるコンタクトホールの構造に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to a structure of a contact hole in a semiconductor device.
【0002】[0002]
【従来の技術】図8に示すように、一般に、シリコン基
板301表面に形成された拡散層(図示せず)と配線で
あるところのタングステン配線305とは接続穴である
コンタクトホール310を介して接続されている。シリ
コン基板301上には酸化膜301,平坦化に優れたB
PSG等の層間膜302が設けられ、所定領域の層間膜
302及び酸化膜301を開口することによりコンタク
トホール310が形成されている。コンタクトホール3
10底面のシリコン基板301表面,及び層間膜302
表面には、タングステン配線305等の配線と下地との
密着性を増強するための窒化チタン(TiN)等からな
る接着層(以後、アドヒージョン層と記す)304a,
304bが形成されている。タングステン配線305
は、6弗化タングステン(WF6 )ガスの水素(H2 )
ガスによる還元反応により形成される。2. Description of the Related Art As shown in FIG. 8, in general, a diffusion layer (not shown) formed on the surface of a silicon substrate 301 and a tungsten wiring 305 as a wiring are connected via a contact hole 310 as a connection hole. It is connected. Oxide film 301 on silicon substrate 301, B excellent in flattening
An interlayer film 302 such as PSG is provided, and a contact hole 310 is formed by opening the interlayer film 302 and the oxide film 301 in a predetermined region. Contact hole 3
10 surface of silicon substrate 301 at bottom and interlayer film 302
On the surface, an adhesive layer (hereinafter referred to as an adhesion layer) 304a made of titanium nitride (TiN) or the like for enhancing the adhesion between the wiring such as the tungsten wiring 305 and the base and the like.
304b are formed. Tungsten wiring 305
Is hydrogen (H2) of tungsten hexafluoride (WF6) gas
It is formed by a reduction reaction with a gas.
【0003】[0003]
【発明が解決しようとする課題】層間膜の膜厚を薄くせ
ずにコンタクトホール径のみを小さくした場合、一般に
コンタクトホールのアスペクト比は増加する。このよう
なアスペクト比が高いコンタクトホールへ配線材を埋め
込む技術としてはCVD法によりタングステン膜を形成
する方法が広く使われている。しかし、シリコン系酸化
膜との間に広い接触面積を有するタングステン膜は熱応
力に対してシリコン系酸化膜との密着性が悪いため、ま
たシリコン系酸化膜下地に対するタングステン膜の堆積
性(結晶成長性)は金属膜下地に対するそれより悪いた
め、窒化チタン(TiN)等のアドヒージョン層をタン
グステン膜下に形成している。When only the diameter of the contact hole is reduced without reducing the thickness of the interlayer film, the aspect ratio of the contact hole generally increases. As a technique for embedding a wiring material into such a contact hole having a high aspect ratio, a method of forming a tungsten film by a CVD method is widely used. However, a tungsten film having a large contact area with a silicon-based oxide film has poor adhesion to the silicon-based oxide film due to thermal stress. Therefore, an adhesion layer of titanium nitride (TiN) or the like is formed under the tungsten film.
【0004】ところが、窒化チタン等のアドヒージョン
層は、通常スパッタ法により形成されるため、アスペク
ト比が高いコンタクトホールでの段差被覆性が悪く、コ
ントクトホール深部の側壁にはアドヒージョン層が被着
しない部分が生じる。そのため、コンタクトホール底面
のようにアドヒージョン層が有る部分にはタングステン
が被着するが、アドヒージョン層の無い部分にはタング
ステンが形成されず、結局、図8に示したように、タン
グステン配線305が形成されない空孔306が形成さ
れ、コンタクト抵抗値のばらつきを生じたり、極端な場
合にはタングステン配線305が断線することになる。However, since an adhesion layer such as titanium nitride is usually formed by a sputtering method, the step coverage in a contact hole having a high aspect ratio is poor, and the adhesion layer does not adhere to the side wall deep in the contact hole. Parts arise. Therefore, tungsten is deposited on a portion having an adhesion layer such as the bottom surface of a contact hole, but tungsten is not formed on a portion without an adhesion layer. As a result, a tungsten wiring 305 is formed as shown in FIG. Holes 306 that are not formed are formed, causing variations in the contact resistance value, and in extreme cases, the tungsten wiring 305 is disconnected.
【0005】[0005]
【課題を解決するための手段】本発明の半導体装置は、
基板上に形成された絶縁膜と、前記絶縁膜の所定領域に
設けられたコンタクトホールと、前記コンタクトホール
の側壁に設けられた第1の導電体層とを有し、前記第1
の導電体層は前記基板上に前記絶縁膜を介して設けられ
ていることを特徴とする。更に、本発明の半導体装置の
製造方法は、基板上の一部に第1の導電体層を形成する
工程と、前記基板表面及び前記第1の導電体層表面に絶
縁膜を形成する工程と、前記第1の導電体層上の絶縁膜
及び前記第1の導電体層を貫通するコンタクトホールを
形成する工程と、前記コンタクトホール内に第2の導電
体層を形成する工程とを有することを特徴とする。According to the present invention, there is provided a semiconductor device comprising:
An insulating film formed on a substrate, a contact hole provided in a predetermined region of the insulating film, and a first conductor layer provided on a side wall of the contact hole;
Wherein the conductive layer is provided on the substrate via the insulating film. Further, the method for manufacturing a semiconductor device according to the present invention includes a step of forming a first conductor layer on a part of a substrate, and a step of forming an insulating film on the substrate surface and the first conductor layer surface. Forming a contact hole penetrating the insulating film on the first conductor layer and the first conductor layer, and forming a second conductor layer in the contact hole. It is characterized by.
【0006】[0006]
【実施例】以下、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the drawings.
【0007】図1は本発明の第1の実施例を説明するた
めの断面図である。本実施例は配線材料としてCVD法
によるタングステンを用いている。シリコン基板101
上の酸化膜102上に設けられた導電体層120bは、
コンタクトホール110の側壁を成している。導電体層
120bにより形成されるコンタクトホール110の側
壁部分にはアドヒージョン層は形成されないが、コンタ
クトホール110底面,及び平坦性に優れたBPSG膜
等からなる層間膜103により形成されるコンタクトホ
ール110の側壁部分には例えば窒化チタン等より成る
アドヒージョン層104a,104bが形成されてい
る。このため、コンタクトホール110に対するタング
ステン配線105の堆積性(被着性)は良好になり、コ
ンタクトホール110側壁における空孔の発生は起らな
い。FIG. 1 is a sectional view for explaining a first embodiment of the present invention. In this embodiment, tungsten is used as a wiring material by CVD. Silicon substrate 101
The conductor layer 120b provided on the upper oxide film 102 includes:
The side wall of the contact hole 110 is formed. Although no adhesion layer is formed on the side wall of the contact hole 110 formed by the conductor layer 120b, the contact hole 110 formed by the bottom surface of the contact hole 110 and the interlayer film 103 made of a BPSG film or the like having excellent flatness is formed. Adhesion layers 104a and 104b made of, for example, titanium nitride are formed on the side wall portions. For this reason, the deposition property (adhesion property) of the tungsten wiring 105 on the contact hole 110 is improved, and no vacancy occurs on the side wall of the contact hole 110.
【0008】図2〜図5を用いて本実施例の構造を得る
ための製造工程を説明する。まず、シリコン基板101
表面にMOSトランジスタ(図示せず)やバイポーラト
ランジスタ(図示せず)などの素子を形成した後、10
0nm程度の酸化膜102によりシリコン基板101表
面を被覆する。更に、例えば燐を拡散した400nm程
度の多結晶シリコン膜からなる導電体層120を形成す
る〔図2〕。次に、フォトレジスト膜108をマスク
に、導電体層120をドライエッチングして導電体層1
20aを形成する〔図3〕。次に、平坦化に優れたBP
SG膜等からなる層間膜103を500nm程度形成
し、平坦化のための熱処理を行なう〔第4〕。次に、フ
ォトレジスト膜109をマスクにして、まず導電体層1
20a上の層間膜103を希釈弗酸により等方性エッチ
ングし、続いて導電体層120a,酸化膜102に対し
て異方性エッチングを行ない、コンタクトホール110
及び導電体層120bを形成する〔図5〕。A manufacturing process for obtaining the structure of this embodiment will be described with reference to FIGS. First, the silicon substrate 101
After forming elements such as a MOS transistor (not shown) and a bipolar transistor (not shown) on the surface,
The surface of the silicon substrate 101 is covered with an oxide film 102 of about 0 nm. Further, a conductor layer 120 made of, for example, a polycrystalline silicon film of about 400 nm in which phosphorus is diffused is formed (FIG. 2). Next, the conductor layer 120 is dry-etched using the photoresist film 108 as a mask to form the conductor layer 1.
20a is formed (FIG. 3). Next, BP with excellent flattening
An interlayer film 103 made of an SG film or the like is formed to a thickness of about 500 nm, and heat treatment for planarization is performed [fourth]. Next, using the photoresist film 109 as a mask, first, the conductor layer 1 is formed.
The interlayer film 103 on the top surface 20a is isotropically etched with diluted hydrofluoric acid, and then the conductive layer 120a and the oxide film 102 are anisotropically etched to form contact holes 110.
Then, a conductor layer 120b is formed (FIG. 5).
【0009】その後、スパッタ法により窒化チタン等か
らなるアドヒージョン層104a,104bを形成し、
全面に6弗化タングステン(WF6 )ガスの水素(H2
)ガスによる還元反応によるCVD法によりタングス
テン膜を堆積し、これをパターニングしてタングステン
配線105を形成し、タングステン配線105をマスク
にアドヒージョン層104bの不用部分をエッチング除
去し、図1に示した半導体装置を形成する。Thereafter, adhesion layers 104a and 104b made of titanium nitride or the like are formed by a sputtering method,
Tungsten hexafluoride (WF6) gas of hydrogen (H2
1) A tungsten film is deposited by a CVD method using a reduction reaction with a gas, is patterned to form a tungsten wiring 105, and unnecessary portions of the adhesion layer 104b are removed by etching using the tungsten wiring 105 as a mask. Forming device.
【0010】図6は本発明の第2の実施例を説明するた
めの断面図である。本実施例は配線としてアルミニウム
配線206を用いている。シリコン基板201上の酸化
膜202上に設けられた導電体層220は、コンタクト
ホール210の側壁を成している。導電体層220によ
り形成されるコンタクトホール210の側壁部分にはア
ドヒージョン層は形成されないが、コンタクトホール2
10底面,及び層間膜203により形成されるコンタク
トホール210の側壁部分には例えば窒化チタン等より
成るアドヒージョン層204a,204bが形成されて
いる。コンタクトホール210における導電体層220
に囲まれた部分には、第2の導電体層であるところのタ
ングステン205が埋設されている。本実施例では、配
線をタングステンからアルミニウムに変えることによ
り、配線の導電率が本発明の第1の実施例に比べて5倍
になる。FIG. 6 is a sectional view for explaining a second embodiment of the present invention. In this embodiment, an aluminum wiring 206 is used as the wiring. The conductor layer 220 provided on the oxide film 202 on the silicon substrate 201 forms a side wall of the contact hole 210. Although no adhesion layer is formed on the side wall of the contact hole 210 formed by the conductor layer 220, the contact hole 2
Adhesion layers 204a and 204b made of, for example, titanium nitride or the like are formed on the bottom surface of the contact hole 10 and the side wall of the contact hole 210 formed by the interlayer film 203. Conductor layer 220 in contact hole 210
In the portion surrounded by, tungsten 205 which is the second conductive layer is buried. In the present embodiment, by changing the wiring from tungsten to aluminum, the conductivity of the wiring is five times that of the first embodiment of the present invention.
【0011】[0011]
【発明の効果】以上説明したように本発明は、コンタク
トホールの側壁に導電体層を設けることにより、窒化チ
タンなどのアドヒージョン層がコンタクトホールの側壁
に形成されなくても、コンタクトホール内に空孔を形成
することなく通常のCVD法によるタングステンにより
配線を形成することが可能となる。As described above, according to the present invention, by providing a conductor layer on the side wall of the contact hole, even if an adhesion layer such as titanium nitride is not formed on the side wall of the contact hole, the present invention provides an empty space in the contact hole. Wiring can be formed by tungsten by a normal CVD method without forming a hole.
【0012】例えば、図7に示すように、本発明の第1
の実施例を例にとり、これと従来の半導体装置コンタク
トホール構造とのコンタクトホール径に対するコンタク
ト抵抗を比較すると、コンタクトホール径が1μm程度
でのコンタクト抵抗のばらつき及び上昇などに対して効
果があることは明らかである。For example, as shown in FIG.
Taking the example of Example as an example and comparing the contact resistance with the conventional semiconductor device contact hole structure with respect to the contact hole diameter, it is effective for the variation and increase of the contact resistance when the contact hole diameter is about 1 μm. Is clear.
【図1】本発明の第1の実施例を説明するための断面図
である。FIG. 1 is a cross-sectional view for explaining a first embodiment of the present invention.
【図2】本発明の第1の実施例の構造を得るための製造
方法を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining a manufacturing method for obtaining a structure according to a first embodiment of the present invention.
【図3】本発明の第1の実施例の構造を得るための製造
方法を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining a manufacturing method for obtaining the structure of the first embodiment of the present invention.
【図4】本発明の第1の実施例の構造を得るための製造
方法を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining a manufacturing method for obtaining the structure of the first embodiment of the present invention.
【図5】本発明の第1の実施例の構造を得るための製造
方法を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining a manufacturing method for obtaining the structure of the first embodiment of the present invention.
【図6】本発明の第2の実施例を説明するための断面図
である。FIG. 6 is a sectional view for explaining a second embodiment of the present invention.
【図7】本発明の第1の実施例の効果を説明するための
グラフである。FIG. 7 is a graph for explaining the effect of the first embodiment of the present invention.
【図8】従来の半導体装置におけるコンタクトホール構
造を説明するための断面図である。FIG. 8 is a sectional view illustrating a contact hole structure in a conventional semiconductor device.
101,201,301 シリコン基板 102,202,302 酸化膜 103,203,303 層間膜 104a,104b,204a,204b,304a,
304b アドヒージョン層 105,305 タングステン配線 108,109 フォトレジスト膜 110,210,310 コンタクトホール 120,120a,120b 導電体層 205 タングステン 206 アルミニウム配線 306 空孔101, 201, 301 Silicon substrates 102, 202, 302 Oxide films 103, 203, 303 Interlayer films 104a, 104b, 204a, 204b, 304a,
304b Adhesion layer 105,305 Tungsten wiring 108,109 Photoresist film 110,210,310 Contact hole 120,120a, 120b Conductor layer 205 Tungsten 206 Aluminum wiring 306 Vacancy
Claims (6)
の所定領域に設けられたコンタクトホールと、前記コン
タクトホールの側壁に設けられた第1の導電体層とを有
し、前記第1の導電体層は前記基板上に前記絶縁膜を介
して設けられていることを特徴とする半導体装置。An insulating film formed on a substrate, a contact hole provided in a predetermined region of the insulating film, and a first conductor layer provided on a side wall of the contact hole. A semiconductor device, wherein a first conductor layer is provided on the substrate via the insulating film.
の導電体層を有することを特徴とする請求項1記載の半
導体装置。A second buried contact hole buried in the contact hole;
2. The semiconductor device according to claim 1, further comprising:
工程と、前記基板表面及び前記第1の導電体層表面に絶
縁膜を形成する工程と、前記第1の導電体層上の絶縁膜
及び前記第1の導電体層を貫通するコンタクトホールを
形成する工程と、前記コンタクトホール内に第2の導電
体層を形成する工程とを有することを特徴とする半導体
装置の製造方法。3. A step of forming a first conductor layer on a part of a substrate, a step of forming an insulating film on the surface of the substrate and the surface of the first conductor layer, and A step of forming a contact hole penetrating an insulating film on the layer and the first conductor layer; and a step of forming a second conductor layer in the contact hole. Production method.
することを特徴とする請求項3記載の半導体装置の製造
方法。4. The method according to claim 3, further comprising the step of forming an adhesive layer on said insulating film.
ことを特徴とする請求項3記載の半導体装置の製造方
法。5. The method according to claim 3, wherein said second conductor layer is made of tungsten.
方性エッチングし、さらに前記第1の導電体層上の絶縁
膜の一部と前記第1の導電体層を異方性エッチングして
前記コンタクトホールを形成することを特徴とする請求
項3記載の半導体装置の製造方法。6. A part of the insulating film on the first conductor layer is isotropically etched, and the part of the insulating film on the first conductor layer and the first conductor layer are further etched. 4. The method according to claim 3, wherein the contact hole is formed by anisotropic etching.
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JP2400176A JP3063165B2 (en) | 1990-12-03 | 1990-12-03 | Semiconductor device and manufacturing method thereof |
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- 1990-12-03 JP JP2400176A patent/JP3063165B2/en not_active Expired - Fee Related
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