JP2950050B2 - プロセス制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプロセス制御装置に係
り、例えば温度、圧力、流量等のプロセス量をプロセス
制御する制御ループ系に用いるプロセス制御装置の改良
に関する。

【０００２】

【従来の技術】プロセス制御は、例えば図１６に示すよ
うに、制御対象１の制御量をセンサ３で測定し、この測
定信号を入力変換器５でその制御量に比例した制御入力
信号ＰＶに変換し、プロセス制御装置７でその制御入力
信号ＰＶと制御目標値ＳＶとの制御偏差が「０」になる
よう例えばＰＩＤ演算して制御出力信号ＭＶを出力し、
操作器９でその制御出力信号ＭＶに比例した操作量を出
力するとともに外乱要素が加わった状態で上記制御対象
１に加えて制御量を変化させる構成を有するもので、制
御対象１からの制御量を制御目標値ＳＶに一致させる閉
ループ制御であってフィードバック制御とも呼ばれる。
ところが、実際のプロセス制御では、操作器９からの操
作量に必ず飽和レベルが存在するから、この飽和レベル
以上の制御出力信号ＭＶが出力されても操作器９からの
操作量が飽和レベルで抑えられ、制御出力信号ＭＶにお
ける飽和レベルを越えた分が無効となって制御量に反映
されない。

【０００３】また、操作器９および制御対象１の機械特
性に起因する飽和レベルに加えて、制御ループ系の安全
性や良好な生産品質を確保する観点から、制御出力信号
ＭＶの変化範囲や変化率を制限する必要がある。そこ
で、プロセス制御装置７には、制御出力信号ＭＶの上限
制限値（以下、上限値と略す。）および下限制限値（以
下、下限値と略す。）を決める出力リミッタや、制御出
力信号ＭＶの許容変化率を決める出力変化率リミッタを
設けるのが一般的である。

【０００４】一方、プロセス制御装置７の演算手法とし
てはＰＩＤ演算が多用されるが、２自由度ＰＩＤも含め
てＰＩＤ演算では制御目標値ＳＶと制御入力信号ＰＶの
制御偏差をなくすために積分演算を用いる。しかしなが
ら、プロセス制御において制御目標値ＳＶを変更したり
制御ループに大きな外乱が加わった場合、ＰＩＤ演算結
果が大きな値となり、出力リミッタによって制御出力信
号ＭＶが制限されるものの、上述した積分演算の続行に
よってＰＩＤ演算結果がますます大きくなり、制御偏差
が減少してもＰＩＤ演算結果がなかなか出力リミッタの
制限値（上限値、下限値）内に入らず、制御入力信号Ｐ
Ｖの行き過ぎ量が大きくなってしまう、いわゆるリセッ
トワインドアップ現象が生じ易い。

【０００５】そのため、上述したプロセス制御装置７に
は、ＰＩＤ演算結果が出力リミッタの制限値を越えてい
るとき、積分演算を止めたり制限して積分動作による出
力上昇分や下降分を抑えてリセットワインドアップ現象
を防止するアンチリセットワインドアップ（ＡＲＷ）機
能が設けられている。また、プロセス制御装置７におけ
るＰＩＤ演算手法は大別して位置形と速度形に分類され
る。

【０００６】位置形のＰＩＤ演算は、制御偏差に対して
比例Ｐ、積分Ｉ、微分Ｄの各演算を行い、それらを加算
してＰＩＤ演算結果として制御出力信号ＭＶを直接得る
ものであり、リセットワインドアップ現象を防止するた
めに、制御偏差の絶対値がある値より大きいときに積分
演算を制限又は停止するよう構成するのが一般的であ
る。他方、速度形のＰＩＤ演算は、制御偏差に対して比
例の変化分△Ｐ、積分の変化分△Ｉ、微分の変化分△Ｄ
の各演算を行い、これらを加算して得たＰＩＤ変化分演
算結果を順次前回の制御出力信号ＭＶに加算してその時
点の制御出力信号ＭＶを得るものである。

【０００７】この速度形のＰＩＤ演算においてリセット
ワインドアップ現象を防止するには、ＰＩＤ変化分演算
結果と前回の制御出力信号ＭＶの加算結果が出力リミッ
タの制限値を越えたとき、その加算結果を出力リミッタ
の制限値に置き換える加算結果修正処理を行うことによ
って実現している。ところで、位置形のＰＩＤ演算にお
ける上述したアンチリセットワインドアップ機能は、制
御偏差の大きさによって積分演算を制限又は停止するか
ら、プロセス制御装置７の手動／自動のバンプレス切換
えが難しい等の難点があるので、位置形のＰＩＤ制御装
置７でも速度形における加算結果修正処理と等価な積分
演算修正処理、すなわち、ＰＩＤ演算結果が出力リミッ
タの制限値を越えたとき、積分演算結果を修正してＰＩ
Ｄ演算結果が出力リミッタの制限値に一致するようにし
ているプロセス制御装置が多い。

【０００８】図１７は、従来の位置形ＰＩＤ演算機能を
有するプロセス制御装置７のブロック図を示している。
なお、後述する実施例も含めて特に指摘しない限り逆動
作として説明する。図１７において、偏差演算部１１で
ｎ時点の制御入力信号ＰＶｎおよび制御目標値ＳＶｎか
らｎ時点の制御偏差Ｅｎを得て比例演算部１３、微分演
算部１５および積分変化演算部１７へ出力し、比例演算
部１３で比例演算結果Ｐｎを、微分演算部１５で微分演
算結果Ｄｎを、積分変化演算部１７でｎ時点の積分変化
分演算結果ΔＩｎを得て、加算部１９でそれら比例演算
結果Ｐｎと微分演算結果Ｄｎを加算してｎ時点のＰＤ演
算結果（ＰＤｎ：比例＋微分）を得て加算部２１へ加え
る。

【０００９】積分変化演算部１７からの積分変化分演算
結果ΔＩｎはスイッチＳＷ１を介して加算部２３へ加
え、この加算部２３では記憶部（Ｚ^-1）２５で記憶され
た後述するｎ−１時点の記憶結果と加算して加算部２１
へ加え、この加算部２１からｎ時点のＰＩＤ演算結果
（ＰＩＤｎ：比例＋積分＋微分）を出力リミッタ２７へ
加える。これら積分変化演算部１７、スイッチＳＷ１、
加算部２３および記憶部２５で積分演算部２９が形成さ
れている出力リミッタ２７では、ＰＩＤ演算結果ＰＩＤ
ｎが予め設定された出力リミッタの上限値ＭＨおよび下
限値ＭＬを越えるときには、それら上限値ＭＨおよび下
限値ＭＬをｎ時点の制御出力信号ＭＶｎとして減算部３
１や図１７では省略した制御対象へ出力するとともに、
ＰＩＤ＞ＭＨおよびＰＩＤ＜ＭＬとなったとき各々
「１」に変化する論理信号をＯＲゲート３３へ出力す
る。

【００１０】減算部３１では出力リミッタ２７からのｎ
時点の制御出力信号ＭＶｎからｎ時点のＰＤ演算結果Ｐ
Ｄｎを減算してスイッチＳＷ２へ加え、記憶部２５はス
イッチＳＷ２を介して減算部３１からの減算結果又は加
算部２３からの加算結果を１時点分遅延記憶して加算部
２３へ出力する。ＰＩＤ演算結果ＰＩＤｎが上限値ＭＨ
および下限値ＭＬを越えるとき、ＯＲゲート３３から出
力される積分修正信号ＳによってスイッチＳＷ１、ＳＷ
２が「０」側の端子から「１」側の端子へ切換え制御さ
れる。これら減算部３１、ＯＲゲート３３、スイッチＳ
Ｗ２にて積分演算修正部３５が形成されている。

【００１１】このような位置形のプロセス制御装置７で
は、ＰＩＤ演算結果ＰＩＤｎが出力リミッタ２９の上限
値ＭＨと下限値ＭＬの間に入っていれば（ＭＬ≦ＰＩＤ
ｎ≦ＭＨ）、ＯＲゲート３３からの積分修正信号Ｓが
「０」となって積分演算修正部３５のＳＷ１、ＳＷ２が
「０」側端子へ切換わるから、 のように演算され、ＰＩＤ演算結果ＰＩＤｎが制御出力
信号ＭＶｎとしてそのまま出力される。

【００１２】しかし、ＰＩＤ演算結果ＰＩＤｎが上限値
ＭＨ又は下限値ＭＬのいずれかを越えると（ＭＬ＞ＰＩ
Ｄｎ又はＭＨ＜ＰＩＤｎ）、積分修正信号Ｓが「１」に
変化してＳＷ１、ＳＷ２が「１」側端子へ切換わり、 Ｉｎ＝（Ｉｎ−１）＝ＭＶｎ−ＰＤｎ （＝ＭＨ−ＰＤｎ又は＝ＭＬ−ＰＤｎ） ＰＩＤｎ＝ＰＤｎ＋Ｉｎ＝ＭＶｎ （＝ＭＨ又は＝ＭＬ） のように積分演算結果Ｉｎが修正され、ＰＩＤ演算結果
ＰＩＤｎが出力リミッタ２９の上限値ＭＨ又は下限値Ｍ
Ｌと等しくなり、制御出力信号ＭＶｎとして出力され
る。

【００１３】図１８は、従来の速度形ＰＩＤ演算機能を
有するプロセス制御装置７のブロック図である。図１８
において、偏差演算部３７でｎ時点の制御入力信号ＰＶ
ｎおよび制御目標値ＳＶｎからｎ時点の制御偏差Ｅｎを
得て比例変化演算部３９、微分変化演算部４１および積
分変化演算部４３へ出力し、比例変化演算部３９で比例
変化分演算結果ΔＰｎを、微分変化演算部４１で微分変
化分演算結果ΔＤｎを、積分変化演算部４３でｎ時点の
積分変化分演算結果ΔＩｎを得て、加算部４５でそれら
比例変化分演算結果ΔＰｎと微分変化分演算結果ΔＤｎ
を加算してｎ時点のＰＤ変化分演算結果（ΔＰＤｎ：比
例＋微分）を得て加算部４７へ加える。

【００１４】加算部４７ではそのＰＤ変化分演算結果Δ
ＰＤｎと積分変化分演算結果ΔＩｎを加算して加算部４
９へ加え、加算部４９ではΔＰＩＤ変化分演算結果ΔＰ
ＩＤｎと記憶部（Ｚ^-1）５１に記憶された後述するｎ−
１時点の記憶結果とを加算し、得られたＰＩＤ演算結果
ＰＩＤｎを出力リミッタ５３へ加える。これら加算部４
９および記憶部５１は変化分加算部５５を形成してい
る。この出力リミッタ５３では、ＰＩＤ演算結果ＰＩＤ
ｎが上限値ＭＨ又は下限値ＭＬを越えないとき、そのＰ
ＩＤ演算結果ＰＩＤｎを制御出力信号ＭＶｎとして記憶
部５１や図示しない制御対象へ出力し、越えるときには
それら上限値ＭＨおよび下限値ＭＬをｎ時点の制御出力
信号ＭＶｎとして出力し、記憶部５１はその制御出力信
号ＭＶｎを記憶する。

【００１５】このような速度形のプロセス制御装置７で
は、ＰＩＤ演算結果ＰＩＤｎが出力リミッタ５３の上限
値ＭＨと下限値ＭＬの間に入っていれば（ＭＬ≦ＰＩＤ
ｎ≦ＭＨ）、制御出力信号ＭＶｎとしてＰＩＤ演算結果
ＰＩＤｎがそのまま出力される。しかし、ＰＩＤ演算結
果ＰＩＤｎが上限値ＭＨ又は下限値ＭＬいずれかを越え
たとき（ＭＬ＞ＰＩＤｎ又はＭＨ＜ＰＩＤｎ）、 ＭＶｎ＝ＭＨ（又は＝ＭＬ） ＭＶｎ−１＝ＭＶｎ（＝ＭＨ又は＝ＭＬ） のように制御出力信号ＭＶｎとして上限値ＭＨ又は下限
値ＭＬが出力されるとともに、１時点前の制御出力信号
ＭＶｎ−１がＰＩＤ演算結果ＰＩＤｎではなく、出力リ
ミッタ５３の上限値ＭＨ又は下限値ＭＬに修正される。

【００１６】なお、図１７および図１８の破線を示した
フィードフォワード部５９は制御目標値ＳＶｎに対する
修正演算をする部分である。このような従来のプロセス
制御装置７では、正常な動作変更例えば制御目標値ＳＶ
ｎが変更されると、図１９（Ａ）および（Ｂ）の制御応
答波形図に示すように、ＰＩＤ演算結果ＰＩＤｎが出力
リミッタの上限値ＭＨを越えたとき、制御出力信号ＭＶ
ｎがその上限値ＭＨに制限されるとともに、位置形ＰＩ
Ｄでは積分演算結果Ｉｎを、速度形ＰＩＤでは１時点前
の制御出力信号ＭＶｎ−１を修正することにより、ＰＩ
Ｄ演算結果ＰＩＤｎを上限値ＭＨに一致させる。

【００１７】そのため、制御入力信号ＰＶｎが制御目標
値ＳＶｎに近づくと、ＰＩＤ演算結果ＰＩＤｎ（制御出
力信号ＭＶｎ）が実線のようにすみやかに上限値ＭＨを
離れ、制御入力信号ＰＶｎの増加を抑えるように働くた
め、同図中の破線のように修正処理を行わない場合に比
べてリセットワインドアップ現象が抑制され、位置形お
よび速度形ＰＩＤの双方で制御目標値ＳＶｎに対する行
き過ぎ量を抑えることができる。

【００１８】

【発明が解決しようとする課題】しかしながら、上述し
た従来のプロセス制御装置７では、例えば誤設定によっ
て通常の１００倍といった異常なＰＩＤ定数が設定され
て制御ループが不安定になったり、連続的なノイズが制
御入力信号ＰＶラインに混入し、ＰＩＤ演算結果が振動
して周期的に出力リミッタ２７、５３の制限値を越える
場合には、その制限値を越える度にＰＩＤ演算結果がそ
の制限値に一致するように積分結果を修正され、制御偏
差Ｅｎに対応した比例出力および積分出力（特に比例出
力分）が積分結果の修正の度に失われることになる。そ
のため、制御出力信号ＭＶが制御目標値ＳＶに対する本
来の適正な値へ収束することができず、制御ループへ悪
影響を与え、はなはだしい場合は制御不能状態に陥るお
それがある。

【００１９】また、図２０（Ａ）および（Ｂ）に示すよ
うに、制御安定状態の制御入力信号ＰＶラインにインパ
ルス状ノイズが混入し、ノイズの立ち下がり部でＰＩＤ
演算結果が出力リミッタの上限値ＭＨを越え、修正処理
によってＰＩＤ演算結果ＰＩＤｎを上限値ＭＨに一致さ
せた場合、次の時点でそのノイズが立ち上がって消滅す
ると、先に修正処理によって修正した分だけ余分にＰＩ
Ｄ演算結果ＰＩＤｎが引き戻される引き戻し現象が発生
し、同図中の破線で示すように、修正処理をしない実線
の場合に比べて再び制御が安定するまでに時間がかかる
欠点がある。図２１（Ａ）および（Ｂ）は図２０と逆方
向のインパルス状ノイズによって生じる引き戻し現象の
悪影響を示すものである。

【００２０】この引き戻し現象は、上述した制御入力信
号ＰＶラインの断線、接触不良、ショート等の異常時や
その修復時にも発生する可能性がある。これらは、位置
形のプロセス制御装置７においてＰＩＤ演算結果が出力
リミッタ２７、５３の制限値を越えた場合の不具合であ
るが、出力変化率リミッタが付加されている場合も、１
時点前の制御出力信号ＭＶｎ−１に許容信号変化率を加
減算した値をそれぞれ出力リミッタの上限値ＭＨおよび
下限値ＭＬとみなすと、同様な不具合が発生する。さら
に、この位置形のプロセス制御装置７における積分演算
修正処理の不具合は、速度形ＰＩＤの加算結果修正処理
においても、全く同様に発生する。

【００２１】もっとも、このような不具合に対し、位置
形のプロセス制御装置７では、積分演算の修正動作を連
続的に行わずに一定の時間間隔毎に間欠的に行ったり、
瞬時に行わずに一定の時間をかけて徐々に行うことによ
って引き戻し現象を軽減したものがあるが、引き戻し現
象の不具合を完全には解決することは困難である。ま
た、速度形のプロセス制御装置７では、加算結果が出力
リミッタ５３の制限値を越えた場合、制御偏差Ｅｎの符
号とＰＩＤ演算結果が出力リミッタ５３の制限値を越え
た方向が逆の場合以外、積分値をホールドするとともに
加算結果を修正しないで単純にリミットするようにした
ものがある（図１９参照）。

【００２２】しかし、このように構成すると、正常動作
時における積分値の修正もなくなるため、その分だけ制
御目標値ＳＶの変更に対するリセットワインドアップ防
止効果が劣り、制御入力信号ＰＶｎの行き過ぎ量が若干
大きくなる欠点がある。本発明者は、ＰＩＤ演算結果Ｐ
ＩＤｎと上限値ＭＨや下限値ＭＬとの関係と、並びに制
御入力信号ＰＶｎの立上がり又は立下がり、すなわち変
化方向によって上述した引き戻しが発生したり抑えられ
る点に着目し、本発明を完成させた。本発明はそのよう
な従来の欠点を解決するためになされたもので、目標値
の変更に対するリセットワインドアップ現象を抑制する
ことが可能で、かつＰＩＤ定数の設定、連続的なノイズ
やインパルス状のノイズの混入によって制御ループが不
安定になっても、制御出力信号がそれらに起因して引戻
されることを抑制し、制御に対する悪影響を最小限に止
めたプロセス制御装置の提供を目的とする。

【００２３】

【課題を解決するための手段】そのような課題を解決す
るために本発明に係る第１の構成は、制御目標値と制御
対象からの制御入力信号から求めた制御偏差をなくすよ
うに少なくとも位置形の比例演算および積分演算を行
い、それらを加算して演算結果を得る制御演算部と、設
定された上限値および下限値によってその演算結果を制
限した制御出力信号を上記制御対象に出力する出力リミ
ッタと、その演算結果が上限値又は下限値に制限された
ときにその演算結果がそれら上限値又は下限値に一致す
るようにその制御演算部の積分演算値を修正する積分演
算修正部に加え、積分演算修正判断部を有している。こ
の積分演算修正判断部は、その制御入力信号の変化方向
と演算結果が上限値および下限値を越える方向とから制
御入力信号の変化の正常又は異常を判定し、異常と判定
したときにその積分演算修正部による積分演算値の修正
を禁止し、演算結果が上限値と下限値の間に戻ったと
き、又は当該時点の制御入力信号が前記積分演算値の修
正を禁止した時点より１時点前の制御入力信号レベルに
戻ったとき、積分演算値修正の禁止を解除するものであ
る。

【００２４】また、本発明に係る第２の構成は、制御目
標値と制御対象からの制御入力信号とから求めた制御偏
差をなくすように少なくとも速度形の比例変化分演算お
よび積分変化分演算を行い、それらを１時点前の演算結
果と加算して当該時点の演算結果を得る制御演算部と、
設定された上限値および下限値によってその演算結果を
制限した制御出力信号を上記制御対象へ出力する出力リ
ミッタと、その演算結果が上限値又は下限値に制限され
たときに加算される１時点前の演算結果を上限値又は下
限値に置き換えてその制御演算部の加算結果を修正する
加算結果修正部に加え、加算結果修正判断部を有してい
る。この加算結果修正判断部は、制御入力信号の変化方
向と演算結果が上限値および下限値を越える方向とから
制御入力信号の変化の正常又は異常を判定し、異常と判
定した場合にその加算結果修正部の加算結果の修正を禁
止し、上限値から下限値の間に戻ったとき、又は当該時
点の制御入力信号がその加算結果の修正を禁止した時点
より１時点前の制御入力信号レベルに戻ったとき、加算
結果修正の禁止を解除するものである。そして、上述し
た第１および第２の構成では、１時点前の上記制御出力
信号値に許容信号変化幅を加算した値と上記上限値のう
ち小さい方を実際の上限値とし、１時点前の上記制御出
力信号から許容信号変化幅を減算した値と上記下限値の
うち大きい方を実際の下限値として上記出力リミッタに
設定し、上記制御出力信号の変化率を制限する出力変化
率リミッタを設けるよう構成可能である。

【００２５】

【作用】このような手段を備えた本発明の第１の構成で
は、位置形ＰＩＤ演算結果が出力リミッタの制限値を越
えると、積分演算修正判断部が、制御入力信号ＰＶの正
常又は異常を出力リミッタの制限値を越えた方向と制御
入力信号ＰＶの変化方向から判定し、積分演算修正処理
を実行又は禁止させる。例えば、適正なＰＩＤ定数で制
御目標値ＳＶを正方向に変更して、ＰＩＤ演算結果が出
力リミッタの上限値を越えたときの制御入力信号ＰＶの
変化方向が非負（零又は正）であれば、その積分演算修
正判断部が正常と判定して積分演算修正処理を実行さ
せ、ＰＩＤ演算結果が出力リミッタの制限値に戻される
のでリセットワインドアップ現象が抑制される。

【００２６】また、ノイズの混入などでＰＩＤ演算結果
が出力リミッタの上限値を越えたときの制御入力信号Ｐ
Ｖの変化方向が負であれば、積分演算修正判断部が異常
と判定して積分演算修正処理を禁止し、異常な制御入力
信号ＰＶの変化に対してＰＩＤ演算結果の引き戻しが起
こらない。さらに、積分修正判断部は、異常と判定した
一時点前の正常な制御入力信号ＰＶを保持しており、Ｐ
ＩＤ演算結果が自然に上限値と下限値の間に戻ったとき
はもちろん、制御入力信号ＰＶがこの正常な保持値に復
帰したとき、積分修正処理の禁止が解除されるので、目
標値変更応答中に一時的にノイズで積分修正処理が禁止
されても、ノイズの影響がなくなれば、積分修正処理が
再実行され、リセットワインドアップ現象が防止され
る。

【００２７】逆に、ＰＩＤ演算結果が出力リミッタの下
限値を越えるときには、積分演算修正判断部が、制御入
力信号ＰＶの変化が零または負方向であれば正常である
と判定し、正方向であれば異常と判定して同様の積分演
算修正処理をし又はその修正処理を禁止する。また、第
２の構成では、前回の制御出力信号ＭＶｎ−１とＰＩＤ
変化分演算結果△ＰＩＤｎの加算結果が出力リミッタの
制限値を越えたとき、加算結果修正判断部が、制御入力
信号ＰＶの正常又は異常を出力リミッタの制限値を越え
た方向と制御入力信号ＰＶの変化方向から判定し、正常
と判定されたときにはその加算結果修正処理を実行し、
異常と判定したときにはそれらの処理を禁止する。そし
て、第１および第２の構成において出力変化率リミッタ
を設けた構成では、当該時点より１時点前の制御出力信
号値に許容信号変化幅を加算および減算するとともに、
それら加算結果および減算結果と、上限値および下限値
から実際の上限値および下限値を出力リミッタに設定す
る。

【００２８】

【実施例】以下、本発明の実施例を図面を参照して説明
する。なお、従来例と共通する部分には同一の符号を付
す。図１は本発明に係る第１の構成であり、位置形ＰＩ
Ｄ演算機能を有するプロセス制御装置を示す概略ブロッ
ク図である。図１において、制御演算部６１は、制御目
標値ＳＶと制御対象（図１では省略）からの制御入力信
号ＰＶとから求めた制御偏差をなくすように位置形の比
例演算、微分演算および積分演算を行い、それらを加算
してＰＩＤ演算結果を得て出力リミッタ（図１７参照）
２７へ出力するものであり、出力リミッタ２７はＰＩＤ
演算結果を上限値又は下限値で制限した制御出力信号Ｍ
Ｖｎを制御対象に出力するものである。

【００２９】積分演算修正部（図１７参照）３５は、Ｐ
ＩＤ演算結果が上限値又は下限値に制限されたとき、制
御演算部６１の積分演算値を修正してＰＩＤ演算結果を
上限値又は下限値に一致させるものである。積分演算修
正判断部６３は、その制御入力信号ＰＶの変化方向とＰ
ＩＤ演算結果が上限値又は下限値を越える方向とから制
御入力信号ＰＶの変化の正常又は異常を判定し、異常と
判定したときに積分演算修正部３５による積分演算値の
修正を禁止し、更に、ＰＩＤ演算結果が上限値と下限値
の間に戻ったとき、又は当該時点の制御入力信号ＰＶが
積分演算値の修正禁止をした時点より１時点前の制御入
力信号ＰＶレベルに戻ったとき、その積分演算値修正禁
止を解除するものである。なお、制御演算部６１は、少
なくとも比例演算および積分演算を行うよう形成可能で
あり、出力変化率リミッタ６５については後述する。

【００３０】本発明に係る第２の構成として、速度形の
ＰＩＤ演算機能を有するプロセス制御装置を構成するに
は、図１において、制御演算部６１が少なくとも速度形
の比例変化分演算および積分変化分演算を行い、出力リ
ミッタ２７が図１８の出力リミッタ５３になり、積分演
算修正部３５が加算結果修正部５７になり、積分演算修
正判断部６３が加算結果修正判断部６７に変更されるだ
けで、概略構成は変らない。この加算結果修正判断部６
７は、制御入力信号ＰＶの変化方向と、ＰＩＤ演算結果
が上限値又は下限値を越える方向とから制御入力信号Ｐ
Ｖの変化の正常又は異常を判定し、異常と判定したとき
加算結果修正部６７による加算結果修正を禁止し、その
ＰＩＤ演算結果が上限値と下限値の間に戻ったとき、又
は当該時点の制御入力信号ＰＶがその加算結果修正を禁
止した時点より１時点前の制御入力信号ＰＶレベルに戻
ったとき、その加算結果修正禁止を解除するものであ
る。

【００３１】そして、これら積分演算修正判断部６３や
加算結果修正判断部６７における修正処理の禁止条件を
まとめると、次のようになる。 禁止条件 ＰＩＤｎ＞ＭＨ かつ ＰＶｎ＜ＰＶｎ−１ 禁止条件 ＰＩＤｎ＜ＭＬ かつ ＰＶｎ＞ＰＶｎ−１ （ＰＶｎ−１はｎ−１時点の制御入力信号） そして、禁止条件が成立した時点より１時点前の制御入
力信号ＰＶｎ−１をホールド入力信号値ＰＨとすれば、
禁止条件成立時にはＰＨ＝ＰＶｎ−１となる。

【００３２】当該時点の制御入力信号ＰＶｎがノイズな
どで本来の変化方向と逆方向に動いた異常値であるとす
れば、ホールド入力信号値ＰＨは禁止条件が成立した時
点より１時点前の正常な制御入力信号値であるから、修
正処理禁止を解除するには、ＰＩＤ演算結果ＰＩＤｎが
自然に出力リミッタ２７、５３の出力制限値ＭＨ、ＭＬ
の間に入ってくるか、または制御入力信号ＰＶが正常な
値すなわちホールド入力信号値ＰＨレベルに復帰したと
きにすればよい訳である。また、積分演算修正判断部６
３や加算結果修正判断部６７における禁止解除条件をま
とめると、次のようになる。

【００３３】 解除条件 ＭＬ≦ＰＩＤｎ≦ＭＨ（禁止条件およびとも共通） 解除条件 ＰＶｎ≧ＰＨ（禁止条件のとき） ＰＶｎ≦ＰＨ（禁止条件のとき） 次に、上述した第１および第２の構成のプロセス制御装
置について詳細な構成を説明する。図２は本発明に係る
第１の構成（位置形のプロセス制御装置）を示すブロッ
ク図であるが、積分演算修正判断部６３およびスイッチ
ＳＷ４を除き他の構成、すなわち偏差演算部１１、比例
演算部１３、微分演算部１５、積分変化演算部１７、加
算部１９、加算部２１、２３、記憶部２５、出力リミッ
タ２７、積分演算部２９、減算部３１、ＯＲゲート３
３、積分演算修正部３５およびスイッチＳＷ１、ＳＷ２
は図１７とほぼ同様であり、積分演算修正判断部６３に
特徴がある。フィードフォワード部５９の図示は省略し
た。

【００３４】積分演算修正判断部６３は、ＯＲゲート３
３からの積分修正信号Ｓ、上限値ＭＨおよび下限値ＭＬ
でリミットされたとき「１」に変化する論理信号、並び
に制御入力信号ＰＶｎから上述した禁止条件および禁止
解除条件の有無を判断して積分演算修正部３５の動作を
禁止又は禁止解除するものである。なお、スイッチＳＷ
４については後述する。図３は、図２の積分演算修正判
断部６３およびその周辺を詳細に示すブロック図であ
る。図３において、制御入力信号ＰＶｎは記憶部６９、
減算部７１およびフラグリセット部７３に接続されてお
り、記憶部６９は制御入力信号を１時点分記憶して当該
時点より１時点前の制御入力信号ＰＶｎ−１を記憶部７
５および減算部７１へ出力するものである。

【００３５】記憶部７５は、後述するフラグ保持部７７
からの積分修正禁止信号Ｔが「０」から「１」に変化し
たとき、記憶部６９からの制御入力信号ＰＶｎ−１をホ
ールドし、ホールド信号ＰＨをフラグリセット部７３へ
出力するものであり、減算部７１は記憶部６９からの制
御入力信号ＰＶｎ−１から制御入力信号ＰＶｎを減算し
て得た入力信号変化量ＤＰをフラグセット部７９へ出力
するものである。このフラグセット部７９は、その入力
信号変化量ＤＰ、ＯＲゲート３３へ入力される上限値Ｍ
Ｈおよび下限値ＭＬでリミットされたとき「１」に変化
する論理信号、並びにフラグ保持部７７のフラグ状態を
取込み、上述した禁止条件又はの判定を実行し、禁
止条件が成立したときにはフラグ保持部７７のフラグ
を「１」に、禁止条件が成立したときには「２」に、
それ以外のときには「０」にセット（クリア）する機能
を有する。

【００３６】フラグ保持部７７は、フラグが「１」又は
「２」のとき積分修正禁止信号Ｔを「１」に、フラグが
「０」のとき「０」にしてＡＮＤゲート８１の一方の入
力側へ負論理で加えるとともに、上述した記憶部７５へ
加える機能を有している。フラグリセット部７３は、記
憶部７５からのホールド信号ＰＨ、制御入力信号ＰＶ
ｎ、ＯＲゲート３３からの積分修正信号Ｓおよびフラグ
保持部７７のフラグ状態を取込み、上述した解除条件
およびの判定を実行し、いずれかの解除条件が成立し
たときには、フラグ保持部７７のフラグを「０」にして
クリアする機能を有する。

【００３７】ＡＮＤゲート８１は、従来構成におけるＯ
Ｒゲート３３とスイッチＳＷ２の間に挿入されており、
他方の入力側にＯＲゲート３３からの積分修正信号Ｓを
加え、その出力側をスイッチＳＷ２に加えたものであ
り、フラグ保持部７７からの積分修正禁止信号Ｔが
「１」のとき積分修正信号ＳのスイッチＳＷ２への印加
を禁止し、積分修正禁止信号Ｔが「０」のときそれを加
える開閉ゲートである。すなわち、積分修正禁止条件成
立中に積分演算修正処理を禁止するものである。図２お
よび図３中のスイッチＳＷ３は積分修正禁止期間中の積
分演算を通常通りに続行するか、積分演算を停止して禁
止前の積分値でホールドするかの選択スイッチである。
通常では、制御演算部６１部分で制御偏差Ｅｎの符号お
よび絶対値の大きさによって切り換えることが望ましい
が、説明は省略する。

【００３８】この積分演算修正判断部６３の動作タイミ
ングを簡単に説明すると、例えば図４（Ａ）〜（Ｂ）の
ようになる。制御目標値ＳＶｎの変更によってＰＩＤ演
算結果ＰＩＤｎが上限値ＭＨを越える場合には、ＰＩＤ
演算結果ＰＩＤｎ（制御出力信号ＭＶｎ）が上限値ＭＨ
に抑えられるとともに積分演算が修正されるが、途中で
パルス性ノイズが発生して制御入力信号ＰＶｎが減少す
ると、フラグセット部７９が禁止条件の成立を判断し
てフラグ保持部７７にフラグ「１」を立て、１時点前の
制御入力信号ＰＶｎ−１が記憶部７５にホールドされ、
フラグの立てられた期間中でフラグ保持部７７からの積
分修正禁止信号Ｔが「１」になってＡＮＤゲートが閉じ
られ、スイッチＳＷ２による積分演算修正処理が禁止さ
れる。

【００３９】そして、制御入力信号ＰＶｎが増加して１
時点前の制御入力信号ＰＶｎ−１レベルに達すると、フ
ラグリセット部７３が解除条件を判断してフラグ保持
部７７のフラグをクリアし、フラグ保持部７７からの積
分修正禁止信号Ｔが「０」に変ってＡＮＤゲートが開放
され、積分修正信号Ｓによって積分演算修正処理が再開
される。上述した第１の構成に係るプロセス制御装置
は、図示はしないがＣＰＵやこのＣＰＵの動作プログラ
ムを格納したＲＯＭやインターフェースＩ／Ｏを主体と
するマイクロコンピュータによって構成するのが一般的
であり、一定間隔（サンプリング周期）で繰り返し実行
される。

【００４０】図５および図６は第１の構成に係るプロセ
ス制御装置７の動作を説明するフローチャートであり、
便宜上２図に分けて示すが、両図とも一連の処理動作を
示すものである。プログラムが開始されると、ステップ
５００でｎ時点の比例演算結果Ｐｎ、微分演算結果Ｄ
ｎ、ＰＤ演算結果ＰＤｎ、積分変化分演算結果△Ｉｎ、
積分演算結果Ｉｎ、ＰＩＤ演算結果ＰＩＤｎを得るＰＩ
Ｄ演算処理を行ない、ステップ５０１でフラグ保持部７
７内のフラグ内容を判別してフラグが「０」のときには
ステップ５０６へ移り、「０」以外の場合にはステップ
５０２又は５０４へ移って制御入力信号ＰＶｎとホール
ド入力信号値ＰＨの比較を行う。

【００４１】ステップ５０１にてフラグが「１」と判別
されるとステップ５０２に移ってＰＶｎ≧ＰＨか否か判
別し、このステップ５０２がＮＯであればステップ５０
６に移り、ＹＥＳの場合にはステップ５０３でフラグを
「０」にクリアしてステップ５０６に移る。ステップ５
０１にてフラグが「２」と判別されるとステップ５０４
に移ってＰＶｎ≦ＰＨか否か判別され、このステップ５
０４がＮＯであればステップ５０６に移り、ＹＥＳの場
合にはステップ５０５でフラグを「０」にクリアしてス
テップ５０６に移る。これらは制御入力信号ＰＶｎが正
常値に復帰したと判定された場合のフラグリセット処理
（修正禁止状態の解除処理）である。

【００４２】続く、ステップ５０６では１時点前の制御
入力信号ＰＶｎ−１と当該時点の制御入力信号ＰＶｎの
差から入力信号変化量ＤＰを算出してステップ５０７に
移る。ステップ５０７ではＰＩＤ演算結果ＰＩＤｎと下
限値ＭＬや上限値ＭＨとの比較を行ない、ＰＩＤ演算結
果ＰＩＤｎが下限値ＭＬと上限値ＭＨの間（リミット範
囲内）にあってＭＬ≦ＰＩＤｎ≦ＭＨであれば、ステッ
プ５０８でＭＶｎをＰＩＤｎにして図６のステップ５１
１へ移る。

【００４３】ステップ５０７でＭＨ＜ＰＩＤｎと判別さ
れると、ステップ５０９でＭＶｎ＝ＭＨにして図６のス
テップ５１２へ移り、ステップ５０７でＭＬ＞ＰＩＤｎ
と判別されると、ステップ５１０でＭＶｎ＝ＭＬにして
図６のステップ５２０へ移る。これらは出力リミッタ処
理である。次に、図５のステップ５０８でＭＶｎをＰＩ
Ｄｎにしたときには、図６のステップ５１１で強制的に
フラグを「０」にクリアしてステップ５１７へ移り、ス
テップ５１７で前回積分値Ｉｎ−１を今回の積分値Ｉｎ
で更新するとともに前回制御入力信号ＰＶｎ−１を今回
制御入力信号ＰＶｎで更新して終了する。

【００４４】また、図５のステップ５０９でＭＶｎ＝Ｍ
Ｈにしたときには、図６のステップ５１２へ移ってフラ
グが「１」でないか判断され、ＮＯの場合には引続き禁
止処理とし、ステップ５１６を介してステップ５１７へ
移り、ステップ５１７で前回積分値Ｉｎ−１や前回制御
入力信号ＰＶｎ−１を今回の積分値Ｉｎや制御入力信号
ＰＶｎで更新して終了する。なお、修正処理禁止中の積
分演算を停止して積分値をホールドする動作を選択して
いる場合はステップ５１６によって積分演算結果Ｉｎを
前回積分値Ｉｎ−１として積分値を更新しない。ステッ
プ５１２がＹＥＳの場合にはステップ５１３で入力信号
変化量ＤＰが０より大きいか否か、すなわち入力信号変
化量ＤＰの符号が判別され、入力信号変化量ＤＰが正
（ＰＶｎの変更方向が負）でステップ５１３がＹＥＳの
場合には積分修正処理を禁止するためにステップ５１４
でフラグ内容を「１」にする。

【００４５】続くステップ５１５では記憶部７５のホー
ルド入力信号値ＰＨを前回入力信号ＰＶｎ−１で更新
し、ステップ５１６を介してステップ５１７へ移り、ス
テップ５１７で前回積分値Ｉｎ−１や前回制御入力信号
ＰＶｎ−１を今回の積分値Ｉｎや制御入力信号ＰＶｎで
更新して終了する。この場合も、修正処理禁止中の積分
演算を停止して積分値をホールドする動作を選択してい
る場合は積分演算結果Ｉｎを前回積分値Ｉｎ−１として
積分値を更新しない。

【００４６】入力信号変化量ＤＰの符号が正でなくて
（ＰＶｎの変化方向が零又は正）ステップ５１３がＮＯ
の場合には、ステップ５１８でフラグを「０」にクリア
してステップ５１９で積分演算修正処理を実行して現在
の積分演算結果Ｉｎを Ｉｎ＝ＭＶｎ−ＰＤｎ＝ＭＨ−ＰＤｎ のように修正し、ステップ５１７へ進んで終了する。さ
らに、図５のステップ５１０でＭＶｎ＝ＭＬにしたとき
には、図６のステップ５２０でフラグが「２」か否か判
別され、ＮＯの場合には引続き禁止処理とし、ステップ
５２４を介してステップ５１７へ移り、ステップ５１７
で前回積分値Ｉｎ−１や前回制御入力信号ＰＶｎ−１を
今回の積分値Ｉｎや制御入力信号ＰＶｎで更新して終了
する。

【００４７】この場合も修正処理禁止中の積分演算を停
止して積分値をホールドする動作を選択している場合は
積分演算結果Ｉｎを前回積分値Ｉｎ−１として積分値を
更新しない。ステップ５２０がＹＥＳの場合にはステッ
プ５２１で入力信号変化量ＤＰが０より小さいか否か
（負か否か）判別され、入力信号変化量ＤＰが負（ＰＶ
ｎの変化方向が正）でステップ５２１がＹＥＳの場合に
は積分修正処理を禁止するためにステップ５２２でフラ
グ内容を「２」にし、ステップ５２３で記憶部７５のホ
ールド入力信号値ＰＨを前回入力信号ＰＶｎ−１で更新
し、ステップ５２４を介してステップ５１７へ移り、前
回積分値Ｉｎ−１や前回制御入力信号ＰＶｎ−１を同様
に更新して終了する。

【００４８】この場合も、修正処理禁止中の積分演算を
停止して積分値をホールドする動作を選択している場合
は積分演算結果Ｉｎを前回積分値Ｉｎ−１として積分値
を更新しない。入力信号変化量ＤＰの符号が正でステッ
プ５２１がＮＯの場合には、ステップ５１８でフラグを
「０」にクリアしてステップ５１９で積分演算修正処理
を実行し、現在の積分演算結果Ｉｎを Ｉｎ＝ＭＶｎ−ＰＤｎ＝ＭＬ−ＰＤｎ のように修正してステップ５１７へ進み、同様に終了す
る。

【００４９】このように本発明に係る第１の構成のプロ
セス制御装置７では、位置形のＰＩＤ演算において積分
演算修正部３５の動作を禁止又は禁止解除する積分演算
修正判断部６３を設けたから、制御目標値ＳＶｎを変更
してＰＩＤ演算結果ＰＩＤｎが出力リミッタ２７の上限
値ＭＨを越えると、制御出力信号ＭＶｎが上限値ＭＨに
制限されるとともに、積分演算結果Ｉｎを上限値ＭＨか
らＰＤ演算結果ＰＤｎを差引いた値に修正する修正処理
が実行されてＰＩＤ演算結果ＰＩＤｎを上限値ＭＨに一
致させるので、制御入力信号ＰＶｎが制御目標値ＳＶｎ
に近づくと制御出力信号ＭＶｎが速やかに上限値ＭＨを
離れ、制御入力信号ＰＶｎの増加を抑えるように働き、
リセットワインドアップ現象が抑制されて制御目標値Ｓ
Ｖｎに対する行き過ぎ量が改善される。

【００５０】また、異常なＰＩＤ定数の設定による制御
ループの不安定や、制御入力信号ＰＶｎに混入した連続
的なノイズによってＰＩＤ演算結果ＰＩＤｎが振動して
周期的に制限値ＭＨ又はＭＬを越えるような場合や、制
御入力信号ＰＶｎにインパルス状のノイズが混入してノ
イズの立ち上がりでＰＩＤ演算結果ＰＩＤｎが制限値Ｍ
Ｈ又はＭＬを越えた後にノイズが消滅しても、積分演算
修正判断部６３によって、引き戻し現象が発生するよう
な条件下での修正処理が禁止され、それら異常なＰＩＤ
定数、連続的なノイズおよびインパルス状のノイズに伴
う悪影響を最小限に抑えることができる。図７は本発明
に係る第２の構成（速度形のプロセス制御装置）を詳細
に示すブロック図である。

【００５１】この構成において、加算結果修正部５７、
加算結果修正判断部６７およびスイッチＳＷ４〜ＳＷ６
を除き、他の構成すなわち偏差演算部３７、比例変化演
算部３９、微分変化演算部４１、積分変化演算部４３、
加算部４５、４７、４９、記憶部５１、出力リミッタ５
３、変化分加算部５５は、上述した従来例を示す図１７
と同様であり、加算結果修正判断部６７は上述した第１
の構成の積分演算修正判断部６３とほぼ同様である。フ
ィードフォワード部５９の図示は省略した。図７におい
て、積分変化演算部４３はスイッチＳＷ４を介して加算
部４７に接続され、この加算部４７は更に加算部４９に
接続されており、この加算部４９は記憶部（Ｚ^-1）５１
で記憶されたｎ−１時点の記憶結果と加算してｎ時点の
ＰＩＤ演算結果（ＰＩＤｎ：比例＋積分＋微分）を出力
リミッタ５３へ出力するものである。

【００５２】出力リミッタ５３は、ＰＩＤ演算結果ＰＩ
Ｄｎが上限値ＭＨおよび下限値ＭＬを越えるときには、
それら上限値ＭＨおよび下限値ＭＬをｎ時点の制御出力
信号ＭＶｎとして図示しない制御対象やスイッチＳＷ５
へ出力するとともに、上限値ＭＨ又は下限値ＭＬでリミ
ットされているとき「１」に変化する論理信号をＯＲゲ
ート３３へ出力する。記憶部５１はスイッチＳＷ５を介
して出力リミッタ５３からの制御出力信号ＭＶｎ又は加
算部４９からの加算結果を１時点分遅延記憶して加算部
４９へ出力する。このスイッチＳＷ５にて加算結果修正
部５７が形成されている

【００５３】そして、加算結果修正判断部６７は、上述
した第１の構成に係る図３の記憶部６９、７５、減算部
７１、フラグセット部７９、フラグリセット部７３、フ
ラグ保持部７７およびＯＲゲート３３から形成されてい
るが、第１の構成のようにＡＮＤゲート８１を介さずに
フラグ保持部７７から加算結果修正禁止信号Ｔをスイッ
チＳＷ５、６へ直接加える構成となっている。なお、図
７中のＳＷ６は、図３のＳＷ３と同様に修正禁止期間中
の積分演算の動作を切り換えるものである。

【００５４】このような速度形のプロセス制御装置７で
は、位置形のプロセス制御装置７と異なり、１時点前の
制御出力信号ＭＶｎ−１を出力リミッタ５３の出力から
もってくるだけで、わざわざ加算結果修正部５７を設け
なくても自然に加算結果修正処理が行われるが、この修
正処理を一定条件で禁止したり許可したりするためには
図７のように加算結果修正部５７を独立させる必要があ
る。このような第２の構成に係る速度形のプロセス制御
装置７も、マイクロコンピュータによって構成するのが
一般的であり、図８および図９のようなフローチャート
で示すように動作する。便宜上２図に分けて示すのは図
５および図６と同様である。

【００５５】第２の構成に係るプロセス制御装置７のフ
ローチャートは、ＰＩＤ演算が速度形である点、積分演
算修正処理が加算結果修正処理になる点を除けば、図５
および図６と同様であるから、相違するステップを説明
する。すなわち、プログラムが開始されると、図８およ
び図９のようにステップ５００でｎ時点の比例変化分演
算結果ΔＰｎ、微分変化分演算結果ΔＤｎ、積分変化分
演算結果△Ｉｎ、ＰＩＤ変化分演算結果ΔＰＩＤｎおよ
びＰＩＤ演算結果ＰＩＤｎを得るＰＩＤ演算処理を行な
ってステップ５０１へ移り、以降のステップ５０１〜５
１５、ステップ５１８、ステップ５２０〜５２３の処理
は図５および図６と同様である。

【００５６】図９において、ステップ５１１やステップ
５１８でフラグ保持部７７のフラグを「０」にして、Ｐ
ＩＤ演算結果ＰＩＤｎが出力リミット範囲内もしくはＰ
ＩＤ演算結果ＰＩＤｎが出力リミット値ＭＨまたはＭＬ
を越えたが修正禁止条件でない場合には、ステップ５２
５やステップ５２９で前回の制御出力信号ＭＶｎ−１を
今回の制御出力信号ＭＶｎで更新する。一方、ステップ
５１４やステップ５２２でフラグを「１」又は「２」に
して修正禁止条件が成立している場合には、ステップ５
２６やステップ５３０で前回の制御出力信号ＭＶｎ−１
を今回のＰＩＤ演算結果ＰＩＤｎで更新する。

【００５７】そして、修正処理禁止中の積分演算を停止
して積分値をホールドする動作を選択している場合は、
ステップ５２７やステップ５３１で今回のＰＩＤ演算結
果ＰＩＤｎから積分変化分演算結果△Ｉｎを差し引いた
値で前回の制御出力信号ＭＶｎ−１を更新する。このよ
うな第２の構成に係る速度形のプロセス制御装置７にお
いても、加算結果修正部５７に対して、その加算結果修
正の動作を禁止又は禁止解除する加算結果修正判断部６
７を設けたから、制御目標値ＳＶｎを変更してＰＩＤ演
算結果ＰＩＤｎが出力リミッタ２７の上限値ＭＨを越え
ると、制御出力信号ＭＶｎが上限値ＭＨに制限されると
ともに、１時点前の制御出力信号ＭＶｎ−１の修正処理
が実行されてＰＩＤ演算結果ＰＩＤｎが上限値ＭＨに一
致するので、制御入力信号ＰＶｎが制御目標値ＳＶｎに
近づくと制御出力信号ＭＶｎが速やかに上限値ＭＨを離
れ、制御入力信号ＰＶｎの増加を抑えるように働き、リ
セットワインドアップ現象が抑制されて制御目標値ＳＶ
ｎに対する行き過ぎ量が抑えられる。

【００５８】また、異常なＰＩＤ定数の設定、連続的な
ノイズ、インパルス状のノイズの混入があっても、加算
結果修正判断部６７によって引き戻し現象が発生するよ
うな条件下での修正処理が禁止され、それら異常なＰＩ
Ｄ定数、連続的なノイズおよびインパルス状のノイズに
伴う悪影響を最小限に抑えることができる。上述した各
第１および第２の構成は出力リミッタ２７、５３を有す
る構成であったが、本発明では出力リミッタ２７、５３
に加えて出力変化率リミッタ６５を付加する構成も可能
である。

【００５９】図１０は、上述した出力リミッタ２７、５
３に出力変化率リミッタ６５を付加させた構成を示すブ
ロック図である。図において出力リミッタ２７、５３か
らの制御出力信号ＭＶｎを記憶部８３で記憶して１時点
前の制御出力信号ＭＶｎ−１を加算部８５および減算部
８７へ出力し、加算部８５ではその制御出力信号ＭＶｎ
−１と許容信号変化幅ＭΔを加算してローセレクタ８９
へ加え、減算部８７ではその制御出力信号ＭＶｎ−１か
ら許容信号変化幅ＭΔを減算してハイセレクタ９１へ加
え、ローセレクタ８９では加算結果と上限値ＭＨのうち
小さい方を実際の上限値Ｍ１として出力リミッタ２７、
５３へ加え、ハイセレクタ９１では減算結果と下限値Ｍ
Ｌのうち大きい方を実際の下限値Ｍ２として出力リミッ
タ２７、５３へ加える構成となって出力変化率リミッタ
６５が形成されている。

【００６０】すなわち、出力リミッタ２７、５３に設定
する上限値ＭＨおよび下限値ＭＬについて、実際の上限
値Ｍ１および下限値Ｍ２は、次のようになる。 Ｍ１＝ＭＩＮ［ＭＨ、（ＭＶｎ−１）＋Ｍ△］ Ｍ２＝ＭＡＸ［ＭＬ、（ＭＶｎ−１）−Ｍ△］ ここで、符号ＭＨは外部から設定する出力リミッタの上
限値、符号ＭＬは出力リミッタの下限値、符号Ｍ△は出
力変化率制限幅であり、符号ＭＩＮ（ａ、ｂ）はａとｂ
のいずれか小さい方、符号ＭＡＸ（ａ、ｂ）はａとｂの
いずれか大きい方とすれば良い。このように出力変化率
リミッタ６５の接続された出力リミッタ６５は、上述し
た第１および第２の構成と同様な効果が得られる。

【００６１】ところで、このような出力変化率リミッタ
６５は、位置形および速度形いずれの出力リミッタ２
７、５３でも実施可能であることは言うまでもない。次
に、上述した本発明および従来のプロセス制御装置７に
ついて、図１１〜図１５にそれらの動作シミュレーショ
ンを図示する。各シミュレーションは一例として位置形
の測定値微分ＰＩＤ演算（微分演算の入力が制御偏差で
なく制御入力信号であるＰＩＤ演算）について実行し
た。

【００６２】図１１〜図１５において、 Ｉｎ＋０．６ ：積分演算結果（バイアス０．６） ＦＬＡＧ ：フラグ（「０」＝０．５、「１」＝０．６、 「２」＝０．４） ＊ 出力リミッタ：上限値＝１．０、下限値＝０．０ として図示されている。図１１には、制御目標値ＳＶの
通常変更について従来型と本発明による制御応答の両方
が描かれており、制御出力信号ＭＶｎが制御目標値ＳＶ
ｎの変更直後から出力リミッタの上限値ＭＨにかかって
リミットされているが、このとき修正処理は禁止さずに
実行されるので、制御入力信号ＰＶｎの行き過ぎ量が小
さく抑えられ、従来型と本発明での差はみられない。

【００６３】図１２は、従来のプロセス制御装置７を用
いた制御ループ系において、発振によって引き戻し現象
が発生し、制御に悪影響を与えている例を示している。
なお、フラグの図示は省略されている。この図１２では
比例定数Ｐ、積分時間Ｉ、微分時間Ｄの３定数のうち、
積分時間Ｉと微分時間Ｄを各々適正値の１００倍以上に
設定して故意に制御ループ系を不安定化したため、制御
出力信号ＭＶｎが振動して出力リミッタの制限値を越え
る度に修正処理によって引き戻しが発生した結果、制御
入力信号ＰＶｎが制御目標値ＳＶｎから離れた点に向か
って動いている。

【００６４】図１３は本発明によるもので図１２と同一
条件であるが、制御出力信号ＭＶｎ出力リミッタの下限
値ＭＬを越えたときの制御入力信号ＰＶｎの変化方向が
正なので、修正処理が禁止されて引き戻しが発生せず、
制御入力信号ＰＶｎは制御目標値ＳＶｎに向かって収束
している。図１４は、従来例における制御入力信号ＰＶ
ｎに混入した持続インパルスノイズによる制御に対する
悪影響を示しており、制御入力信号ＰＶｎに正負の持続
インパルスノイズを混入させた例である。

【００６５】この図１４では、正のノイズの立ち下がり
および負のノイズの立ち上がり部分で引き戻しが繰り返
し発生するため制御出力信号ＭＶｎが振動し、制御入力
信号ＰＶｎが制御目標値ＳＶｎから離れた点に向かって
動いている。図１５は本発明によるもので図１４と同一
条件であるが、制御出力信号ＭＶｎが出力リミッタの制
限値を越えたときの制御入力信号ＰＶｎの変化方向によ
って修正処理の実行又は禁止を判定するので、引き戻し
が発生せず制御入力信号ＰＶｎが制御目標値ＳＶｎに向
かって収束している。

【００６６】

【発明の効果】以上説明したように本発明の第１の構成
では、位置形のプロセス制御装置において、積分演算修
正部の動作を禁止又は禁止解除する積分演算修正判断部
を設けたから、制御目標値ＳＶｎの変更に対してリセッ
トワインドアップ現象が抑制されて行き過ぎ量を抑える
ことができる。しかも、異常なＰＩＤ定数の設定、連続
的なノイズ又はインパルス状のノイズ等によって制御ル
ープが大きく変動しても、それら異常なＰＩＤ定数、連
続的なノイズおよびインパルス状のノイズに伴う悪影響
を最小限に抑えることができる。また、本発明に係る第
２の構成では、速度形のプロセス制御装置において、加
算結果修正部による加算結果修正の動作を禁止又は禁止
解除する加算結果修正判断部を設けたから、制御目標値
ＳＶｎの変更に対してリセットワインドアップ現象が抑
制されて行き過ぎ量が抑えられるし、それら異常なＰＩ
Ｄ定数、連続的なノイズおよびインパルス状のノイズに
伴う悪影響を同様に最小限に抑えることができる。そし
て、第１および第２の構成について、１時点前の制御出
力信号値に許容信号変化幅を加減算した値と出力リミッ
タの上限値又は下限値のうち小さい方や大きい方を実際
の上限値や下限値として出力リミッタに設定する出力変
化率リミッタを備える構成では、同様に、リセットワイ
ンドアップ現象の良好な抑制効果や、異常なＰＩＤ定
数、連続的なノイズおよびインパルス状のノイズに伴う
悪影響を良好に抑えることができる。

【図面の簡単な説明】

【図１】本発明のプロセス制御装置に係る第１および第
２の構成を示す概略ブロック図である。

【図２】本発明のプロセス制御装置に係る第１の構成の
詳細を示すブロック図である。

【図３】図２中の積分演算修正判断部を具体的に示すブ
ロック図である。

【図４】図２のプロセス制御装置の動作タイミングを説
明する概略波形図である。

【図５】図２のプロセス制御装置の動作を説明するフロ
ーチャートである。

【図６】図２のプロセス制御装置の動作を説明するフロ
ーチャートである。

【図７】本発明のプロセス制御装置に係る第２の構成の
詳細を示すブロック図である。

【図８】図７のプロセス制御装置の動作を説明するフロ
ーチャートである。

【図９】図７のプロセス制御装置の動作を説明するフロ
ーチャートである。

【図１０】本発明のプロセス制御装置について出力変化
率リミッタの実施例を示すブロック図である。

【図１１】本発明および従来のプロセス制御装置の動作
をシミュレーションしたときの応答波形図である。

【図１２】従来のプロセス制御装置の動作をシミュレー
ションしたときの応答波形図である。

【図１３】本発明のプロセス制御装置の動作をシミュレ
ーションしたときの応答波形図である。

【図１４】従来のプロセス制御装置の動作をシミュレー
ションしたときの応答波形図である。

【図１５】本発明のプロセス制御装置の動作をシミュレ
ーションしたときの応答波形図である。

【図１６】一般的なプロセス制御ループを示すブロック
図である。

【図１７】従来の位置形のＰＩＤプロセス制御装置を示
すブロック図である。

【図１８】従来の速度形のＰＩＤプロセス制御装置を示
すブロック図である。

【図１９】図１７および図１８のプロセス制御装置にお
ける好ましい制御応答波形図である。

【図２０】図１７および図１８のプロセス制御装置にお
ける好ましくない制御応答波形図である。

【図２１】図１７および図１８のプロセス制御装置にお
ける別の好ましくない制御応答波形図である。

【符号の説明】

１ 制御対象 ３ センサ ５ 入力変換器 ７ プロセス制御装置 ９ 操作器 １１ 偏差演算部 １３ 比例演算部 １５ 微分演算部 １７ 積分変化演算部 １９、２１、２３、４５、４７、４９、８５ 加算部 ２５、５１、６９、７５、８３ 記憶部 ２７、５３ 出力リミッタ ２９ 積分演算部 ３１、７１、８７ 減算部 ３３ ＯＲゲート ３５ 積分演算修正部 ３７ 偏差演算部 ３９ 比例変化演算部 ４１ 微分変化演算部 ４３ 積分変化演算部 ５５ 変化分加算部 ５７ 加算結果修正部 ５９ フィードフォワード部 ６１ 制御演算部 ６３ 積分演算修正判断部 ６５ 出力変化率リミッタ ６７ 加算結果修正判断部 ７３ フラグリセット部 ７７ フラグ保持部 ７９ フラグセット部 ８１ ＡＮＤゲート ８９ ローセレクタ ９１ ハイセレクタ ＳＷ１〜ＳＷ６ スイッチ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) G05B 11/00 - 13/04

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 制御目標値と制御対象からの制御入力信
   号とから求めた制御偏差をなくすように少なくとも位置
   形の比例演算および積分演算を行い、それらを加算して
   演算結果を得る制御演算部と、 設定された上限制限値および下限制限値によって前記演
   算結果を制限した制御出力信号を前記制御対象に出力す
   る出力リミッタと、 前記演算結果が前記上限制限値又は下限制限値に制限さ
   れたとき、前記演算結果が該当する前記上限制限値又は
   下限制限値に一致するよう前記制御演算部の前記積分演
   算値を修正する積分演算修正部と、 を有するプロセス制御装置において、 前記制御入力信号の変化方向と前記演算結果が前記上限
   制限値および下限制限値を越える方向とから前記制御入
   力信号の変化の正常又は異常を判定し、異常と判定した
   ときに前記積分演算修正部による前記積分演算値の修正
   を禁止し、前記演算結果が前記上限制限値と下限制限値
   の間に戻ったとき、又は当該時点の制御入力信号が前記
   積分演算値の修正を禁止した時点より１時点前の制御入
   力信号レベルに達したとき、前記積分演算値修正の禁止
   を解除する積分演算修正判断部を有することを特徴とす
   るプロセス制御装置。
2. 【請求項２】 前記制御出力信号の変化率を制限する出
   力変化率リミッタであって、１時点前の前記制御出力信
   号値に許容信号変化幅を加算した値と前記上限制限値の
   うち小さい方を実際の上限制限値とし、１時点前の制御
   出力信号から許容信号変化幅を減算した値と前記下限制
   限値のうち大きい方を実際の下限制限値として前記出力
   リミッタに設定する出力変化率リミッタを有する請求項
   １記載のプロセス制御装置。
3. 【請求項３】 制御目標値と制御対象からの制御入力信
   号とから求めた制御偏差をなくすように少なくとも速度
   形の比例変化分演算および積分変化分演算を行い、それ
   らを１時点前の演算結果と加算して当該時点の演算結果
   を得る制御演算部と、 設定された上限制限値および下限制限値によって前記演
   算結果を制限した制御出力信号を前記制御対象へ出力す
   る出力リミッタと、 前記演算結果が前記上限制限値又は下限制限値に制限さ
   れたときに加算される前記１時点前の演算結果を該当す
   る前記上限制限値又は下限制限値に置き換えて前記制御
   演算部の加算結果を修正する加算結果修正部と、 を有するプロセス制御装置において、 前記制御入力信号の変化方向と前記演算結果が前記上限
   制限値および下限制限値を越える方向とから前記制御入
   力信号の変化の正常又は異常を判定し、異常と判定した
   ときに前記加算結果修正部による前記加算結果の修正を
   禁止し、前記演算結果が前記上限制限値と下限制限値の
   間に戻ったとき、又は当該時点の制御入力信号が前記加
   算結果の修正を禁止した時点より１時点前の制御入力信
   号レベルに戻ったとき、前記加算結果修正の禁止を解除
   する加算結果修正判断部を有することを特徴とするプロ
   セス制御装置。
4. 【請求項４】 前記制御出力信号の変化率を制限する出
   力変化率リミッタであって、１時点前の前記制御出力信
   号値に許容信号変化幅を加算した値と前記上限制限値の
   うち小さい方を実際の上限制限値とし、１時点前の制御
   出力信号から許容信号変化幅を減算した値と前記下限制
   限値のうち大きい方を実際の下限制限値として前記出力
   リミッタに設定する出力変化率リミッタを有する請求項
   ３記載のプロセス制御装置。