JP2940051B2 - Method of forming insulating thin film - Google Patents

Method of forming insulating thin film

Info

Publication number
JP2940051B2
JP2940051B2 JP3104290A JP3104290A JP2940051B2 JP 2940051 B2 JP2940051 B2 JP 2940051B2 JP 3104290 A JP3104290 A JP 3104290A JP 3104290 A JP3104290 A JP 3104290A JP 2940051 B2 JP2940051 B2 JP 2940051B2
Authority
JP
Japan
Prior art keywords
film
thin film
insulating film
forming
insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP3104290A
Other languages
Japanese (ja)
Other versions
JPH03234025A (en
Inventor
純一 渡部
安宏 那須
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP3104290A priority Critical patent/JP2940051B2/en
Publication of JPH03234025A publication Critical patent/JPH03234025A/en
Application granted granted Critical
Publication of JP2940051B2 publication Critical patent/JP2940051B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Formation Of Insulating Films (AREA)
  • Thin Film Transistor (AREA)

Description

【発明の詳細な説明】 〔概要〕 アクティブマトリクス型表示装置等に使用する絶縁薄
膜の形成方法に関し、 良好な膜質を有し、しかも緻密で下地との密着性およ
び下地段差のカバレージの良好な絶縁薄膜をALE法で形
成することを目的とし、 種類の異なる複数種の原料ガス雰囲気中に試料を交互
に複数回曝す原子層エピタキシー法で前記試料表面に化
合物絶縁膜を形成する方法において、前記原料ガス雰囲
気が分子流領域の圧力である構成とし、更に、上記雰囲
気が原料ガス1〜数10mTorrの蒸気圧よりなることを特
徴とする。
DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a method for forming an insulating thin film used in an active matrix type display device and the like, which has good film quality, is dense, has good adhesion to a base, and has good coverage of a base step. A method of forming a compound insulating film on the surface of a sample by an atomic layer epitaxy method in which a thin film is formed by an ALE method and the sample is alternately exposed to a plurality of different types of source gas atmospheres a plurality of times in an atmosphere. The gas atmosphere has a pressure in the molecular flow region, and the atmosphere has a vapor pressure of 1 to several tens mTorr of the source gas.

〔産業上の利用分野〕[Industrial applications]

本発明は、絶縁薄膜の形成方法に関する。 The present invention relates to a method for forming an insulating thin film.

アクティブマトリクス型液晶表示装置等の駆動に用い
られる薄膜トランジスタマトリクスには、ゲート絶縁
膜,層間絶縁膜,或いはチャネル保護膜や外部からのイ
オンの侵入を阻止するイオンバリアとしての保護膜,更
には、補助容量の電極間絶縁膜等、多くの絶縁薄膜が用
いられている。
A thin film transistor matrix used for driving an active matrix type liquid crystal display device or the like includes a gate insulating film, an interlayer insulating film, a channel protective film, a protective film as an ion barrier for preventing intrusion of ions from outside, and an auxiliary film. Many insulating thin films such as a capacitor inter-electrode insulating film are used.

ゲート絶縁膜および層間絶縁膜は、表示装置の点欠陥
や線欠陥を無くすため、緻密で絶縁耐圧が高く、クラッ
クやピンホールがなく、且つ、下地との密着性が良く、
更に、下地に対する被覆性が良いこと等が、強く要求さ
れている。
The gate insulating film and the interlayer insulating film are dense, have high withstand voltage, have no cracks and pinholes, and have good adhesion to the base, in order to eliminate point defects and line defects of the display device.
Further, it is strongly required that the coatability of the underlayer is good.

また動作半導体層の上層に配設された保護膜は、薄膜
トランジスタの特性劣化を防止するため、イオンバリア
性を有し、且つ、緻密でクラックやピンホールがなく、
下地との密着性の良いことが必要である。
In addition, the protective film disposed on the upper layer of the operation semiconductor layer has an ion barrier property to prevent the property deterioration of the thin film transistor, and is dense and free from cracks and pinholes.
Good adhesion to the base is required.

このような要求は、単に液晶表示装置駆動用の薄膜ト
ランジスタマトリクスだけでなく、各種電子デバイスに
用いられる絶縁薄膜に共通する問題である。
Such a demand is a problem common to not only a thin film transistor matrix for driving a liquid crystal display device but also an insulating thin film used for various electronic devices.

〔従来の技術〕[Conventional technology]

上記絶縁薄膜は、アモルファスシリコン(a−Si)か
らなる動作半導体層を使用する液晶表示装置駆動用の薄
膜トランジスタマトリクスでは、通常プラズマ化学気相
成長(P−CVD)法により成膜される。例えば、ゲート
絶縁膜を窒化シリコンあるいは窒化シリコンオキシナイ
トライドを用いることにより、ゲート絶縁膜,動作半導
体層およびチャネル保護絶縁膜を、同一真空槽内で真空
を破ることなく連続的に成膜できる。
The insulating thin film is generally formed by a plasma chemical vapor deposition (P-CVD) method in a thin film transistor matrix for driving a liquid crystal display device using an operation semiconductor layer made of amorphous silicon (a-Si). For example, by using silicon nitride or silicon nitride oxynitride for the gate insulating film, the gate insulating film, the active semiconductor layer, and the channel protective insulating film can be continuously formed in the same vacuum chamber without breaking vacuum.

従って製造工程は簡単であると言う利点がある反面、
絶縁膜のピンホールを皆無とすることが難しいこと、下
地電極段差のステップカバレージが充分でないこと、お
よび、ゲート絶縁膜の機械的強度が充分でない等の理由
により、クラックが生じ易く、十分な絶縁耐圧あるいは
絶縁抵抗を得ることが困難な場合が多い。
Therefore, although the manufacturing process has the advantage of being simple,
It is difficult to eliminate pinholes in the insulating film, the step coverage of the step of the underlying electrode is not sufficient, and the mechanical strength of the gate insulating film is not sufficient. It is often difficult to obtain withstand voltage or insulation resistance.

このようにP−CVD法では、緻密性,下地との密着性
およびステップカバレージの点で、必ずしも満足し得る
絶縁膜が得られたとは言いがたかった。
As described above, it has been difficult to say that the P-CVD method has always provided an insulating film that is satisfactory in terms of denseness, adhesion to a base, and step coverage.

近年に至り、上記P−CVD法に変えて、特公昭56−351
58号,特公昭60−21955号にて、試料基板を所定の原料
ガス雰囲気に多数回曝すことにより、原子層を各1層ず
つ堆積する原子層エピタキシー〔ALE:Atomic Layer Epi
taxy〕法が提唱されている。更に特開平1−179423号に
て金属アルコラートを用いたALE法が、特開平1−14322
1号にてシリコン元素を含む水素化合物あるいはそのラ
ジカルを用いるALE法等が提唱されている。
In recent years, instead of the above-mentioned P-CVD method, Japanese Patent Publication No. 56-351
No. 58, Japanese Patent Publication No. 60-21955, an atomic layer epitaxy [ALE: Atomic Layer Epitaxy] in which an atomic layer is deposited one by one by exposing a sample substrate to a predetermined source gas atmosphere many times.
taxy] law has been proposed. Further, Japanese Patent Application Laid-Open No. 1-179423 discloses an ALE method using a metal alcoholate.
No. 1 proposes an ALE method using a hydrogen compound containing a silicon element or a radical thereof.

例えば、上記特開平1−179423号公報では、試料基板
を金属アルコラート雰囲気に曝す工程を第1工程とし、
この第1工程に引き続いて試料基板を高周波放電に曝さ
れて分解・ラジカル化したH2O・O2混合気体雰囲気に曝
す工程を第2工程とし、この2つの工程を1サイクルと
し、複数サイクル繰り返すことにより、試料基盤上に金
属酸化膜を形成する技術が開示されている。
For example, in JP-A-1-179423, the step of exposing a sample substrate to a metal alcoholate atmosphere is defined as a first step,
Subsequent to the first step, the step of exposing the sample substrate to a H 2 O.O 2 mixed gas atmosphere decomposed and radicalized by high-frequency discharge is referred to as a second step, and the two steps are referred to as one cycle. A technique of forming a metal oxide film on a sample substrate by repeating the technique is disclosed.

上記ALE法は、種類の異なる複数種の原料ガス雰囲気
中に、試料基板を複数サイクルにわたって繰り返し曝
し、所望の原子を含む吸着層を形成し、これに他の元素
を含むガスを反応させることにより、化合物膜を1層ず
つ堆積させて行く。
In the ALE method, a sample substrate is repeatedly exposed to a plurality of different types of source gas atmospheres over a plurality of cycles to form an adsorption layer containing a desired atom, and reacting a gas containing another element with the adsorption layer. Then, compound films are deposited one by one.

このALE法で形成した膜は、緻密で下地との密着性が
良く、段差のカバレージも良好であると目された。
The film formed by this ALE method was considered to be dense, had good adhesion to the base, and had good step coverage.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

しかし上記従来のALE法で化合物絶縁膜を形成する場
合は、すべて原料ガス雰囲気の圧力が1Torrないし数Tor
rという比較的低真空の条件下で実施している。
However, when a compound insulating film is formed by the above conventional ALE method, the pressure of the source gas atmosphere is 1 Torr to several Torr.
It is performed under the condition of relatively low vacuum of r.

気相成長法では反応圧力が高真空になる程、飛来粒子
の直進性が増し、下地に段差が存在する場合には、平坦
面と比較して傾斜面の膜厚が薄くなる。そこで、下地表
面に凹凸がある場合には、段差のカバレージを良好なも
のとするため、成膜時の圧力条件を低真空として直進性
を減殺し、等方性成膜条件とするのが一般的である。
In the vapor phase growth method, the higher the reaction pressure is, the higher the vacuum is, the more the straightness of the flying particles increases, and when there is a step on the base, the thickness of the inclined surface is smaller than that of the flat surface. Therefore, when the underlying surface has irregularities, in order to improve the coverage of the steps, it is general to reduce the straightness by setting the pressure condition at the time of film formation to a low vacuum, and to use an isotropic film formation condition. is there.

ALE法をこのような条件の下で実施すると、原料ガス
分子の平均自由行程が短くなり、原料ガス流は粘性流と
なる。そのため、凝縮性の強い化合物の場合、原料ガス
分子同士が行程途中でぶつかり合ってクラスターを生じ
る。その中には数百モル以上の巨大クラスター分子も多
数含まれ、このクラスターが試料基板表面に付着する。
When the ALE method is performed under such conditions, the mean free path of the source gas molecules becomes short, and the source gas flow becomes viscous. Therefore, in the case of a compound having a high condensing property, the raw material gas molecules collide with each other in the course of the process and form clusters. It contains a large number of large cluster molecules of several hundred moles or more, and these clusters adhere to the surface of the sample substrate.

基板表面の凹凸が激しい場合や,異物粒子が付着して
いる場合、基板上でのクラスターの分解が進まず、膜中
に積層欠陥や異常成長核として残留し、得られた絶縁膜
自身に欠陥を有し、チャネル保護膜の場合には遮蔽性の
低下を引き起こす。
If the surface of the substrate is severely uneven or foreign particles are attached, the decomposition of clusters on the substrate will not proceed, and will remain in the film as stacking faults or abnormal growth nuclei, and the resulting insulating film itself will have defects. In the case of a channel protective film, the shielding property is reduced.

上記積層欠陥や異常成長核が存在すると、その部分は
緻密な膜とはならず、密着性や絶縁性も充分ではなく、
更にこれが段差部に生じた場合にはカバレージも良好な
ものとはならない。
When the above stacking faults and abnormal growth nuclei are present, the portion does not become a dense film, and the adhesion and insulation are not sufficient,
Further, when this occurs at the step, the coverage is not good.

このように従来のALE法では、得られた絶縁膜の膜質
は必ずしも満足し得るほど良好なものとは言いがたい。
As described above, in the conventional ALE method, it is difficult to say that the quality of the obtained insulating film is necessarily satisfactory.

本発明は、良好な膜質を有し、しかも緻密で下地との
密着性および下地段差のカバレージの良好な絶縁薄膜を
ALE法で形成することを目的とする。
The present invention provides an insulating thin film that has good film quality, is dense, has good adhesion to the base, and has good coverage of the base step.
It is intended to be formed by the ALE method.

〔課題を解決するための手段〕[Means for solving the problem]

上記課題は、種類の異なる複数種の原料ガス雰囲気中
に試料を交互に複数回曝す原子層エピタキシー法で前記
試料表面に化合物絶縁膜を形成する方法において、前記
原料ガス雰囲気が1〜数10mTorrの蒸気圧よりなる絶縁
薄膜の形成方法によって解決される。
The above object is to provide a method for forming a compound insulating film on the surface of a sample by an atomic layer epitaxy method in which a sample is alternately exposed to a plurality of different types of source gas atmospheres a plurality of times, wherein the source gas atmosphere is 1 to several tens mTorr. The problem is solved by a method for forming an insulating thin film having a vapor pressure.

さらに、前記試料が基板上に予めゲート電極を形成し
た薄膜トランジスタであり、前記化合物絶縁膜が該ゲー
ト電極上のゲート絶縁膜であり、また、前記試料が基板
上に予めゲートバスラインを形成した薄膜トランジスタ
マトリクス基板であり、前記化合物絶縁膜が該ゲートバ
スライン上に形成するドレインバスラインとの層間絶縁
膜であり、 また、前記試料が基板上に予め形成した薄膜トランジ
スタであり、前記化合物絶縁膜が該トランジスタの少な
くともチャネル上層部を被覆する保護膜であり、また、
前記試料が補助容量付き薄膜トランジスタマトリクス基
板であり、前記化合物絶縁物が補助容量を構成する電極
間絶縁膜である絶縁膜の形成方法によって解決される。
Further, the sample is a thin film transistor in which a gate electrode is formed on a substrate in advance, the compound insulating film is a gate insulating film on the gate electrode, and the sample is a thin film transistor in which a gate bus line is formed in advance on the substrate. A matrix substrate, wherein the compound insulating film is an interlayer insulating film with a drain bus line formed on the gate bus line, and the sample is a thin film transistor formed in advance on the substrate, and the compound insulating film is A protective film covering at least a channel upper layer portion of the transistor;
The problem is solved by a method of forming an insulating film in which the sample is a thin film transistor matrix substrate with an auxiliary capacitor and the compound insulator is an inter-electrode insulating film forming an auxiliary capacitor.

〔作用〕[Action]

本発明は、従来の原子層エピタキシーの欠点である原
料ガス分子の凝縮による積層欠陥の発生を低減すること
を目的として、種々検討した結果なされたものである。
The present invention has been made as a result of various studies for the purpose of reducing the occurrence of stacking faults due to condensation of source gas molecules, which is a drawback of conventional atomic layer epitaxy.

即ち、ALE法を実施する反応室内圧力を10mTorr以下の
高真空とし、原料ガス流が分子流となる条件として、原
料ガス分子の平均自由行程を長くしたことにより、原料
分子同士の衝突が減少し、従って原料ガス流中で巨大ク
ラスター分子が発生しない。
That is, the pressure in the reaction chamber in which the ALE method is performed is set to a high vacuum of 10 mTorr or less, and as a condition that the source gas flow becomes a molecular flow, the mean free path of the source gas molecules is lengthened, so that collision between the source molecules is reduced. Therefore, no giant cluster molecules are generated in the feed gas stream.

従って、基板表面にクラスターが付着することはな
く、1回の処理で原料ガス分子が各1原子層ずつ吸着し
ていき、積層欠陥や異常成長核が無く、緻密で下地との
密着性がよく、無欠陥・高絶縁性薄膜が形成できる。
Therefore, the clusters do not adhere to the substrate surface, and the raw material gas molecules are adsorbed one atomic layer at a time in one treatment, and there are no stacking faults or abnormal growth nuclei, and the substrate is dense and has good adhesion to the substrate. And a defect-free and highly insulating thin film can be formed.

しかも、上述したように原料ガス流が分子流を形成す
る条件としたにもかかわらず、下地に段差があっても均
一な膜が形成され、下地段差のカバレージがきわめて良
好であった。
In addition, despite the conditions in which the source gas flow forms a molecular flow as described above, a uniform film was formed even when there was a step on the base, and the coverage of the step on the base was extremely good.

その理由は、恐らくは、ALE法では基板表面に到達す
る原料分子がいくら多くても、1原子層以上は吸着しな
いので、吸着量の少ない傾斜面や段差エッジ部に1原子
層付着する条件にしておけば、平坦面は当然1原子層付
着することになるためと解される。
The reason is probably that the ALE method does not adsorb more than one atomic layer, no matter how many source molecules reach the substrate surface. It is understood that the flat surface naturally adheres to one atomic layer.

また、ALE法でアルミナ膜を形成する際に、分子流領
域で実施すると、従来の形成温度より低温でも絶縁性の
高い膜が形成できることが確認されており、従来のALE
法の常識をはるかに越える成膜が可能である。
It has also been confirmed that when an alumina film is formed by the ALE method in a molecular flow region, a film having a high insulating property can be formed even at a lower temperature than the conventional formation temperature.
Film formation far beyond the common sense of the law is possible.

なお、上記成膜法の名称としてALE法という呼称が一
般化しているので、本明細書においてもこの名称を使用
するが、形成される膜は単結晶とはならないので、むし
ろ原子層デポジション(ALD:Atomic Layer Depositio
n)法と呼ぶのが妥当である。
Note that, since the name of the ALE method is generalized as the name of the film forming method, this name is also used in the present specification. However, since the formed film is not a single crystal, it is rather an atomic layer deposition ( ALD: Atomic Layer Depositio
n) It is appropriate to call the method.

〔実施例〕〔Example〕

以下本発明をアクティブマトリクス型液晶表示パネル
に実施した例により詳細に説明する。
Hereinafter, the present invention will be described in detail with reference to an example in which the present invention is applied to an active matrix type liquid crystal display panel.

まず、第1図,第2図および第3図により、薄膜トラ
ンジスタマトリクス基板上における薄膜トランジスタの
ゲート絶縁膜,バスライン間の層間絶縁膜ならびに保護
膜を形成する例を説明する。第1図は薄膜トランジスタ
マトリクス基板の一画素分を拡大視した平面図、第2図
および第3図は第1図のI−I矢視図およびIV−IV矢視
部断面を示す。なお、第1図では第2図,第3図におけ
る保護膜を省略して示している。
First, an example in which a gate insulating film of a thin film transistor, an interlayer insulating film between bus lines, and a protective film are formed on a thin film transistor matrix substrate will be described with reference to FIGS. FIG. 1 is an enlarged plan view of one pixel of the thin film transistor matrix substrate, and FIGS. 2 and 3 are cross-sectional views taken along the lines II and IV-IV of FIG. In FIG. 1, the protective film in FIGS. 2 and 3 is omitted.

本実施例では第1図ないし第3図に示すように、例え
ばガラス基板1のような透明絶縁性基板上に、チタン
(Ti)膜11のような金属膜からなるゲート電極Gとゲー
トバスラインGBの下層膜を形成する。そして、ゲートバ
スラインの上層膜をアルミニウム(Al)膜12によって形
成した後、これらゲート電極とゲートバスラインをそれ
ぞれ被覆するゲート絶縁膜2と層間絶縁膜8の下層膜と
して、ALE法でAl2O3(アルミナ)薄膜21を形成し、更に
その上にP−CVD法で窒化シリコン(SiN)膜22を積層す
る。
In this embodiment, as shown in FIGS. 1 to 3, for example, a gate electrode G made of a metal film such as a titanium (Ti) film 11 and a gate bus line are formed on a transparent insulating substrate such as a glass substrate 1. A lower layer film of GB is formed. Then, after an upper layer film of the gate bus line is formed by an aluminum (Al) film 12, Al 2 O 3 is formed by an ALE method as a lower layer film of the gate insulating film 2 and the interlayer insulating film 8 which respectively cover the gate electrode and the gate bus line. An O 3 (alumina) thin film 21 is formed, and a silicon nitride (SiN) film 22 is further laminated thereon by a P-CVD method.

ALE法によるAl2O3薄膜21の形成には、本願発明者らが
特願昭63−227118号で提唱したALE法による薄膜形成装
置〔以下これを単にALE装置と略称する〕を用いること
ができる。
In forming the Al 2 O 3 thin film 21 by the ALE method, it is possible to use a thin film forming apparatus by the ALE method proposed by the present inventors in Japanese Patent Application No. 63-227118 (hereinafter simply referred to as an ALE apparatus). it can.

上記ALE装置は第4図に示す如く、扇状の反応室30の
中央部を、ガス導入口Ncから導入した不活性ガスである
アルゴン(Ar)ガスにより、Arガスバリア31を形成して
おく。このArガスバリア31を中心として左右対称の位置
に、一組ずつ原料ガス導入口Na,Nbを配設し、扇の要の
部分に排気用ターボ分子ポンプVpの吸気口を配設してあ
る。上記原料ガス導入口Na,Nbから原料ガスを反応室30
内に流し、上記Arガスバリア31の両側に薄膜形成領域3
2,33を形成する。
As shown in FIG. 4, the ALE apparatus forms an Ar gas barrier 31 in the center of the fan-shaped reaction chamber 30 with an argon (Ar) gas as an inert gas introduced from a gas inlet Nc. Source gas inlets Na and Nb are disposed one by one at symmetrical positions with respect to the Ar gas barrier 31 as a center, and an intake port of an exhaust turbo molecular pump Vp is disposed at a main portion of the fan. The raw material gas is supplied from the raw material gas inlets Na and Nb into the reaction chamber 30.
And a thin film formation region 3 on both sides of the Ar gas barrier 31.
Form 2,33.

次に、このALE装置を用いたAl2O3薄膜21からなるゲー
ト絶縁膜2および層間絶縁膜8の形成方法を説明する。
なお、この実施例ではゲート絶縁膜と層間絶縁膜とを同
一工程で同時形成する例を示しているが、それぞれ別工
程により形成してもよい。
Next, a method of forming the gate insulating film 2 and the interlayer insulating film 8 made of the Al 2 O 3 thin film 21 using this ALE device will be described.
Although this embodiment shows an example in which the gate insulating film and the interlayer insulating film are formed simultaneously in the same step, they may be formed in different steps.

被処理試料のガラス基板1は、2つの薄膜形成領域3
2,33の間を移動できるような機構上に乗せておく。ま
ず、このガラス基板1を約300℃に加熱し、ターボ分子
ポンプVpにより反応室30内を約5×10-7Torrの真空度ま
で排気する。次いで、オリフィス弁V0を閉じてArガスを
約500sccm流し、室内圧力が約0.01Torrになるように調
節する。
The glass substrate 1 to be processed has two thin film formation regions 3
Place on a mechanism that can move between 2,33. First, the glass substrate 1 is heated to about 300 ° C., and the inside of the reaction chamber 30 is evacuated to about 5 × 10 −7 Torr by the turbo molecular pump Vp. Next, the orifice valve V0 is closed, Ar gas is flowed at about 500 sccm, and the indoor pressure is adjusted to about 0.01 Torr.

次にオリフィス弁V1を開いてArガスを流し、次に、塩
化アルミニウム容器を約110℃に加熱して塩化アルミニ
ウム(AlCl3)蒸気を発生させ、原料ガス導入口Naから
塩化アルミニウム蒸気を薄膜形成領域32に送り込む。
Next, open the orifice valve V1 and allow Ar gas to flow, then heat the aluminum chloride container to about 110 ° C to generate aluminum chloride (AlCl 3 ) vapor and form a thin film of aluminum chloride vapor from the raw material gas inlet Na. Send to area 32.

次に水容器(図示せず)を約20℃に保温し、オリフィ
ス弁V2を開け水蒸気を流す。Arガスの定常流によって作
られたArガスバリア31に遮られて、原料ガスの塩化アル
ミニウム蒸気と水蒸気は混合しない。この時の反応室30
内の真空度は、凡そ0.01Torrに維持しておく。
Next, a water container (not shown) is kept at about 20 ° C., and the orifice valve V2 is opened to flow steam. Blocked by the Ar gas barrier 31 created by the steady flow of Ar gas, the aluminum chloride vapor of the source gas and the water vapor do not mix. Reaction chamber 30 at this time
The degree of vacuum inside is maintained at about 0.01 Torr.

このようにして作られた定常流を乱さないような速
度,例えば往復3秒の周期で、移動機構を作動して、ガ
ラス基板1を薄膜形成領域32と33との間を往復させ、塩
化アルミニウム蒸気雰囲気と水蒸気雰囲気に交互に曝
す。この条件下での1往復では表面の一部だけに1原子
層のAl2O3薄膜が形成され、全表面平均の膜厚としては
1層以下が成膜され、これを約6000回繰り返して、全表
面にわたって凡そ4000Åの厚さのAl2O3薄膜21を形成す
る。
The moving mechanism is operated at a speed that does not disturb the steady flow thus produced, for example, at a cycle of three seconds reciprocation, to reciprocate the glass substrate 1 between the thin film formation regions 32 and 33, Expose to a steam atmosphere and a steam atmosphere alternately. In one reciprocation under this condition, an Al 2 O 3 thin film of one atomic layer is formed only on a part of the surface, and one or less layers are formed as an average film thickness on the entire surface, and this is repeated about 6,000 times. Then, an Al 2 O 3 thin film 21 having a thickness of about 4000 mm is formed over the entire surface.

次いで、これの上にP−CVD法により厚さ約200Åの窒
化シリコン薄膜22を形成する。SiN膜は次工程でこの膜
上に設けるa−Si層を正常に成長させると共に、同一チ
ャンバー内で形成することによって界面状態を良くす
る。
Next, a silicon nitride thin film 22 having a thickness of about 200 ° is formed thereon by a P-CVD method. In the SiN film, the a-Si layer provided on the film in the next step is normally grown, and the interface state is improved by forming the a-Si layer in the same chamber.

本実施例ではこのようにして積層したAl2O3薄膜21と
窒化シリコン薄膜22をもって、ゲート絶縁膜2と層間絶
縁膜8を構成する。なお層間絶縁膜8はゲート絶縁膜2
と別工程で形成する場合にはAl2O3膜の単一層構造とす
ることができる。
In the present embodiment, the gate insulating film 2 and the interlayer insulating film 8 are constituted by the Al 2 O 3 thin film 21 and the silicon nitride thin film 22 thus laminated. The interlayer insulating film 8 is the gate insulating film 2
When it is formed in another process, a single layer structure of an Al 2 O 3 film can be used.

このあとは通常の製造方法に従って進めてよい。即
ち、薄膜トランジスタの動作半導体層としてa−Si層3
を、P−CVD法により連続的に成膜する。この膜は層間
絶縁膜8のSiN膜22上にも形成される。
Thereafter, the process may proceed according to a normal manufacturing method. That is, the a-Si layer 3 is used as an active semiconductor layer of the thin film transistor.
Is continuously formed by a P-CVD method. This film is also formed on the SiN film 22 of the interlayer insulating film 8.

次いで薄膜トランジスタのコンタクト層のn+a−Si層
4,SiO2膜よりなるチャネル保護膜6を形成する。なお、
チャネル保護膜6のSiO2膜は、ゲートバスラインGB上の
a−Si層3表面にも形成される。ここで層間絶縁膜8
が、Al2O3薄膜21,SiN層22,a−Si層3およびSiO2膜6に
よって完成する。次いでTi膜5のような金属膜を形成し
て、ソース電極Sおよびドレイン電極D,ドレインバスラ
インDBを形成し、更に、ソース電極Sに接続されるITO
膜からなる表示電極Eを形成する。最後に基板全面にAL
E法によりAl2O3膜の表面保護膜7を形成して、本実施例
による薄膜トランジスタマトリクス基板が完成する。
Next, the n + a-Si layer of the contact layer of the thin film transistor
4. A channel protection film 6 made of a SiO 2 film is formed. In addition,
The SiO 2 film of the channel protective film 6 is also formed on the surface of the a-Si layer 3 on the gate bus line GB. Here, the interlayer insulating film 8
Is completed by the Al 2 O 3 thin film 21, SiN layer 22, a-Si layer 3 and SiO 2 film 6. Next, a metal film such as a Ti film 5 is formed, a source electrode S, a drain electrode D, and a drain bus line DB are formed.
A display electrode E made of a film is formed. Finally, AL on the entire surface of the substrate
The surface protection film 7 of the Al 2 O 3 film is formed by the method E, and the thin film transistor matrix substrate according to the present embodiment is completed.

なお、表面の保護膜形成工程においては、既に薄膜ト
ランジスタが形成されているため、温度をあまり高くで
きない。温度を上げすぎると、薄膜トランジスタの電圧
−電流特性が悪化し、立ち上がり電圧が大きくなる。従
来はこれを回避することを目的として、形成温度を低く
抑えてP−CVD法でSiN膜やSiO2膜を成膜したが、膜の緻
密性が悪く、素子の保護効果が不十分となる。また、前
述の特開平1−179423号のアルコラートを原料としたAL
E法は、薄膜を低温で形成することが目的であるが、こ
の方法によっても、低温形成した膜は緻密性が悪く、充
分な保護効果が得られたとは言いがたい。
In the step of forming the protective film on the surface, the temperature cannot be set too high because the thin film transistor has already been formed. If the temperature is too high, the voltage-current characteristics of the thin film transistor deteriorate, and the rise voltage increases. Conventionally, to avoid this, SiN films and SiO 2 films were formed by the P-CVD method with the formation temperature kept low, but the denseness of the film was poor and the protection effect of the element was insufficient. . Further, AL using alcoholate as a raw material described in JP-A-1-179423 described above is used.
The purpose of the E method is to form a thin film at a low temperature. However, even with this method, a film formed at a low temperature has poor denseness, and it cannot be said that a sufficient protective effect was obtained.

そこで本実施例においては、試料基板の加熱温度を約
200℃に設定して、前述のAl2O3薄膜21と同様の製造方法
により、Al2O3薄膜7を形成する。即ち試料基板を塩化
アルミニウム蒸気雰囲気と水蒸気雰囲気との間に凡そ60
00回往復させることにより、約4000Åの厚さのAl2O3
膜7を形成する。
Therefore, in this embodiment, the heating temperature of the sample substrate is set to about
The temperature is set to 200 ° C., and the Al 2 O 3 thin film 7 is formed by the same manufacturing method as that for the Al 2 O 3 thin film 21 described above. That is, the sample substrate is placed between the aluminum chloride vapor atmosphere and the water vapor atmosphere for about 60 hours.
By reciprocating 00 times, an Al 2 O 3 thin film 7 having a thickness of about 4000 ° is formed.

以上のようにして本実施例により作製した薄膜トラン
ジスタマトリクス基板では、ゲート絶縁膜2,層間絶縁膜
8の下層のAl2O3薄膜21並びに表面保護膜7のAl2O3
を、原料ガス流が分子流雰囲気を形成する条件のALE法
により成膜したので、緻密で下地との密着も良く、しか
も下地段差のカバレージも良好で、高絶縁性の膜を得る
ことができた。更に表面保護膜7の形成温度を低く設定
できるので、動作特性に変動のない安定した薄膜トラン
ジスタを得ることができた。
Or a thin film transistor matrix substrate manufactured by this example as a gate insulating film 2, an Al 2 O 3 film of the underlying Al 2 O 3 thin film 21 and the surface protective film 7 of the interlayer insulating film 8, the feed gas stream Was formed by the ALE method under the condition of forming a molecular flow atmosphere, so that a dense and highly insulative film having good adhesion to the base and good coverage of the steps of the base was obtained. Further, since the formation temperature of the surface protection film 7 can be set low, a stable thin film transistor having no change in operation characteristics can be obtained.

第5図は、上述したALE装置を用いて薄膜を形成する
際の、反応室内圧力と膜の欠陥との関係を、原料ガス流
量に対するバリアガス流量をパラメータとして示す図で
ある。
FIG. 5 is a diagram showing the relationship between the pressure in the reaction chamber and the defect of the film when a thin film is formed using the above-mentioned ALE apparatus, with the flow rate of the barrier gas relative to the flow rate of the source gas as a parameter.

同図に見られるように、反応室の真空度が高い程膜の
欠陥は減少する。これは、先に述べたように、原料ガス
分子の平均自由行程の大きさが、膜質に強く影響するこ
とを示す。因みに、反応室内圧力を0.01Torrとした場合
には、室内圧力が1Torrとした場合より、膜の欠陥数が
凡そ3桁改善される。但し、室内圧力が1mTorr以下では
成膜レートが大きくなって実用的でなくなる。従って、
本実施例では1〜数10mTorrの範囲の室内圧力が望まし
い。
As can be seen from the figure, the higher the degree of vacuum in the reaction chamber, the fewer the defects in the film. This indicates that the magnitude of the mean free path of the source gas molecules strongly affects the film quality, as described above. Incidentally, when the pressure in the reaction chamber is set to 0.01 Torr, the number of film defects is improved by about three digits as compared with the case where the chamber pressure is set to 1 Torr. However, if the room pressure is 1 mTorr or less, the film forming rate becomes large and is not practical. Therefore,
In this embodiment, a room pressure in the range of 1 to several tens mTorr is desirable.

更に、原料ガス流量に対するバリアガス流量の比rが
大きいほど、膜の欠陥は減少する。これはバリアガス流
量が増大するほど、バリア効果が高まることから、二つ
の原料ガスの混合を防止することの重要性を示すもので
ある。
Furthermore, as the ratio r of the flow rate of the barrier gas to the flow rate of the source gas increases, the number of defects in the film decreases. This indicates the importance of preventing the mixing of two source gases because the barrier effect increases as the flow rate of the barrier gas increases.

次に本発明の他の実施例を、第6図,第7図および第
8図により説明する。本実施例は、本発明に係るALE法
を用いて補助容量を作製する例で、第6図に補助容量を
具備するアクティブマトリクス型液晶表示装置の等価回
路を示し、これの薄膜トランジスタマトリクス基板を実
現するための構造を第7図(a)および(b)の要部断
面に示す。
Next, another embodiment of the present invention will be described with reference to FIGS. 6, 7, and 8. FIG. In this embodiment, an auxiliary capacitor is manufactured by using the ALE method according to the present invention. FIG. 6 shows an equivalent circuit of an active matrix type liquid crystal display device having an auxiliary capacitor, and a thin film transistor matrix substrate is realized. FIG. 7 (a) and FIG.

アクティブマトリクス型液晶表示装置の表示品質を向
上するのに、液晶セル容量と並列に補助容量を挿入する
ことが有効である。
In order to improve the display quality of an active matrix type liquid crystal display device, it is effective to insert an auxiliary capacitance in parallel with the liquid crystal cell capacitance.

第6図の等価回路に示す方式は、液晶セルLCの表示電
極Eと、ゲートバスラインGBやドレインバスラインDBと
は別に設けたアースラインEBの延長部とを、絶縁膜を介
して対向させて補助容量Csを構成した例である。
The method shown in the equivalent circuit of FIG. 6 is such that the display electrode E of the liquid crystal cell LC and the extension of the earth line EB provided separately from the gate bus line GB and the drain bus line DB are opposed to each other via an insulating film. This is an example in which the auxiliary capacitance Cs is configured.

補助容量Csの対向する二つの電極間を絶縁する絶縁膜
9として、第7図(a)はゲート絶縁膜2を用い、第7
図(b)はゲート絶縁膜2とは別に、専用の電極間絶縁
膜を形成している。
FIG. 7 (a) uses a gate insulating film 2 as an insulating film 9 for insulating between two opposing electrodes of the storage capacitor Cs.
In FIG. 2B, a dedicated inter-electrode insulating film is formed separately from the gate insulating film 2.

補助容量Csを設けるに際しては、大面積パネルに対応
できるようにするため、インターレース駆動が可能であ
ることが必要であり、このため補助容量Csの一方の電極
は独立に任意の電位Vcに設定できることが要請されてい
る。
When providing the auxiliary capacitance Cs, it is necessary that interlaced driving be possible in order to be able to cope with a large area panel, and therefore, one electrode of the auxiliary capacitance Cs can be independently set to an arbitrary potential Vc. Has been requested.

第7図(a),(b)はいずれもインターレース駆動
は可能であり、アースラインEBの電位を独立に設定可能
であるが、画面サイズが大きくなると、(a)の構成で
はアースラインEBの抵抗を低くすることに限界がある。
そこでこれを低抵抗化するためには、独立のアースライ
ンを網目状に設置し(b)の構成を取らざるを得ない。
網目状アースラインとするときは、第6図には明示して
いないが、表示領域内の多数箇所で隣接するアースライ
ン間を接続し、その数だけゲートバスラインとの交差箇
所が増える。そのため、電極間絶縁を必要とする面積
が、(b)では飛躍的に増大する。
7 (a) and 7 (b) show that interlaced driving is possible and the potential of the ground line EB can be set independently. However, when the screen size becomes large, the configuration of FIG. There is a limit to lowering the resistance.
Therefore, in order to reduce the resistance, an independent earth line must be installed in a mesh form to take the configuration shown in FIG.
Although not shown in FIG. 6 when using a mesh-like ground line, adjacent ground lines are connected at many places in the display area, and the number of intersections with the gate bus lines increases by that number. For this reason, the area requiring the electrode-to-electrode insulation increases dramatically in FIG.

また、(b)の構成では、画素の開口率を確保するた
め、アースラインEBは抵抗率の比較的高いITO膜のよう
な透明電極とする必要がある。ITO膜は比較的抵抗率が
高いので、これを用いて低抵抗のラインを形成するに
は、ITO膜の膜厚を厚くせねばならない。
In addition, in the configuration shown in (b), the ground line EB must be a transparent electrode such as an ITO film having a relatively high resistivity in order to secure the aperture ratio of the pixel. Since the ITO film has a relatively high resistivity, in order to form a low-resistance line using the ITO film, the thickness of the ITO film must be increased.

このような問題を有するので、補助容量の電極間を絶
縁する絶縁膜は、大きい段差を有する下地表面に対する
カバレージが良好で、しかも欠陥のない緻密な絶縁性の
高い膜であることを要する。
Due to such a problem, the insulating film for insulating the electrodes of the auxiliary capacitor needs to be a film having good coverage with respect to the underlying surface having a large step and having no defect and having a dense insulating property.

本実施例はこのような要請を満足するものであって、
補助容量Csの電極間絶縁膜を、本発明に係るALE法によ
り形成する例である。本実施例においても、上記第4図
に示す薄膜形成装置を用いる。
This embodiment satisfies such a demand,
This is an example in which an inter-electrode insulating film of the storage capacitor Cs is formed by the ALE method according to the present invention. Also in this embodiment, the thin film forming apparatus shown in FIG. 4 is used.

まず、第8図(a)に示すように、ガラス基板1上に
ITO膜を用いて、アースラインEBを形成する。
First, as shown in FIG.
The earth line EB is formed using the ITO film.

次いで、基板温度約300℃にてALE法を実施して、同図
(b)に示すように約4000Åの厚さのAl2O3薄膜91を成
膜する。この時の成膜条件は、前述の実施例と全く同じ
でよい。
Next, an ALE method is performed at a substrate temperature of about 300 ° C. to form an Al 2 O 3 thin film 91 having a thickness of about 4000 ° as shown in FIG. The film forming conditions at this time may be exactly the same as in the above-described embodiment.

次いで同図(c)に示すように、厚さ約800ÅのTi膜
からなるゲート電極Gと、これに接続するゲートバスラ
イン(図示せず)を形成し、更に、凡そ100〜400℃の加
熱酸素プラズマ処理を施す。
Next, as shown in FIG. 4C, a gate electrode G made of a Ti film having a thickness of about 800 ° and a gate bus line (not shown) connected thereto are formed, and further heated at about 100 to 400 ° C. An oxygen plasma treatment is performed.

次いで、厚さ約1000ÅのSiO2と厚さ約2000ÅのSiN膜
からなるゲート絶縁膜2を形成する。このゲート絶縁膜
のSiO2膜とSiN膜は、前記Al2O3膜91上にも形成され、電
極間絶縁膜9の一部の膜92となる。
Next, a gate insulating film 2 made of SiO 2 having a thickness of about 1000 ° and a SiN film having a thickness of about 2000 ° is formed. The SiO 2 film and the SiN film of the gate insulating film are also formed on the Al 2 O 3 film 91 and become a part of the inter-electrode insulating film 9.

次いで約150Åの厚さのa−Si膜(動作半導体層)3,
厚さ約1400ÅのSiO2膜またはSiN膜(チャネル保護膜)
6をP−CVD法により連続的に成膜し、更に、n+a−Si膜
(コンタクト層)4,Ti膜5からなるソース電極Sおよび
ドレイン電極D並びにITO膜からなる表示電極Eを形成
して、同図(d)に示す如く、本実施例の薄膜トランジ
スタマトリクス基板が完成する。
Next, an a-Si film (operating semiconductor layer) having a thickness of about 150 °
Approximately 1400 mm thick SiO 2 film or SiN film (channel protective film)
6 is continuously formed by a P-CVD method, and further, an n + a-Si film (contact layer) 4, a source electrode S and a drain electrode D composed of a Ti film 5, and a display electrode E composed of an ITO film are formed. Then, as shown in FIG. 4D, the thin film transistor matrix substrate of this embodiment is completed.

なお、上記加熱酸素プラズマ処理からチャネル保護膜
としてのSiO2膜6の形成までの一連の工程は、ロードロ
ック方式のCVD装置を用いれば、真空を破ることなく連
続的に実行できる。
Note that a series of steps from the heating oxygen plasma treatment to the formation of the SiO 2 film 6 as a channel protective film can be continuously performed without breaking a vacuum by using a load-lock type CVD apparatus.

以上のようにして得られた薄膜トランジスタマトリク
スは、アースラインEBを低抵抗化するため、その厚さを
厚くしても、電極間絶縁のためのAl2O3薄膜9を、ALE法
を分子流領域で実行することによって形成するので、ア
ースラインEBに対するカバレージは充分満足できるもの
となり、しかもAl2O3薄膜9は緻密で下地との密着もよ
く、高い絶縁性を示す。そのため、電極の積層構造が飛
躍的に増大したにもかかわらず、電極間短絡のような欠
陥は大幅に減少する。
In the thin film transistor matrix obtained as described above, the Al 2 O 3 thin film 9 for interelectrode insulation can be formed by molecular flow using the ALE method even if the thickness is increased in order to reduce the resistance of the ground line EB. Since it is formed by performing in a region, the coverage with respect to the earth line EB is sufficiently satisfactory, and the Al 2 O 3 thin film 9 is dense, has good adhesion to the base, and exhibits high insulation properties. Therefore, defects such as a short-circuit between electrodes are greatly reduced even though the laminated structure of the electrodes is dramatically increased.

従って、本実施例によれば、表示品質の良いインター
レース駆動可能な大画面のアクティブマトリクスを、高
歩留りで製造可能となる。
Therefore, according to the present embodiment, it is possible to manufacture a large-screen active matrix with high display quality and capable of interlaced driving at a high yield.

なお、本発明に係る絶縁薄膜の形成方法は、補助容量
の構造がどのようなものであっても、その電極間絶縁膜
を形成するのに用いることができる。
The method of forming an insulating thin film according to the present invention can be used to form an inter-electrode insulating film regardless of the structure of the auxiliary capacitor.

例えば第6図(b)の構造では前述したALE法による
ゲート絶縁膜2と共に同時形成できる。
For example, in the structure of FIG. 6B, it can be formed simultaneously with the gate insulating film 2 by the ALE method described above.

以上述べたように本発明に係る絶縁薄膜の形成方法に
より、薄膜トランジスタマトリクスの各種絶縁薄膜を形
成することができ、得られた絶縁薄膜は、緻密で下地と
の密着性が良く、ピンホールやクラックがなく、膜質の
よい絶縁膜となる。しかも本発明によれば比較的低温で
成膜できるので、それ以前に形成した膜の質を劣化させ
ることもない。
As described above, by the method for forming an insulating thin film according to the present invention, various kinds of insulating thin films of a thin film transistor matrix can be formed, and the obtained insulating thin film is dense, has good adhesion to a base, and has pinholes and cracks. And an insulating film with good film quality. In addition, according to the present invention, since the film can be formed at a relatively low temperature, the quality of the film formed before that is not deteriorated.

なお、以上の説明では本発明を逆スタガード型薄膜ト
ランジスタマトリクスに適用した例を示したが、本発明
をスタガード型薄膜トランジスタマトリクスに適用して
も、同様の効果を得ることができる。
In the above description, an example is shown in which the present invention is applied to an inverted staggered thin film transistor matrix. However, similar effects can be obtained by applying the present invention to a staggered thin film transistor matrix.

〔発明の効果〕〔The invention's effect〕

以上説明した如く本発明の絶縁薄膜の形成方法によれ
ば、良好な膜質を有し、且つ、欠陥が少なく、しかも下
地に凹凸に対するガバレージの良好な絶縁膜を、比較的
低温で形成することができる。この絶縁薄膜の形成方法
は、薄膜トランジスタマトリクスを構成する如何なる絶
縁膜の形成工程にも用いることが可能であり、本発明を
用いることにより、薄膜トランジスタマトリクス基板の
耐圧特性,表示品質,信頼度および製造歩留りが向上す
る。
As described above, according to the method of forming an insulating thin film of the present invention, it is possible to form an insulating film having good film quality, few defects, and good coverage on irregularities at a base at a relatively low temperature. it can. This method for forming an insulating thin film can be used in any process for forming an insulating film constituting a thin film transistor matrix. By using the present invention, the breakdown voltage characteristics, display quality, reliability, and manufacturing yield of a thin film transistor matrix substrate can be obtained. Is improved.

【図面の簡単な説明】[Brief description of the drawings]

第1図ないし第3図は本発明を薄膜マトリクス基板上の
薄膜トランジスタ,層間絶縁膜および表面保護膜に実施
した例の説明図、 第4図は薄膜形成装置の斜視図、 第5図は本発明の効果説明図、 第6図は補助容量付きアクティブマトリクス型液晶表示
装置の等価回路を示す図、 第7図は本発明の他の実施例に係る第6図の薄膜トラン
ジスタマトリクス基板の要部断面図、 第8図は第7図(b)の実施例を工程の順に説明する図
である。 図において、1は透明絶縁性基板(ガラス基板)、2は
ゲート絶縁膜、3は動作半導体層(a−Si層)、4はコ
ンタクト層(n+a−Si層)、5は金属膜(Ti膜)、6は
チャネル保護膜(SiO2膜)、7は表面保護膜(SiO
2膜)、8は層間絶縁膜、9は電極間絶縁膜(Al2O3
膜)、21はAl2O3薄膜(ALE法で形成した薄膜)、22はSi
N膜(P−CVD法で形成した膜)、30は反応室、31はArガ
スバリア、32,33は薄膜形成領域、91はAl2O3薄膜(ALE
法で形成した薄膜)、Gはゲート電極、Eは表示電極、
GBはゲートバスライン、DBはドレインバスライン、EBは
アースラインを示す。
1 to 3 are explanatory views of an embodiment in which the present invention is applied to a thin film transistor, an interlayer insulating film and a surface protective film on a thin film matrix substrate, FIG. 4 is a perspective view of a thin film forming apparatus, and FIG. FIG. 6 is a diagram showing an equivalent circuit of an active matrix type liquid crystal display device with an auxiliary capacitor. FIG. 7 is a cross-sectional view of a main part of the thin film transistor matrix substrate of FIG. 6 according to another embodiment of the present invention. FIG. 8 is a view for explaining the embodiment of FIG. 7 (b) in the order of steps. In the figure, 1 is a transparent insulating substrate (glass substrate), 2 is a gate insulating film, 3 is an operating semiconductor layer (a-Si layer), 4 is a contact layer (n + a-Si layer), and 5 is a metal film ( Ti film), 6 is a channel protective film (SiO 2 film), 7 is a surface protective film (SiO 2 film)
2 ), 8 is an interlayer insulating film, 9 is an inter-electrode insulating film (Al 2 O 3 thin film), 21 is an Al 2 O 3 thin film (thin film formed by the ALE method), 22 is Si
N film (film formed by the P-CVD method), 30 is a reaction chamber, 31 is an Ar gas barrier, 32 and 33 are thin film formation regions, 91 is an Al 2 O 3 thin film (ALE
G is a gate electrode, E is a display electrode,
GB indicates a gate bus line, DB indicates a drain bus line, and EB indicates an earth line.

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭55−130896(JP,A) 特開 平1−157518(JP,A) 特開 平2−246161(JP,A) 特開 平2−74029(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 21/316 H01L 21/318 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-55-130896 (JP, A) JP-A-1-157518 (JP, A) JP-A-2-246161 (JP, A) JP-A-2- 74029 (JP, A) (58) Field surveyed (Int. Cl. 6 , DB name) H01L 21/316 H01L 21/318

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】種類の異なる複数種の原料ガス雰囲気中に
試料を交互に複数回曝す原子層エピタキシー法で前記試
料表面に化合物絶縁膜を形成する方法において、前記原
料ガス雰囲気が1〜数10mTorrの蒸気圧よりなることを
特徴とする絶縁薄膜の形成方法。
1. A method of forming a compound insulating film on a surface of a sample by an atomic layer epitaxy method in which a sample is alternately exposed to a plurality of different types of source gas atmospheres a plurality of times, wherein the source gas atmosphere is 1 to several tens mTorr. A method for forming an insulating thin film, comprising:
【請求項2】前記試料が基板上に予めゲート電極を形成
した薄膜トランジスタであり、前記化合物絶縁膜が該ゲ
ート電極上のゲート絶縁膜であることを特徴とする請求
項1記載の絶縁薄膜の形成方法。
2. The method according to claim 1, wherein the sample is a thin film transistor having a gate electrode formed on a substrate in advance, and the compound insulating film is a gate insulating film on the gate electrode. Method.
【請求項3】前記試料が基板上に予めゲートバスライン
を形成した薄膜トランジスタマトリクス基板であり、前
記化合物絶縁膜が該ゲートバスライン上に形成するドレ
インバスラインとの層間絶縁膜であることを特徴とする
請求項1記載の絶縁薄膜の形成方法。
3. The method according to claim 1, wherein the sample is a thin film transistor matrix substrate having a gate bus line formed on the substrate in advance, and the compound insulating film is an interlayer insulating film with a drain bus line formed on the gate bus line. The method for forming an insulating thin film according to claim 1.
【請求項4】前記試料が基板上に予め形成した薄膜トラ
ンジスタであり、前記化合物絶縁膜が該トランジスタの
少なくともチャネル上層部を被覆する保護膜であること
を特徴とする請求項1記載の絶縁薄膜の形成方法。
4. The insulating thin film according to claim 1, wherein said sample is a thin film transistor formed in advance on a substrate, and said compound insulating film is a protective film covering at least a channel upper layer portion of said transistor. Forming method.
【請求項5】前記試料が補助容量付き薄膜トランジスタ
マトリクス基板であり、前記化合物絶縁物が補助容量を
構成する電極間絶縁膜であることを特徴とする請求項1
記載の絶縁薄膜の形成方法。
5. The semiconductor device according to claim 1, wherein the sample is a thin film transistor matrix substrate having an auxiliary capacitor, and the compound insulator is an inter-electrode insulating film forming an auxiliary capacitor.
The method for forming an insulating thin film according to the above.
JP3104290A 1990-02-09 1990-02-09 Method of forming insulating thin film Expired - Fee Related JP2940051B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3104290A JP2940051B2 (en) 1990-02-09 1990-02-09 Method of forming insulating thin film

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3104290A JP2940051B2 (en) 1990-02-09 1990-02-09 Method of forming insulating thin film

Publications (2)

Publication Number Publication Date
JPH03234025A JPH03234025A (en) 1991-10-18
JP2940051B2 true JP2940051B2 (en) 1999-08-25

Family

ID=12320430

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3104290A Expired - Fee Related JP2940051B2 (en) 1990-02-09 1990-02-09 Method of forming insulating thin film

Country Status (1)

Country Link
JP (1) JP2940051B2 (en)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05243579A (en) * 1992-02-28 1993-09-21 Canon Inc Semiconductor device
US6576062B2 (en) 2000-01-06 2003-06-10 Tokyo Electron Limited Film forming apparatus and film forming method
KR100451037B1 (en) * 2000-12-08 2004-10-02 주식회사 하이닉스반도체 Method of forming a gate electrode in a semiconductor device
US6951804B2 (en) 2001-02-02 2005-10-04 Applied Materials, Inc. Formation of a tantalum-nitride layer
US6878206B2 (en) 2001-07-16 2005-04-12 Applied Materials, Inc. Lid assembly for a processing system to facilitate sequential deposition techniques
US6911391B2 (en) 2002-01-26 2005-06-28 Applied Materials, Inc. Integration of titanium and titanium nitride layers
US6833161B2 (en) * 2002-02-26 2004-12-21 Applied Materials, Inc. Cyclical deposition of tungsten nitride for metal oxide gate electrode
KR100431306B1 (en) * 2002-08-30 2004-05-12 주식회사 하이닉스반도체 Method for formig gate of semiconductor device using gate oxide made of double film of aluminium oxide and yttrium oxynitride
JP2011029238A (en) * 2009-07-21 2011-02-10 Fujifilm Corp Method of manufacturing laminate comprising crystalline homologous compound layer, and field effect transistor
JP6476832B2 (en) * 2014-12-19 2019-03-06 株式会社デンソー Method for producing thin film made of aluminum compound

Also Published As

Publication number Publication date
JPH03234025A (en) 1991-10-18

Similar Documents

Publication Publication Date Title
EP0387892B1 (en) Forming an insulation layer, for example in an active matrix device
JP2918792B2 (en) Single chamber CVD process for thin film transistor
JP4018625B2 (en) Multi-stage CVD method for thin film transistors
KR100741435B1 (en) Controlling the properties and uniformity of a silicon nitride film by controlling the film forming precursors and tft device with the silicon nitride
JP4332263B2 (en) Thin film transistor manufacturing method
WO2000044033A1 (en) Method and apparatus for film deposition
US20030143410A1 (en) Method for reduction of contaminants in amorphous-silicon film
JP2940051B2 (en) Method of forming insulating thin film
KR20140050631A (en) Method of igzo and zno tft fabrication with pecvd sio2 passivation
WO2011056710A2 (en) Thin film transistors having multiple doped silicon layers
US20100037823A1 (en) Showerhead and shadow frame
JPH05160152A (en) Manufacture of film transistor
JPH07283147A (en) Thin film forming method
JPH08288223A (en) Manufacture of thin film
JPH0290568A (en) Manufacture of thin film transistor
KR100265846B1 (en) A method for fabricating ferroelectric capacitor in semiconductor device
JPH06177381A (en) Matrix of thin film transistor and its manufacture
JP3294438B2 (en) Method for forming polycrystalline semiconductor thin film and method for forming thin film transistor using the same
CN111883582B (en) Grid electrode, manufacturing method of thin film transistor and display panel
JPH09179142A (en) Electrode wiring board, production of the same and liquid crystal display device
CN1263158C (en) Grid structure and manufacture method as well as MOS part of grid structure
JPH0737872A (en) Semiconductor and its manufacturing method
JPH0722130B2 (en) Silicon thin film and method for producing the same
CN101075640A (en) Glass baseplate surface metal-layer structure and its production
JPH0653505A (en) Reverse-staggered thin film transistor and fabrication thereof

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees