JPH0653505A - Reverse-staggered thin film transistor and fabrication thereof - Google Patents
Reverse-staggered thin film transistor and fabrication thereofInfo
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- JPH0653505A JPH0653505A JP20272392A JP20272392A JPH0653505A JP H0653505 A JPH0653505 A JP H0653505A JP 20272392 A JP20272392 A JP 20272392A JP 20272392 A JP20272392 A JP 20272392A JP H0653505 A JPH0653505 A JP H0653505A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、液晶表示装置等に利用
される逆スタッガ型薄膜トランジスタ及びその製造方法
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverted stagger type thin film transistor used for a liquid crystal display device and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】図３に従来の逆スタッガ型薄膜トランジ
スタ（以下、「薄膜トランジスタ」を「ＴＦＴ」と称
す）の断面図を示す。このＴＦＴは液晶表示装置の絵素
にスイッチング素子として設けられたものである。図３
に基づいて従来の逆スタッガ型ＴＦＴの構造を説明す
る。2. Description of the Related Art FIG. 3 shows a cross-sectional view of a conventional inverted stagger type thin film transistor (hereinafter, "thin film transistor" is referred to as "TFT"). This TFT is provided as a switching element in a picture element of a liquid crystal display device. Figure 3
The structure of the conventional inverted stagger type TFT will be described based on FIG.
【０００３】図示するように、透明非晶質ガラスからな
る基板１上に、金属薄膜からなるゲート薄膜２が形成さ
れ、ゲート薄膜２の表面には第１のゲート絶縁膜３が形
成されている。この様な状態の基板１全面を被って、第
２のゲート絶縁膜５が形成されている。この様にゲート
絶縁膜を二層構造にすることは、絶縁性を向上させるた
めに通常の手段として用いられている。第２のゲート絶
縁膜５上でゲート薄膜２と重畳するようにアモルファス
シリコン膜からなるチャネル６が形成されている。チャ
ネル６上の中央部には絶縁膜であるエッチングストッパ
７が形成され、エッチングストッパ７の端部とチャネル
６の一部とを被って、エッチングストッパ７の両端部上
にソース薄膜８ａ及びドレイン薄膜８ｂが形成されてい
る。ソース薄膜８ａとドレイン薄膜８ｂとは不純物をド
ープしたシリコン膜からなっており、互いに電気的に絶
縁されている。ソース薄膜８ａ上には金属薄膜からなる
ソース配線９ａが形成され、ドレイン薄膜８ｂ上には金
属薄膜からなるドレイン配線９ｂが形成されている。ド
レイン配線９ｂ上には絵素の電極である透明電極１０が
形成され、最上層としてゲート薄膜２、ソース配線９ａ
及びドレイン配線９ｂ部分と透明電極の一部とを被って
絶縁膜である保護膜１１が形成されている。As shown in the figure, a gate thin film 2 made of a metal thin film is formed on a substrate 1 made of transparent amorphous glass, and a first gate insulating film 3 is formed on the surface of the gate thin film 2. . The second gate insulating film 5 is formed so as to cover the entire surface of the substrate 1 in such a state. The double-layer structure of the gate insulating film is used as a usual means for improving the insulating property. A channel 6 made of an amorphous silicon film is formed on the second gate insulating film 5 so as to overlap the gate thin film 2. An etching stopper 7, which is an insulating film, is formed in the center of the channel 6, and the source thin film 8a and the drain thin film 8a are formed on both ends of the etching stopper 7 so as to cover the end of the etching stopper 7 and a part of the channel 6. 8b is formed. The source thin film 8a and the drain thin film 8b are formed of impurity-doped silicon films and are electrically insulated from each other. A source wiring 9a made of a metal thin film is formed on the source thin film 8a, and a drain wiring 9b made of a metal thin film is formed on the drain thin film 8b. A transparent electrode 10 which is an electrode of a pixel is formed on the drain wiring 9b, and the gate thin film 2 and the source wiring 9a are formed as the uppermost layer.
A protective film 11 which is an insulating film is formed so as to cover the drain wiring 9b and a part of the transparent electrode.
【０００４】上述のような構造を有する従来の逆スタッ
ガ型ＴＦＴは以下のように製造される。The conventional inverted stagger type TFT having the above structure is manufactured as follows.
【０００５】先ず、無アルカリガラスや石英基板等の透
明非晶質ガラスからなる基板１上に金属薄膜等を堆積し
て、この金属薄膜を所望の形状、サイズにエッチングし
て表面を陽極酸化することにより、表面に第１の絶縁膜
３が形成されたゲート薄膜２を得る。First, a metal thin film or the like is deposited on a substrate 1 made of a transparent non-alkali glass or a transparent amorphous glass such as a quartz substrate, and the metal thin film is etched into a desired shape and size to anodize the surface. Thereby, the gate thin film 2 having the first insulating film 3 formed on the surface thereof is obtained.
【０００６】次に、この様な状態の基板１上に、ＣＶＤ
法等により第２の絶縁膜５を蒸着した後、ＣＶＤ法等に
よりチャネル６となるアモルファスシリコン膜を形成す
る。このアモルファスシリコン上に絶縁膜を形成してパ
ターニングしエッチングトッパ７を形成する。続いて、
ＣＶＤ法等によりソース薄膜８ａ及びドレイン薄膜８ｂ
となる不純物をドープしたシリコン膜を形成し、アモル
ファスシリコン膜と不純物をドープしたシリコン膜とを
同時にエッチングしてチャネル６、ソース薄膜８ａ及び
ドレイン薄膜８ｂを得る。Next, CVD is performed on the substrate 1 in such a state.
After depositing the second insulating film 5 by the method or the like, an amorphous silicon film to be the channel 6 is formed by the CVD method or the like. An insulating film is formed on this amorphous silicon and patterned to form an etching topper 7. continue,
Source thin film 8a and drain thin film 8b formed by the CVD method or the like.
A silicon film doped with impurities is formed, and the amorphous silicon film and the silicon film doped with impurities are simultaneously etched to obtain the channel 6, the source thin film 8a, and the drain thin film 8b.
【０００７】続いて、スパッタリング法により金属膜を
形成し、パターニングしてソース配線９ａ及びドレイン
配線９ｂを得る。更に、例えばＩＴＯ膜を形成しパター
ニングして透明電極膜１０とし、その上に、ＣＶＤ法等
による絶縁膜を形成しパターニングして保護膜１１とす
る。Subsequently, a metal film is formed by a sputtering method and patterned to obtain a source wiring 9a and a drain wiring 9b. Further, for example, an ITO film is formed and patterned to form the transparent electrode film 10, and an insulating film is formed thereon by a CVD method or the like and patterned to form the protective film 11.
【０００８】以上のような製造工程に於て、通常は、ゲ
ート薄膜２のパターンを形成する際に、テーパエッチン
グして、図示するようにゲート薄膜２の側面を傾斜させ
る。これは、後の工程で第２のゲート絶縁膜５となる薄
膜を形成する時に断差被覆性を良好にするためである。In the above manufacturing process, usually, when forming the pattern of the gate thin film 2, taper etching is performed to incline the side surface of the gate thin film 2 as shown in the drawing. This is to improve the differential coverage when forming a thin film to be the second gate insulating film 5 in a later step.
【０００９】[0009]
【発明が解決しようとする課題】上述のように、ゲート
薄膜２の側面を傾斜させても、ゲート薄膜２の端部の断
差を無くして滑らかな形状にできないので、ゲート薄膜
２の表面を陽極酸化した後も第１のゲート絶縁膜３の端
部にこの形状を反映した段差ができる。第１のゲート絶
縁膜３の端部の段差部分では、後の工程で湿式エッチン
グする際にエッチレートが異常に速くなるので、第２の
ゲート絶縁膜５に穴があく。その結果、ＴＦＴのリーク
不良となり、ＴＦＴを液晶表示装置に使用する場合は、
表示パネルの不良の主な原因の一つになっている。As described above, even if the side surface of the gate thin film 2 is inclined, the surface of the gate thin film 2 cannot be formed into a smooth shape by eliminating the gap between the ends of the gate thin film 2. Even after the anodic oxidation, a step reflecting this shape is formed at the end of the first gate insulating film 3. At the stepped portion at the end of the first gate insulating film 3, the etching rate becomes abnormally fast during wet etching in a later step, so that the second gate insulating film 5 has a hole. As a result, a TFT leak failure occurs, and when the TFT is used in a liquid crystal display device,
It is one of the main causes of defective display panels.
【００１０】一方、第１のゲート絶縁膜の端部の断差に
よる影響を小さくするために、ゲート薄膜２のパターン
を形成する際に、ゲート薄膜２の側面の傾斜角度を小さ
くするテーパエッチングを行う試みがある。しかし、ゲ
ート薄膜２を陽極酸化して第１のゲート絶縁膜３を形成
する際に、第１のゲート絶縁膜３の端部に急峻な段差が
できやすい。それ故、ＴＦＴのリーク不良が発生してい
る。On the other hand, in order to reduce the influence of the gap between the ends of the first gate insulating film, taper etching is performed to reduce the inclination angle of the side surface of the gate thin film 2 when forming the pattern of the gate thin film 2. There is an attempt to do. However, when the gate thin film 2 is anodized to form the first gate insulating film 3, a steep step is likely to be formed at the end of the first gate insulating film 3. Therefore, defective TFT leakage occurs.
【００１１】本発明は、このような従来技術の問題点を
解決するためになされたものであり、ゲート薄膜とソー
ス薄膜との間及びゲート薄膜とドレイン薄膜との間でリ
ークがない、信頼性の高い逆スタッガ型薄膜トランジス
タを提供することを目的とする。The present invention has been made in order to solve the above-mentioned problems of the prior art, and has no leakage between the gate thin film and the source thin film and between the gate thin film and the drain thin film. It is an object of the present invention to provide an inverted staggered thin film transistor with high efficiency.
【００１２】[0012]
【課題を解決するための手段】本発明の逆スタッガ型薄
膜トランジスタは、基板と、該基板上に形成されたゲー
ト薄膜と、該ゲート薄膜の上表面に、陽極酸化により形
成された第１のゲート絶縁膜と、該第１のゲート絶縁膜
の端部の断差部分に、該端部を被って形成されたＴＥＯ
Ｓ−ＳｉＯ2からなるサイドウォールと、該サイドウォ
ールを有する基板上に形成された第２のゲート絶縁膜
と、該第２のゲート絶縁膜上に形成されたソース薄膜薄
膜及びドレイン薄膜とを備えており、そのことによっ
て、上記目的が達成される。The inverted staggered thin film transistor of the present invention comprises a substrate, a gate thin film formed on the substrate, and a first gate formed on the upper surface of the gate thin film by anodic oxidation. A TEO formed by covering the insulating film and the edge of the first gate insulating film at the gap between the edges.
A sidewall including S-SiO 2 , a second gate insulating film formed on a substrate having the sidewall, and a source thin film and a drain thin film formed on the second gate insulating film. Therefore, the above-mentioned object is achieved.
【００１３】本発明の逆スタッガ型薄膜トランジスタの
製造方法は、基板上にゲート薄膜を形成する工程と、該
ゲート薄膜の上表面に、陽極酸化により第１のゲート絶
縁膜を形成する工程と、該第１のゲート絶縁膜が形成さ
れた基板上にＴＥＯＳ−ＳｉＯ2膜を形成する工程と、
該ＴＥＯＳ−ＳｉＯ2膜をエッチングして該第１のゲー
ト絶縁膜の端部の断差部分に、該端部を被う状態でサイ
ドウォールを形成する工程と、該サイドウォールを有す
る基板上に第２のゲート絶縁膜を形成する工程と、該第
２のゲート絶縁膜上にソース薄膜及びドレイン薄膜を形
成する工程とを含んでおり、そのことによって、上記目
的が達成される。A method of manufacturing an inverted stagger type thin film transistor according to the present invention comprises a step of forming a gate thin film on a substrate, a step of forming a first gate insulating film on the upper surface of the gate thin film by anodic oxidation, A step of forming a TEOS-SiO 2 film on the substrate on which the first gate insulating film is formed,
A step of etching the TEOS-SiO 2 film to form a sidewall at a gap between the edges of the first gate insulating film so as to cover the edge, and a step of forming a sidewall on the substrate having the sidewall. It includes the step of forming the second gate insulating film and the step of forming the source thin film and the drain thin film on the second gate insulating film, whereby the above object is achieved.
【００１４】[0014]
【作用】ＴＥＯＳ−ＳｉＯ2膜（テトラエチルオルソシ
リケートを用いたＳｉＯ2膜）は断差被覆性が良いの
で、第１のゲート絶縁膜の端部の断差部分にＴＥＯＳ−
ＳｉＯ2膜からなるサイドウォールを形成することによ
って、たとえ、ゲート薄膜を陽極酸化した後に第１のゲ
ート絶縁膜の端部で急峻な段差ができても、良好な被覆
性を有する。従って、サイドウォール形成工程以降の工
程で、ゲート薄膜の側面部分の絶縁性が低下するのを防
止できる。[Action] Since TEOS-SiO 2 film (SiO 2 film using tetraethyl orthosilicate) is a good cross-sectional difference coverage, the cross-sectional difference portion of the end portion of the first gate insulating film TEOS-
By forming the side wall made of the SiO 2 film, even if a steep step is formed at the end of the first gate insulating film after the gate thin film is anodized, good coverage can be obtained. Therefore, it is possible to prevent the insulation property of the side surface portion of the gate thin film from being deteriorated in the steps after the sidewall formation step.
【００１５】[0015]
【実施例】本発明の実施例を以下に説明する。EXAMPLES Examples of the present invention will be described below.
【００１６】図１に、本実施例の逆スタッガ型ＴＦＴの
断面図を示す。図３に示すＴＦＴと同様の働きをする部
位には同じ符号を附し説明を省略する。FIG. 1 shows a cross-sectional view of the inverted stagger type TFT of this embodiment. Portions that have the same functions as those of the TFT shown in FIG.
【００１７】本実施例のＴＦＴは、図示するように、第
１のゲート絶縁膜３の側面の断差部分にＴＥＯＳ−Ｓｉ
Ｏ2膜からなるサイドウォール４が形成されている点以
外は、図３に示す従来のＴＦＴと同様の構造をしてい
る。In the TFT of this embodiment, as shown in the drawing, TEOS-Si is formed on the side surface of the first gate insulating film 3 at the gap.
The structure is similar to that of the conventional TFT shown in FIG. 3 except that the sidewall 4 made of an O 2 film is formed.
【００１８】図１に於てそれぞれの膜の厚さの一例を示
しつつ、本実施例のＴＦＴの製造方法を説明する。The method of manufacturing the TFT of this embodiment will be described with reference to FIG. 1 showing an example of the thickness of each film.
【００１９】先ず、無アルカリガラスや石英基板等の透
明非晶質ガラスからなる基板１上に金属薄膜等を約３５
４０オングストロームの厚さで成膜する。この金属薄膜
を所望の形状、サイズにエッチングして表面を陽極酸化
して第１のゲート絶縁膜３を２２００オングストローム
まで形成すると、ゲート薄膜２は約１８００オングスト
ロームに減少する。First, about 35 metal thin films or the like are formed on a substrate 1 made of a transparent amorphous glass such as a non-alkali glass or a quartz substrate.
The film is formed to a thickness of 40 Å. When this metal thin film is etched into a desired shape and size and the surface is anodized to form the first gate insulating film 3 up to 2200 Å, the gate thin film 2 is reduced to about 1800 Å.
【００２０】次に、この様な基板１上全面に、ＴＥＯＳ
−ＳｉＯ2膜を５０００オングストローム程度の厚さで
蒸着し、ドライエッチング法によりエッチバックするこ
とにより、第１のゲート絶縁膜３の端部の断差部分にサ
イドウォール４が得られる。Next, TEOS is formed on the entire surface of the substrate 1 as described above.
The -SiO 2 film was deposited to a thickness of about 5000 angstroms, is etched back by a dry etching method, the side wall 4 is obtained in the cross-sectional difference portion of the end portion of the first gate insulating film 3.
【００２１】次に、ＣＶＤ法等により第２の絶縁膜５を
約３０００オングストロームの厚さで、全面に蒸着した
後、ＣＶＤ法等によりチャネル６となるアモルファスシ
リコン膜を３００〜１０００オングストロームの厚さで
形成する。このアモルファスシリコン上に２０００オン
グストローム程度の厚さの絶縁膜を形成してパターニン
グしエッチングトッパ７を形成する。続いて、ＣＶＤ法
等によりソース薄膜８ａ及びドレイン薄膜８ｂとなる不
純物をドープしたシリコン膜を６００〜１０００オング
ストロームの厚さで形成し、アモルファスシリコン膜と
不純物をドープしたシリコン膜とを同時にエッチングし
てチャネル６、ソース薄膜８ａ及びドレイン薄膜８ｂを
得る。Next, the second insulating film 5 is vapor-deposited on the entire surface by the CVD method or the like to a thickness of about 3000 angstroms, and then the amorphous silicon film to be the channel 6 is formed by the CVD method or the like to a thickness of 300 to 1000 angstroms. To form. An insulating film having a thickness of about 2000 Å is formed on the amorphous silicon and patterned to form an etching topper 7. Then, an impurity-doped silicon film to be the source thin film 8a and the drain thin film 8b is formed to a thickness of 600 to 1000 angstrom by the CVD method or the like, and the amorphous silicon film and the impurity-doped silicon film are simultaneously etched. A channel 6, a source thin film 8a and a drain thin film 8b are obtained.
【００２２】続いて、スパッタリング法により金属膜を
約３０００オングストロームの厚さに形成し、パターニ
ングしてソース配線９ａ及びドレイン配線９ｂを得る。
更に、例えばＩＴＯ膜を３００〜５０００オングストロ
ームの厚さで形成しパターニングして透明電極膜１０と
し、その上に、ＣＶＤ法等による絶縁膜を１０００〜５
０００オングストロームの厚さで形成しパターニングし
て保護膜１１とする。Subsequently, a metal film having a thickness of about 3000 angstrom is formed by a sputtering method and patterned to obtain a source wiring 9a and a drain wiring 9b.
Further, for example, an ITO film having a thickness of 300 to 5000 angstroms is formed and patterned to form a transparent electrode film 10, and an insulating film formed by a CVD method or the like is formed on the transparent electrode film 10 to 1000 to 5
The protective film 11 is formed with a thickness of 000 angstroms and patterned.
【００２３】本発明の特徴であるサイドウォール４を形
成するの方法の一例を図２に基づいて更に詳しく述べ
る。図２においてそれぞれの膜の厚みは図１のものと同
等である。An example of a method of forming the sidewall 4 which is a feature of the present invention will be described in more detail with reference to FIG. In FIG. 2, the thickness of each film is the same as that in FIG.
【００２４】先ず、図２（Ａ）に示すように、ゲート薄
膜２及び第１のゲート絶縁膜３が形成された基板１上に
ＴＥＯＳ−ＳｉＯ2膜１２を形成する。First, as shown in FIG. 2A, a TEOS-SiO 2 film 12 is formed on the substrate 1 on which the gate thin film 2 and the first gate insulating film 3 are formed.
【００２５】ＴＥＯＳ−ＳｉＯ2膜１２を形成する方法
の１つにプラズマＣＶＤ法がある。プラズマＣＶＤ装置
は、真空チャンバーとプラズマ発生用の１対の電極を有
しており、真空チャンバー内に反応ガスを導入して電極
間でプラズマを発生させ、電極の一方に設置した基板に
成膜する装置である。ＴＥＯＳ−ＳｉＯ2膜１２の形成
には、反応ガスとして、１００SCCM程度のＴＥＯＳ（テ
トラエチルオルソシリケート）と２００SCCM程度のＯ2
との混合ガスを用いる。ＴＥＯＳの気体を得る方法に
は、ＴＥＯＳの液体を容器に入れ、５０〜８０℃程度に
熱し、容器の出口を減圧して気化させる方法がある。処
理中は、真空チャンバー内の圧力を０．７Torr程度に保
ち、一方の電極上に設置した基板１を３００〜４５０℃
に熱して、電極間でパワー０．５〜０．８W/cm2程度の
プラズマ放電を行う。Plasma CVD is one of the methods for forming the TEOS-SiO 2 film 12. The plasma CVD apparatus has a vacuum chamber and a pair of electrodes for plasma generation. A reaction gas is introduced into the vacuum chamber to generate plasma between the electrodes, and a film is formed on a substrate placed on one of the electrodes. It is a device that does. To form the TEOS-SiO 2 film 12, TEOS (tetraethyl orthosilicate) of about 100 SCCM and O 2 of about 200 SCCM are used as reaction gases.
A mixed gas with is used. As a method for obtaining the TEOS gas, there is a method in which the TEOS liquid is put in a container, heated to about 50 to 80 ° C., and the outlet of the container is depressurized to be vaporized. During the processing, the pressure in the vacuum chamber was maintained at about 0.7 Torr, and the substrate 1 placed on one electrode was heated to 300 to 450 ° C.
Then, plasma discharge with a power of about 0.5 to 0.8 W / cm 2 is performed between the electrodes.
【００２６】ＴＥＯＳ−ＳｉＯ2膜１２を形成する別の
方法として熱ＣＶＤ法もある。この方法は、ＴＥＯＳと
オゾン（Ｏ3）を熱した基板１を設置した真空チャンバ
ー内に流して、基板１上にＴＥＯＳ−ＳｉＯ2膜１２を
堆積させる方法である。There is also a thermal CVD method as another method for forming the TEOS-SiO 2 film 12. This method is a method in which TEOS and ozone (O 3 ) are caused to flow in a vacuum chamber in which the substrate 1 in which the TEOS and ozone (O 3 ) are heated are placed to deposit the TEOS-SiO 2 film 12 on the substrate 1.
【００２７】次に、図２（Ｂ）に示すように、ＴＥＯＳ
−ＳｉＯ2膜１２が形成された基板１にドライエッチン
グを行いサイドウォール４を形成する。この工程には、
カソードカップル平行平板型ドライエッチング装置を用
いる。この装置において、基板１を陰極側に置き、ＣＦ
4ガスとＯ2ガスとをそれぞれ１６０SCCMと４０SCCMだけ
真空チャンバー内に流す。この真空チャンバー内の圧力
は０．１５Torr程度に保たれ、電極間にはパワー０．８
W/cm2程度のプラズマ放電を行う。ドライエッチングの
終点検出は、プラズマの分光放射スペクタルを観察する
ことによって行われる。これは、第１のゲート絶縁膜３
がゲート薄膜２となる金属薄膜の酸化物である故、ＴＥ
ＯＳ−ＳｉＯ2膜１２がほとんどなくなればＳｉＯ2の時
と異なったプラズマのスペクトルが現れるからである。Next, as shown in FIG. 2 (B), TEOS
The side wall 4 is formed by dry etching the substrate 1 on which the —SiO 2 film 12 is formed. In this process,
A cathode-coupled parallel plate type dry etching device is used. In this apparatus, the substrate 1 is placed on the cathode side and the CF
4 gas and O 2 gas are flowed into the vacuum chamber by 160 SCCM and 40 SCCM, respectively. The pressure in this vacuum chamber was maintained at about 0.15 Torr, and the power between the electrodes was 0.8.
Plasma discharge of about W / cm 2 is performed. The end point detection of dry etching is performed by observing the spectral emission spectrum of plasma. This is the first gate insulating film 3
Since is an oxide of a metal thin film that becomes the gate thin film 2, TE
This is because if the OS-SiO 2 film 12 is almost eliminated, a plasma spectrum different from that of SiO 2 appears.
【００２８】以上のように、段差被覆性が良いＴＥＯＳ
−ＳｉＯ2膜を第１のゲート絶縁膜３の端部の断差部分
に設けることにより、第１のゲート絶縁膜３の端部で急
峻な段差ができても良好なカバレッジを有する。従っ
て、ゲート薄膜とソース薄膜との間及びゲート薄膜とド
レイン薄膜との間でサイドウォール４により第２のゲー
ト絶縁膜５が保護されているために、ＴＦＴのリーク不
良が起こりにくい。As described above, TEOS having good step coverage
By providing -SiO 2 film to the cross-sectional difference portion of the end portion of the first gate insulating film 3, even if it is a steep step at the end of the first gate insulating film 3 has a good coverage. Therefore, since the second gate insulating film 5 is protected by the sidewall 4 between the gate thin film and the source thin film and between the gate thin film and the drain thin film, the TFT leakage failure is unlikely to occur.
【００２９】[0029]
【発明の効果】以上の説明から明らかなように、本発明
の逆スタッガ型薄膜トランジスタによれば、ＴＥＯＳ−
ＳｉＯ2膜からなるサイドウォールによって第１のゲー
ト絶縁膜端部の段差部分を保護することにより、ＴＦＴ
のゲート薄膜とソース薄膜との間及びゲート薄膜とドレ
イン薄膜との間のリーク不良がなく信頼性を向上するこ
とが出来る。As is apparent from the above description, according to the inverted stagger type thin film transistor of the present invention, TEOS-
By protecting the step portion at the end of the first gate insulating film by the side wall made of SiO 2 film, the TFT
There is no leakage defect between the gate thin film and the source thin film and between the gate thin film and the drain thin film, and the reliability can be improved.
【００３０】従って、本発明の逆スタッガ型薄膜トラン
ジスタを液晶表示装置に用いれば、表示パネルの不良を
低減することが出来る。Therefore, when the inverted staggered thin film transistor of the present invention is used in a liquid crystal display device, defects in the display panel can be reduced.
【図１】本発明の逆スタッガ型ＴＦＴの断面図である。FIG. 1 is a cross-sectional view of an inverted stagger type TFT of the present invention.
【図２】図１のＴＦＴのサイドウォールを形成する工程
を示す断面図である。2 is a cross-sectional view showing a step of forming a sidewall of the TFT of FIG.
【図３】従来の逆スタッガ型ＴＦＴの断面図である。FIG. 3 is a cross-sectional view of a conventional inverted stagger type TFT.
１ 基板 ２ ゲート薄膜 ３ 第１のゲート絶縁膜 ４ サイドウォール ５ 第２のゲート絶縁膜 ６ チャンネル ７ エッチングストッパ ８ａ ソース薄膜 ８ｂ ドレイン薄膜 ９ａ ソース配線 ９ｂ ドレイン配線 １０ 透明電極 １１ 保護膜 １２ ＴＥＯＳ−ＳｉＯ2膜1 Substrate 2 Gate Thin Film 3 First Gate Insulating Film 4 Sidewall 5 Second Gate Insulating Film 6 Channel 7 Etching Stopper 8a Source Thin Film 8b Drain Thin Film 9a Source Wiring 9b Drain Wiring 10 Transparent Electrode 11 Protective Film 12 TEOS-SiO 2 film
Claims (2)
１のゲート絶縁膜と、 該第１のゲート絶縁膜の端部の断差部分に、該端部を被
って形成されたＴＥＯＳ−ＳｉＯ2からなるサイドウォ
ールと、 該サイドウォールを有する基板上に形成された第２のゲ
ート絶縁膜と、 該第２のゲート絶縁膜上に形成されたソース薄膜及びド
レイン薄膜とを備えた逆スタッガ型薄膜トランジスタ。1. A substrate, a gate thin film formed on the substrate, a first gate insulating film formed on the upper surface of the gate thin film by anodic oxidation, and an end of the first gate insulating film. A side wall made of TEOS-SiO 2 formed so as to cover the end portion in the cross section, a second gate insulating film formed on a substrate having the side wall, and the second gate An inverted staggered thin film transistor comprising a source thin film and a drain thin film formed on an insulating film.
絶縁膜を形成する工程と、 該第１のゲート絶縁膜が形成された基板上にＴＥＯＳ−
ＳｉＯ2膜を形成する工程と、 該ＴＥＯＳ−ＳｉＯ2膜をエッチングして該第１のゲー
ト絶縁膜の端部の断差部分に、該端部を被う状態でサイ
ドウォールを形成する工程と、 該サイドウォールを有する基板上に第２のゲート絶縁膜
を形成する工程と、 該第２のゲート絶縁膜上にソース薄膜及びドレイン薄膜
を形成する工程とを含む逆スタッガ型薄膜トランジスタ
の製造方法。2. A step of forming a gate thin film on a substrate, a step of forming a first gate insulating film on the upper surface of the gate thin film by anodic oxidation, and a step of forming the first gate insulating film. TEOS- on the substrate
A step of forming a SiO 2 film, and a step of etching the TEOS-SiO 2 film to form a sidewall at a gap between the edges of the first gate insulating film so as to cover the edges. A method for manufacturing an inverted staggered thin film transistor, comprising: a step of forming a second gate insulating film on a substrate having the sidewall; and a step of forming a source thin film and a drain thin film on the second gate insulating film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20272392A JPH0653505A (en) | 1992-07-29 | 1992-07-29 | Reverse-staggered thin film transistor and fabrication thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20272392A JPH0653505A (en) | 1992-07-29 | 1992-07-29 | Reverse-staggered thin film transistor and fabrication thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653505A true JPH0653505A (en) | 1994-02-25 |
Family
ID=16462098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20272392A Withdrawn JPH0653505A (en) | 1992-07-29 | 1992-07-29 | Reverse-staggered thin film transistor and fabrication thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653505A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000019893A (en) * | 1998-09-16 | 2000-04-15 | 구본준, 론 위라하디락사 | Thin film transistor |
| JP2005181984A (en) * | 2003-11-27 | 2005-07-07 | Quanta Display Japan Inc | Liquid crystal display device and its manufacturing method |
| JP2011151382A (en) * | 2009-12-21 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | Thin-film transistor, and method of manufacturing the same |
-
1992
- 1992-07-29 JP JP20272392A patent/JPH0653505A/en not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000019893A (en) * | 1998-09-16 | 2000-04-15 | 구본준, 론 위라하디락사 | Thin film transistor |
| JP2005181984A (en) * | 2003-11-27 | 2005-07-07 | Quanta Display Japan Inc | Liquid crystal display device and its manufacturing method |
| JP2011151382A (en) * | 2009-12-21 | 2011-08-04 | Semiconductor Energy Lab Co Ltd | Thin-film transistor, and method of manufacturing the same |
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