KR100507281B1 - method for manufacturing via hole in a liquid crystal display device - Google Patents
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Abstract
본 발명은 게이트전극과 화소전극이 접촉되는 FFS모드의 액정표시장치에 있어서, 게이트 전극과 화소전극 간의 콘택 저항을 줄일 수 있는 액정표시장치의 비아홀 형성 방법에 관해 개시한다. The present invention discloses a method of forming a via hole in a liquid crystal display device in which a contact resistance between the gate electrode and the pixel electrode can be reduced in the FFS mode liquid crystal display device in which the gate electrode and the pixel electrode contact each other.
개시된 본 발명의 액정표시장치의 비아홀 형성 방법은 글라스기판 상에 게이트 전극 형성용 메탈(Mo/AlNd/Mo)을 차례로 증착하는 단계와, 게이트 전극 형성용 메탈을 식각하여 게이트 전극을 형성하는 단계와, 기판 상에 게이트 전극을 덮는 절연막을 형성하는 단계와, SF6 및 He 식각 가스를 공급하여 절연막을 식각하여 게이트 전극의 일부를 노출시키는 비아홀을 형성하는 단계와, 절연막 상에 비아홀을 채워 게이트 전극과 연결되는 화소 전극 형성용 투명도전막을 증착하는 단계를 포함한다.A method of forming a via hole of a liquid crystal display device according to the present invention includes sequentially depositing a gate electrode forming metal (Mo / AlNd / Mo) on a glass substrate, forming a gate electrode by etching the gate electrode forming metal, and Forming an insulating film covering the gate electrode on the substrate, supplying SF 6 and He etching gases to form a via hole to expose a portion of the gate electrode by etching the insulating film, and filling the via hole on the insulating film And depositing a transparent conductive film for pixel electrode formation connected to the substrate.
Description
본 발명은 액정표시장치의 제조 방법에 관한 것으로, 보다 상세하게는 게이트 전극과 화소전극이 접촉되는 FFS모드의 액정표시장치에 있어서, 게이트 전극과 화소전극 간의 콘택 저항을 줄일 수 있는 액정표시장치의 비아홀 형성 방법에 관한 것이다.The present invention relates to a method of manufacturing a liquid crystal display device, and more particularly, to a liquid crystal display device in an FFS mode in which a gate electrode and a pixel electrode are in contact with each other, wherein a contact resistance between the gate electrode and the pixel electrode can be reduced. A method of forming a via hole is provided.
탑 ITO(top Indium Tin Oxide) 구조를 가지는 5 마스크 TFT-LCD 판넬(panel) 제조 공정에 있어서, 게이트 전극 형성용 메탈(Mo/AlNd/Mo)과 화소 전극으로 사용되는 ITO와의 직접 접촉(contact)이 발생하게 된다.In a 5 mask TFT-LCD panel manufacturing process having a top Indium Tin Oxide (ITO) structure, direct contact between a gate electrode forming metal (Mo / AlNd / Mo) and ITO used as a pixel electrode This will occur.
판넬이 대향화됨에 따라, 저항이 높은 게이트 메탈로는 Al가 가장 많이 사용되고 있으며, 특히 AlNd가 널리 사용되고 있다.As the panels face each other, Al is the most used gate metal with high resistance, and AlNd is widely used.
상기 AlNd는 화소 전극과의 직접 접촉을 방지하기 위해 1) AlNd 위에 완충막(buffer layer)를 사용하여 직접 접촉을 피하고, 또한 열적 스트레스로 인한 힐록(hillock)을 방지한다.The AlNd avoids direct contact by using a buffer layer on the AlNd in order to prevent direct contact with the pixel electrode, and also prevents hillock due to thermal stress.
2) FFS 모드와 같이 화소 전극이 게이트 전극 메탈 아래로 오는 구조에서, 상기 1) 항목에서와 같이, 직접 콘택을 피하고, 또한 글라스 기판과의 부착력 향상으로 게이트 전극이 오픈(open)되는 것을 방지하기 위해 AlNd 하부에도 완충막을 사용한다.2) In the structure in which the pixel electrode comes under the gate electrode metal as in the FFS mode, as in item 1) above, direct contact is avoided, and further, the gate electrode is prevented from opening by improving adhesion to the glass substrate. A buffer film is also used under AlNd.
도 1a 내지 도 1b는 종래 기술에 따른 액정표시장치의 비아홀 형성 방법을 설명하기 위한 공정 단면도이다.1A to 1B are cross-sectional views illustrating a method of forming a via hole in a liquid crystal display according to the related art.
종래 기술에 따른 액정표시장치의 비아홀 형성 방법은, 도 1a에 도시된 바와 같이, 글라스 기판(100) 상에 화학기상증착 공정에 의해 실리콘 산화막을 증착하고, 상기 실리콘 산화막 상에 게이트 전극 형성용 메탈층(Mo/AlNd/Mo)을 차례로 증착한 후. 포토리쏘그라피 공정에 의해 상기 게이트 전극 형성용 메탈층 및 실리콘 산화막을 식각하여 각각의 게이트 절연막(102) 및 게이트 전극(104)을 형성한다.In the method of forming a via hole of a liquid crystal display according to the related art, as illustrated in FIG. 1A, a silicon oxide film is deposited on a glass substrate 100 by a chemical vapor deposition process, and a metal for forming a gate electrode is formed on the silicon oxide film. After depositing the layers (Mo / AlNd / Mo) in turn. The gate insulating layer 102 and the gate electrode 104 are formed by etching the gate electrode forming metal layer and the silicon oxide layer by a photolithography process.
이어서, 상기 글라스 기판(100) 전면에 화학기상증착 공정에 의해 절연막(106)을 증착하고 나서, 포토리쏘그라피 공정에 의해 상기 절연막(106)을 건식 식각하여 상기 게이트 전극(104)의 일부를 노출시키는 비아홀(107)을 형성한다. 이때, 상기 비아홀(107) 형성 공정은 식각 가스로 SF6, O2 및 He 가스를 공급(110)한다.Subsequently, an insulating film 106 is deposited on the entire surface of the glass substrate 100 by a chemical vapor deposition process, followed by dry etching the insulating film 106 by a photolithography process to expose a portion of the gate electrode 104. A via hole 107 is formed. In this case, the via hole 107 forming process supplies the SF 6 , O 2, and He gas 110 as an etching gas.
그런 다음, 상기 절연막(106) 전면에 상기 비아홀(107)을 덮어 게이트 전극(104)과 연결되는 투명도전막(120)을 증착한다. 이때, 상기 투명도전막(120)은 화소 전극으로, 재질로는 ITO를 이용한다.Thereafter, the via hole 107 is covered on the entire surface of the insulating film 106 to deposit a transparent conductive film 120 connected to the gate electrode 104. In this case, the transparent conductive film 120 is a pixel electrode, and ITO is used as a material.
도 2는 종래 기술에 따른 문제점을 도시한 도면이다.2 illustrates a problem according to the prior art.
그러나, 종래 기술에서는 비아홀 식각 공정 시, 게이트 전극 형성용 메탈 중 최상층인 Mo층이 오버에치(over etch)되어 전부 또는 일부 식각됨에 따라, AlNd층이 이 후의 공정을 거쳐서 화소 전극과의 직접 콘택되어 콘택 저항이 증가되는 문제점이 발생되었다.However, in the prior art, as the Mo layer, which is the uppermost layer of the gate electrode forming metal, is overetched and partially or partially etched during the via hole etching process, the AlNd layer is directly contacted with the pixel electrode through the subsequent process. This caused a problem that the contact resistance is increased.
또한, 상기 게이트 전극 형성용 메탈 중 최상층인 Mo층이 오버에치되지 않도록 식각하게 되면, 도 2에 도시된 바와 같이, 비아홀 바닥면에 발생된 산화막(130)이 제거되지 않게 된다. 따라서, 이 후에 화소 전극과 게이트 전극 형성용 메탈과의 콘택이 발생하지 않아 판넬이 구동되지 않는 문제점이 발생되었다. In addition, when the Mo layer, which is the uppermost layer of the gate electrode forming metal, is etched so as not to be over-etched, as shown in FIG. 2, the oxide layer 130 generated on the bottom surface of the via hole is not removed. Therefore, there is a problem that the panel does not operate since no contact between the pixel electrode and the gate electrode forming metal occurs.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 화소 전극과 게이트 전극 형성용 메탈 간의 접촉 저항을 줄이고 비아홀 바닥면에 발생된 산화막을 완전히 제거할 수 있는 액정표시장치의 비아홀 형성 방법을 제공함에 그 목적이 있다. Accordingly, the present invention has been made to solve the above-mentioned problems. The present invention provides a method of forming a via hole in a liquid crystal display device which can reduce the contact resistance between the pixel electrode and the metal for forming the gate electrode and completely remove the oxide film formed on the bottom of the via hole. The purpose is to provide.
상기 목적을 달성하기 위한 본 발명의 액정표시장치의 비아홀 형성 방법은 글라스기판 상에 게이트 전극 형성용 메탈(Mo/AlNd/Mo)을 차례로 증착하는 단계와, 게이트 전극 형성용 메탈을 식각하여 게이트 전극을 형성하는 단계와, 기판 상에 게이트 전극을 덮는 절연막을 형성하는 단계와, SF6 및 He 식각 가스를 공급하여 절연막을 식각하여 게이트 전극의 일부를 노출시키는 비아홀을 형성하는 단계와, 절연막 상에 비아홀을 채워 게이트 전극과 연결되는 화소 전극 형성용 투명도전막을 증착하는 단계를 포함한 것을 특징으로 한다.In order to achieve the above object, a method of forming a via hole in a liquid crystal display according to an embodiment of the present invention includes depositing a gate electrode forming metal (Mo / AlNd / Mo) on a glass substrate, and etching the gate electrode forming metal to form a gate electrode. Forming an insulating film covering the gate electrode on the substrate; supplying SF 6 and He etching gas to etch the insulating film to form a via hole exposing a portion of the gate electrode; And filling a via hole to deposit a transparent conductive film for forming a pixel electrode connected to the gate electrode.
상기 비아홀 식각 공정은 SF6 및 He 식각 가스를 1000sccm 이하로 공급하는 것이 바람직하다.In the via hole etching process, SF 6 and He etching gases may be supplied at 1000 sccm or less.
상기 비아홀 식각 공정은 10∼1000와트의 파워와 1000밀리토르의 압력을 유지하는 것이 바람직하다.The via hole etching process preferably maintains a power of 10 to 1000 watts and a pressure of 1000 millitorr.
상기 비아홀 식각 공정은 500초 이내에서 진행하는 것이 바람직하다.The via hole etching process is preferably performed within 500 seconds.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3b는 본 발명에 따른 액정표시장치의 비아홀 형성 방법을 설명하기 위한 공정 단면도이다.3A to 3B are cross-sectional views illustrating a method of forming a via hole in a liquid crystal display according to the present invention.
본 발명에 따른 액정표시장치의 비아홀 형성 방법은, 도 3a에 도시된 바와 같이, 먼저, 글라스 기판(200) 상에 화학기상증착 공정에 의해 실리콘 산화막을 증착하고 나서, 상기 실리콘 산화막 상에 게이트 전극 형성용 메탈층(Mo/AlNd/Mo)을 차례로 증착한다. 이때, 상기 게이트 전극 형성용 메탈층(Mo/AlNd/Mo)은 AlNd층을 사용하며, 상기 AlNd층 상부 및 하부에는 Mo을 이용한 제 1 및 제 2완충막이 개재된다.(미도시)In the method of forming a via hole of the liquid crystal display according to the present invention, as shown in FIG. 3A, first, a silicon oxide film is deposited on the glass substrate 200 by a chemical vapor deposition process, and then a gate electrode is formed on the silicon oxide film. Forming metal layers (Mo / AlNd / Mo) are deposited in sequence. In this case, the gate electrode forming metal layer (Mo / AlNd / Mo) uses an AlNd layer, and first and second buffer films using Mo are interposed on the upper and lower portions of the AlNd layer.
이어서, 포토리쏘그라피 공정에 의해 상기 게이트 전극 형성용 메탈층 및 실리콘 산화막을 차례로 식각하여 각각의 게이트 절연막(202) 및 게이트 전극(204)을 형성한다.Subsequently, each of the gate insulating layer 202 and the gate electrode 204 is formed by sequentially etching the gate electrode forming metal layer and the silicon oxide layer by a photolithography process.
그런 다음, 상기 글라스 기판(200) 전면에 다시 화학기상증착 공정에 의해 절연막(206)을 증착한 후, 포토리쏘그라피 공정에 의해 상기 절연막(206)을 건식 식각하여 상기 게이트 전극(204)의 일부를 노출시키는 비아홀(207)을 형성한다. 이때, 상기 비아홀(207) 형성 공정은 SF6 및 He 식각 가스를 공급(210)하며, 상기 식각 가스는 1000sccm 이하로 공급한다.Then, the insulating film 206 is deposited on the entire surface of the glass substrate 200 by a chemical vapor deposition process, and then the organic insulating film 206 is dry-etched by a photolithography process to form a part of the gate electrode 204. A via hole 207 is formed to expose the via. In this case, the via hole 207 forming process supplies the SF 6 and He etching gas 210, the etching gas is supplied to less than 1000sccm.
또한, 상기 비아홀(207) 형성 공정은 10∼1000와트(Watt)의 파워와 1000밀리토르(mTorr)의 압력을 유지하고, 500초 이내로 진행한다.In addition, the via hole 207 forming process maintains a power of 10 to 1000 Watts and a pressure of 1000 millitorr (mTorr), and proceeds within 500 seconds.
이 후, 상기 절연막(206) 전면에 상기 비아홀(207)을 덮어 게이트 전극(204)과 연결되는 투명도전막(220)을 증착한다. 이때, 상기 투명도전막(220)은 화소 전극으로, 재질로는 ITO를 이용한다. Thereafter, the via hole 207 is covered on the entire surface of the insulating film 206 to deposit a transparent conductive film 220 connected to the gate electrode 204. In this case, the transparent conductive film 220 is a pixel electrode, and ITO is used as a material.
상기 투명도전막(220) 증착 공정은 300sccm 이하의 Ar가스와 10sccm 이하의 O2 가스를 공급하며, 1∼20KW의 파워와 3Pa 이하의 압력을 유지한다. 또한, 상기 투명도전막(220) 증착 온도는 50∼300℃ 이하로 한다.The transparent conductive film 220 deposition process supplies Ar gas of 300 sccm or less and O 2 gas of 10 sccm or less, and maintains a power of 1-20KW and a pressure of 3 Pa or less. In addition, the deposition temperature of the transparent conductive film 220 is set to 50 to 300 ℃ or less.
이상에서와 같이, 본 발명의 방법에서는 상기 게이트 전극 형성용 메탈층(Mo/AlNd/Mo) 중 최상층인 Mo층이 오버 에치되지 않도록 식각하고, 식각 가스로는 SF6 및 He 가스를 이용함으로써, 상기 Mo층의 최소한의 두께를 유지할 수 있어 AlNd층이 이 후의 공정을 거쳐서 화소 전극과의 직접 콘택되는 것을 차단하여 콘택 저항이 증가되는 것을 방지한다.As described above, in the method of the present invention, the Mo layer, which is the uppermost layer of the gate electrode forming metal layer (Mo / AlNd / Mo), is etched so as not to be over-etched, and SF 6 and He gases are used as the etching gas. The minimum thickness of the Mo layer can be maintained to prevent the AlNd layer from directly contacting the pixel electrode through subsequent steps, thereby preventing the contact resistance from increasing.
또한, 본 발명에서는 상기 식각 가스에서 O2가스를 제외시킴으로써, 비아홀 바닥면에 산화막이 발생되는 것을 방지할 수 있어 상기 산화막에 의해 화소 전극과 게이트 전극 형성용 메탈과의 콘택이 발생하지 않는 것을 피할 수 있다.In addition, in the present invention, by removing the O 2 gas from the etching gas, it is possible to prevent the generation of an oxide film on the bottom surface of the via hole, so that the contact between the pixel electrode and the gate electrode forming metal is not generated by the oxide film. Can be.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다. In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
도 1a 내지 도 1b는 종래 기술에 따른 액정표시장치의 비아홀 형성 방법을 설명하기 위한 공정 단면도.1A to 1B are cross-sectional views illustrating a method of forming a via hole in a liquid crystal display according to the related art.
도 2는 종래 기술에 따른 문제점을 도시한 도면.2 shows a problem according to the prior art;
도 3a 내지 도 3b는 본 발명에 따른 액정표시장치의 비아홀 형성 방법을 설명하기 위한 공정 단면도.3A to 3B are cross-sectional views illustrating a method of forming a via hole in a liquid crystal display according to the present invention.
도면의 주요부분에 대한 부호의 설명Explanation of symbols for main parts of the drawings
200. 글라스 기판 202. 게이트 절연막 200. Glass substrate 202. Gate insulating film
204. 게이트 전극 206. 절연막204. Gate electrode 206. Insulating film
207. 비아홀 210. SF6 및 He 식각 가스 공급207. Via hole 210. SF 6 and He etching gas supply
220. 투명도전막 220. Transparent conductive film
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