JP2933328B2 - Quantum wire device fabrication method and quantum wire device - Google Patents

Quantum wire device fabrication method and quantum wire device

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JP2933328B2 JP1249724A JP24972489A JP2933328B2 JP 2933328 B2 JP2933328 B2 JP 2933328B2 JP 1249724 A JP1249724 A JP 1249724A JP 24972489 A JP24972489 A JP 24972489A JP 2933328 B2 JP2933328 B2 JP 2933328B2
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Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、半導体ディバイスの作製法に関わり、特
に、極微細構造の量子細線ディバイス作製方法および量
子細線ディバイスに関する。
Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a quantum wire device having an ultrafine structure and a quantum wire device.

(従来技術) 半導体ディバイスの高性能化を達成するための量子細
線作製方法としては、従来、電子線レジストを用いた微
細パターン技術を応用した方法や集束イオンビームを用
いて微細な導伝性を作製する方法があった。第7図は、
従来の電子線レジストによるパターン技術を用いて細線
を作製した例を示す模式図である。GaAs等の基板71に、
エピタキシャル法を用いて種々の半導体材料から成る薄
膜層72、73、74を数段重ねて形成しながらその一層73に
所望の半導体材料の極薄膜層を形成するものである。半
導体ディバイスの良否は、極薄膜層73内における電子を
高速に移動させることが重要であり、この薄膜層をでき
るだけ細線化する必要がある。従って、第7図に示され
る従来法においては、マスキングによる方法や、薄膜層
を形成した後にエッチング、スパッタリング等によって
不要部を除去する方法により細線化が行われている。ま
た、第8図は集束イオンビーム75を照射し、半絶縁性基
板71′内に導電細線76を形成するものである。
(Prior art) Conventionally, as a method of manufacturing a quantum wire to achieve high performance of a semiconductor device, a method using a fine pattern technology using an electron beam resist or a fine conductivity using a focused ion beam has been used. There was a way to make it. FIG.
It is a schematic diagram which shows the example which produced the thin wire using the pattern technique by the conventional electron beam resist. On a substrate 71 such as GaAs,
An ultra-thin layer of a desired semiconductor material is formed on one of the layers 73 while thin layers 72, 73, and 74 made of various semiconductor materials are stacked in several stages using an epitaxial method. To determine the quality of a semiconductor device, it is important to move electrons in the ultrathin film layer 73 at high speed, and it is necessary to make this thin film layer as thin as possible. Therefore, in the conventional method shown in FIG. 7, thinning is performed by a method using masking or a method of removing unnecessary portions by etching, sputtering or the like after forming a thin film layer. FIG. 8 shows a case where a focused ion beam 75 is irradiated to form a conductive thin wire 76 in a semi-insulating substrate 71 '.

(発明が解決しようとする課題) しかし、上述の方法では、量子レベルで細線化するの
に限界があった。例えば、電子線レジストによる方法で
は、エッチングによる除去作用による限界、あるいはエ
ッチング後の側面に及ぼすダメージ等があった。集束イ
オンビームによる方法ではビーム径集束限界、ビーム強
度の制御、すなわち細線の精度はパターンを描くビーム
径や露光あるいは注入条件等によって、大きく左右され
るため高度な熟練した技術を必要とするなどの問題があ
った。従って、従来法では高度な装置を用いて、しかも
複雑な工程を経て細線が作製されていたために、多くの
手間を要し、その再現性や精度においても問題があっ
た。
(Problems to be Solved by the Invention) However, in the above-described method, there is a limit in thinning at the quantum level. For example, in the method using an electron beam resist, there is a limit due to a removal action by etching, or damage to a side surface after etching. In the method using the focused ion beam, the beam diameter focusing limit and the control of the beam intensity, that is, the precision of the fine line is greatly influenced by the beam diameter of the pattern to be drawn, the exposure or implantation conditions, etc. There was a problem. Therefore, in the conventional method, a fine wire is produced using a sophisticated apparatus and through a complicated process, so that much work is required, and there is a problem in reproducibility and accuracy.

本発明は、半導体を成す導伝細線の精度がエッチング
の深さおよびエピタキシャル成長の膜の厚さ、すなわち
原子層オーダーの制御精度で正確に定義でき、かつ容易
に細線を作製することを目的とする。
An object of the present invention is to provide a semiconductor device in which the accuracy of a conductive wire can be accurately defined by the etching depth and the thickness of an epitaxially grown film, that is, the control accuracy of the order of an atomic layer, and an object of the present invention is to easily manufacture a fine wire. .

(課題を解決するための手段) 上記の課題は、段差を有する基板表面に半導体原料お
よびドーパント原料の分子線を斜めに当てて、前記基板
の表面と段差部分に結晶成長させて層を形成することを
特徴とする本発明の方法、前記記載の段差としては、垂
直段差、順メサ段差、逆メサ段差を用いることによって
解決することができる。
(Means for Solving the Problems) The above object is to form a layer by obliquely applying a molecular beam of a semiconductor raw material and a dopant raw material to a surface of a substrate having a step, and growing crystals on the surface of the substrate and the step. The method of the present invention is characterized in that the steps described above can be solved by using a vertical step, a forward mesa step, and an inverse mesa step.

また、前記記載の方法で作製された細線構造をレーザ
ー構造の中に埋め込むことによって量子細線ディバイス
を作製することができ、更に、前記記載の細線作製過程
において、n型ドーパントのシリコンを細線領域の近傍
に高濃度にドープすることによって高電子易動トランジ
スター型の量子細線ディバイスを作製することができ
る。
In addition, a quantum wire device can be manufactured by embedding the thin wire structure manufactured by the method described above in a laser structure, and further, in the thin wire manufacturing process described above, silicon of an n-type dopant is added to the thin wire region. By doping the vicinity with a high concentration, a high electron mobility transistor type quantum wire device can be manufactured.

なお、段差基板の作製方法としては従来のマスキング
法、エッチング法を使うことができる。
Note that as a manufacturing method of the step substrate, a conventional masking method and an etching method can be used.

(作 用) 膜厚の非常に薄い積層構造は、現在の分子線エピタキ
シャル法や有機金属気相成長法により単原子層オーダー
で容易に作製できる。また、エッチングについても単原
子層オーダーのエッチングが可能になってきている。従
って、量子細線は、その段差基板に非常に良い幅と精度
をもって形成できる。またこの方法は、段差基板上に成
長中に量子細線が形成されていくのでエッチングのダメ
ージやエッチング表面の界面準位の問題も取り除かれ、
理想的な細線が形成される。
(Operation) A laminated structure with a very thin film thickness can be easily produced on the order of a single atomic layer by the current molecular beam epitaxy method or metal organic chemical vapor deposition method. As for etching, etching on the order of a single atomic layer has become possible. Therefore, quantum wires can be formed on the stepped substrate with very good width and precision. In addition, this method also eliminates the problem of etching damage and the interface state of the etching surface because quantum wires are formed on the stepped substrate during growth.
An ideal thin line is formed.

(発明の効果) 本発明によって、基板上に量子オーダーで、しかも高
精度かつ高品質な細線の形成が可能になった。従って、
非発光中心を減らすことができ、細線が界面にさらされ
ないため界面順位もなく、発光効率も良好となる。ま
た、本発明は量子細線レーザー等のディバイスにすぐに
応用ができる構造をもち、以上に上げた長所からディバ
イスの性能を各段に向上させることができる。
(Effects of the Invention) According to the present invention, it is possible to form a high-precision and high-quality fine wire on a substrate in a quantum order. Therefore,
Since the number of non-emission centers can be reduced and the thin line is not exposed to the interface, there is no interface order and the luminous efficiency is good. Further, the present invention has a structure that can be immediately applied to a device such as a quantum wire laser, and the performance of the device can be further improved from each of the above advantages.

(実施例) 以下本発明の実施例を図面を用いて詳細に説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.

第1図は、本発明を実施するための分子線エピタキシ
ー装置の概念図である。同図において、真空チェンバー
10内には結晶原料を入れたAlセル11、Gaセル12、Asセル
13が設置されている。前記セルに対して所定の角度θで
傾斜できる基板ホルダー14が配置され、そのホルダーに
は、エッチングにより段差処理された基板15が取り付け
られている。基板ホルダーと各原料セルとの間には、そ
れぞれ結晶成長を開始あるいは停止するためのシャッタ
ー16、17、18が設けられている。各原料セルには固体原
料をガス化するための加熱ヒーター19が巻かれており、
また、基板ホルダーには結晶成長を良好に進行させるた
めのヒーター20が設けられている。実際の結晶成長条件
は電離真空で、Gaの場合4×107Torr、Alの場合1×107
Torr、Asの場合6×105Torr程度に合わせ、基板温度を5
80℃に維持し、まず、Ga、Asのシャッター17、18を同時
に開くことによりGaAsを1μm/hourで成長でき、また、
Ga、Al、Asのシャッター17、16、18を同時に開くことに
より、Al0.3Ga0.7Asを1.43μm/hourで成長させることが
できる。半導体原料のGa、Al、As分子線は互いに衝突す
ることなく進む。従って、分子線に対して基板をθ=11
゜傾けると結晶成長速度は、垂直方向に設置した場合よ
り20%落ちるが、第1図に示すような段差基板15を用い
ると、結晶は平坦部21には薄く、段差部分22には厚く成
長する。
FIG. 1 is a conceptual diagram of a molecular beam epitaxy apparatus for carrying out the present invention. In the figure, the vacuum chamber
Al cell 11, Ga cell 12, As cell containing crystal material in 10
13 are installed. A substrate holder 14 that can be inclined at a predetermined angle θ with respect to the cell is arranged, and a substrate 15 that has been subjected to a step process by etching is attached to the holder. Shutters 16, 17, and 18 for starting or stopping the crystal growth are provided between the substrate holder and each raw material cell. Each raw material cell is wound with a heater 19 for gasifying the solid raw material,
In addition, the substrate holder is provided with a heater 20 for favorably progressing crystal growth. The actual crystal growth conditions are ionization vacuum, 4 × 10 7 Torr for Ga and 1 × 10 7 for Al.
Torr, the case of As 6 × suit approximately 10 5 Torr, a substrate temperature of 5
By maintaining the temperature at 80 ° C and opening the shutters 17 and 18 of Ga and As simultaneously, GaAs can be grown at 1 μm / hour.
By simultaneously opening the shutters 17, 16, and 18 of Ga, Al, and As, Al 0.3 Ga 0.7 As can be grown at 1.43 μm / hour. The Ga, Al, and As molecular beams of the semiconductor material travel without colliding with each other. Therefore, the substrate is set at θ = 11 with respect to the molecular beam.
When tilted, the crystal growth rate is reduced by 20% compared to the case where the crystal is set in the vertical direction. However, when the step substrate 15 as shown in FIG. 1 is used, the crystal grows thin on the flat portion 21 and grows thick on the step portion 22. I do.

なお、本実施例では、基板をθ=11゜傾けて分子線を
斜めに当てたが、細線構造に対応して、基板の傾斜角を
5〜30゜範囲で適宜調整して実施することが望ましい。
In the present embodiment, the molecular beam is obliquely applied by tilting the substrate by θ = 11 °, but it is possible to appropriately adjust the tilt angle of the substrate within a range of 5 to 30 ° in correspondence with the fine wire structure. desirable.

第2A図〜第2G図は、本発明を実施した作業手順を示す
模式図である。
FIG. 2A to FIG. 2G are schematic views showing work procedures for implementing the present invention.

第2A図は、基板上にマスク用のレジストを塗布した模
式図である。GaAs基板23上にレジスト24を塗布する。
FIG. 2A is a schematic diagram in which a resist for a mask is applied on a substrate. A resist 24 is applied on the GaAs substrate 23.

第2B図は、第2A図のレジスト塗布基板を露光している
模式図である。露光方法は電子線露光、紫外線露光、X
線露光などが使える。
FIG. 2B is a schematic view of exposing the resist-coated substrate of FIG. 2A. The exposure method is electron beam exposure, ultraviolet exposure, X
Line exposure can be used.

第2C図は、露光、現像によって、パターン転写された
レジストの付いた基板の模式図である。
FIG. 2C is a schematic view of a substrate having a resist to which a pattern has been transferred by exposure and development.

第2D図は、エッチングによってできた段差基板25であ
る。
FIG. 2D shows a step substrate 25 formed by etching.

第2E図は、レジストを除去した段差基板25である。 FIG. 2E shows the step substrate 25 from which the resist has been removed.

第2F図は、段差基板上に形成されたGaAsエピタキシャ
ル層の模式図である。エピタキシャル層26は平坦部27で
は薄く、段差近傍28では厚い層が形成される。
FIG. 2F is a schematic view of a GaAs epitaxial layer formed on a step substrate. The epitaxial layer 26 is formed thin in the flat portion 27 and thick in the vicinity of the step 28.

第2G図は、GaAs、AlGaAs原料を用いて交互に繰り返し
て得られる構造の模式図である。図中、29で示した箇所
に電子が束縛され1次元(線状)の閉じ込めができる。
典型的な構成は、段差20nmの基板を使用し、半導体原料
の分子線を入射角11゜で各層厚が平坦基板で5nmとなる
ようなエピタキシャルを成長させた結果、段差近傍に25
nm×25nmの細線29ができた。この構成では細線領域の電
子準位、正孔準位とも5nmの薄膜領域の電子準位、正孔
準位よりも低く、電子、正孔ともにこの細線領域がエネ
ルギー的に安定である。
FIG. 2G is a schematic diagram of a structure obtained by repeating alternately using GaAs and AlGaAs raw materials. In the figure, electrons are bound at a location indicated by 29, and one-dimensional (linear) confinement can be performed.
In a typical configuration, a substrate having a step of 20 nm is used, and a molecular beam of a semiconductor raw material is grown at an incident angle of 11 ° so that each layer has a thickness of 5 nm on a flat substrate.
A thin line 29 of nm × 25 nm was formed. In this configuration, both the electron level and the hole level in the thin line region are lower than the electron level and the hole level in the thin film region having a thickness of 5 nm, and both the electron and the hole are energetically stable.

第3図は、順メサ段差基板上に前記第2G図と同様の方
法を施した模式図である。
FIG. 3 is a schematic diagram showing a method similar to that of FIG. 2G performed on a normal mesa stepped substrate.

第4図は、逆メサ段差基板上に第2G図と同様の方法を
施した模式図である。結晶基板は結晶面の種類や段差の
方向で第2G図のように垂直段差が形成されたり、第3図
のように順メサの段差や、第4図のように逆メサの段差
が形成されるが本方法はどのような段差基板でも第2G
図、第3図、第4図のごとく細線29、29′、29″が形成
される。
FIG. 4 is a schematic diagram showing the same method as that of FIG. 2G performed on an inverted mesa stepped substrate. In the crystal substrate, a vertical step is formed as shown in FIG. 2G depending on the type of crystal plane and the direction of the step, a step of a forward mesa is formed as shown in FIG. 3, and a step of an inverted mesa is formed as shown in FIG. However, this method can be used for 2G
Thin lines 29, 29 'and 29 "are formed as shown in FIGS. 3, 3 and 4.

第5図は、本方法で細線をレーザー構造の中へ埋め込
んだ断層面を示す模式図である。本方法により作成した
細線構造52〜58をn−AlGaAs層50とp−AlGaAs層60で挟
むことにより容易にpin構造ができ、レーザー構造へす
ぐに応用がきく、本方法の特徴は、量子細線構造を超高
真空中の成長の途中で大気中に触れずにその他の欠陥発
生の原因となるプロセスを経ずに形成できるため優れた
方法である。
FIG. 5 is a schematic view showing a tomographic plane in which a fine wire is embedded in a laser structure by the present method. A pin structure can be easily formed by sandwiching the fine wire structures 52 to 58 formed by the present method between the n-AlGaAs layer 50 and the p-AlGaAs layer 60, and the method can be easily applied to a laser structure. This is an excellent method because the structure can be formed without being exposed to the air during the growth in an ultra-high vacuum and without going through a process that causes other defects.

この他、n型のドーパントやp型のドーパントを段差
基板上斜めより供給することにより1次元の高電子易動
トランジスターが実現できる。
In addition, a one-dimensional high electron mobility transistor can be realized by supplying an n-type dopant or a p-type dopant obliquely on the step substrate.

第6図は、1次元高電子移動トランジスターの断層面
を示す模式図である。n型ドーパントのシリコン(Si)
を斜め入射することにより、細線領域近くに高濃度にド
ープすることができ、1次元細線高電子易動度トランジ
スターができあがる。このとき、AlGaAs層の成長は斜入
射では行わない。
FIG. 6 is a schematic view showing a tomographic plane of a one-dimensional high electron transfer transistor. n-type dopant silicon (Si)
Is obliquely incident, so that high concentration doping can be performed near the thin line region, and a one-dimensional thin line high electron mobility transistor is completed. At this time, the growth of the AlGaAs layer is not performed at oblique incidence.

このように段差基板上に半導体原料の分子線やドーパ
ントの分子線を斜入射で成長させることにより様々なデ
ィバイスを作成することができる。
As described above, by growing the molecular beam of the semiconductor raw material and the molecular beam of the dopant on the stepped substrate at oblique incidence, various devices can be produced.

【図面の簡単な説明】[Brief description of the drawings]

第1図は、分子線エピタキシー装置の概念図、 第2A図〜第2G図は、本発明を実施した作業手順を示す模
式図、 第3図は、順メサ段差基板上に本発明を実施した模式
図、 第4図は、逆メサ段差基板上に本発明を実施した模式
図、 第5図は、本発明の細線構造をレーザー構造の中に埋め
込んだ断層面を示す模式図、 第6図は、1次元高電子移動トランジスターの断層面を
示す模式図、 第7図は、従来の電子線レエジストによる細線作成の例
を示す模式図、 第8図は、集束イオンビームによる細線作成の例を示す
模式図。 (符号の説明) 10……真空チェンバー、 11……Alセル、 12……Gaセル、 13……Asセル、 14……基板ホルダー、 15、25、25′、25″……段差基板、 16、17、18……シャッター、 19、20……加熱ヒーター、 21、27……平坦部、 22……段差部分、 28……段差近傍、 23……GaAs基板、 24……レジスト、 26、26′、26″……GaAsエピタキシャル層、 29、29′、29″……1次元細線、 30、30′、30″、32、32′、32″、53、55、57、62……
AlGaAs層、 31、31′、31″、52、54、56、58、63……GaAs層、 50……n−GaAs段差基板、 51……n−AlGaAs層、 59……p−AlGaAs層、 60……p−GaAs段差基板、 61……GaAS段差基板、 62……n−AlGaAs層、 65……高濃度n−AlGaAs、 66……GaAs細線領域、 71、71′……基板、 72、74……薄膜層、 73……量子細線部、 75……集束イオンビーム、 76……導電細線部。
FIG. 1 is a conceptual view of a molecular beam epitaxy apparatus, FIGS. 2A to 2G are schematic views showing work procedures for implementing the present invention, and FIG. 3 is an embodiment of the present invention on a normal mesa stepped substrate. FIG. 4 is a schematic diagram showing the present invention implemented on an inverted mesa stepped substrate, FIG. 5 is a schematic diagram showing a tomographic plane in which the fine wire structure of the present invention is embedded in a laser structure, FIG. Fig. 7 is a schematic view showing a tomographic plane of a one-dimensional high electron transfer transistor, Fig. 7 is a schematic view showing an example of a conventional thin wire creation by an electron beam resistist, and Fig. 8 is an example of a thin wire creation by a focused ion beam. FIG. (Explanation of reference numerals) 10 ... vacuum chamber, 11 ... Al cell, 12 ... Ga cell, 13 ... As cell, 14 ... substrate holder, 15, 25, 25 ', 25 "... stepped substrate, 16 , 17, 18 ... shutter, 19, 20 ... heater, 21, 27 ... flat part, 22 ... step part, 28 ... near step, 23 ... GaAs substrate, 24 ... resist, 26, 26 ', 26 "... GaAs epitaxial layer, 29, 29', 29" ... 1-dimensional fine wire, 30, 30 ', 30 ", 32, 32', 32", 53, 55, 57, 62 ...
AlGaAs layer, 31, 31 ', 31 ", 52, 54, 56, 58, 63 ... GaAs layer, 50 ... n-GaAs step substrate, 51 ... n-AlGaAs layer, 59 ... p-AlGaAs layer, 60 ... p-GaAs stepped substrate, 61 ... GaAS stepped substrate, 62 ... n-AlGaAs layer, 65 ... high concentration n-AlGaAs, 66 ... GaAs fine wire region, 71, 71 '... substrate, 72, 74: Thin film layer, 73: Quantum wire portion, 75: Focused ion beam, 76: Conductive wire portion.

───────────────────────────────────────────────────── フロントページの続き (72)発明者 青柳 克信 埼玉県和光市広沢2番1号 理化学研究 所内 (72)発明者 難波 進 埼玉県和光市広沢2番1号 理化学研究 所内 (56)参考文献 特開 昭63−175489(JP,A) 特開 昭63−90187(JP,A) ──────────────────────────────────────────────────続 き Continued on the front page (72) Katsunobu Aoyagi, Inventor 2-1 Hirosawa, Wako-shi, Saitama Pref. (72) Inventor Susumu Namba 2-1 Hirosawa, Wako-shi, Saitama Pref. Document JP-A-63-175489 (JP, A) JP-A-63-90187 (JP, A)

Claims (9)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】段差を有する基板表面に半導体原料の分子
線を斜めに当てて、前記基板の平坦部に薄く、段差部分
に厚く結晶成長させた層を形成して量子細線を段差部分
に形成させることを特徴とする細線ディバイス作製方
法。
1. A quantum wire is formed on a stepped portion by forming a thin crystal layer on a flat portion of the substrate and a thick crystal on the stepped portion by obliquely applying a molecular beam of a semiconductor raw material to the surface of the substrate having the stepped portion. A method for producing a thin wire device.
【請求項2】段差が垂直段差、順メサ段差、逆メサ段差
である請求項1に記載の細線ディバイス作製方法。
2. The method according to claim 1, wherein the steps are a vertical step, a forward mesa step, and a reverse mesa step.
【請求項3】半導体原料がAl,Ga,Asである請求項1もし
くは2に記載の細線ディバイス作製方法。
3. The method according to claim 1, wherein the semiconductor material is Al, Ga, As.
【請求項4】段差を有する基板表面に半導体原料および
ドーパント原料の分子線を斜めに当てて、前記基板の平
坦部に薄く、段差部分に厚く結晶成長させた層を形成し
て量子細線を段差部分に形成させることを特徴とする細
線ディバイス作製方法。
4. A method in which molecular beams of a semiconductor material and a dopant material are obliquely applied to the surface of a substrate having a step to form a thin crystal growth layer on a flat portion of the substrate and a thick crystal on the step portion, thereby forming a quantum wire on the surface of the substrate. A method for manufacturing a thin wire device, wherein the thin wire device is formed in a portion.
【請求項5】段差が垂直段差、順メサ段差、逆メサ段差
である請求項4に記載の細線ディバイス作製方法。
5. The method according to claim 4, wherein the steps are a vertical step, a forward mesa step, and a reverse mesa step.
【請求項6】半導体原料がAl,Ga,Asであり、ドーパント
原料がSiである請求項4もしくは5に記載の細線ディバ
イス作製方法。
6. The method according to claim 4, wherein the semiconductor material is Al, Ga, As and the dopant material is Si.
【請求項7】電子を注入する電極と、この電極の上にあ
って、段差を有し、光を閉じ込める第1の層と、この第
1の層の平坦部に薄く、そしてそれの段差部分に厚く形
成された半導体原料とドーパント原料の結晶成長から成
る層の少なくとも一つの量子細線と、この量子細線の上
にあって光を閉じ込める第2の層と、この第2の層の上
にあって正孔を注入する電極とを備えることを特徴とす
るレーザーを構成する細線ディバイス。
7. An electrode for injecting electrons, a first layer on the electrode having a step and confining light, a thin portion on a flat portion of the first layer, and a step portion thereof. At least one quantum wire of a layer formed by crystal growth of a semiconductor material and a dopant material formed to be thicker, a second layer overlying the quantum wire and confining light, and a second layer overlying the second layer. And an electrode for injecting holes.
【請求項8】電子を注入する電極がn−GaAs段差基板で
あり、第1の層がn−AlGaAs層であり、この第1の層の
平坦部に薄く、そしてそれの段差部分に厚く形成された
層の半導体原料はGaAsであり、第2の層はp−AlGaAs層
であり、そして正孔を注入する電極はp−GaAs層である
請求項7に記載のレーザーを構成する細線ディバイス。
8. An electrode for injecting electrons is an n-GaAs step substrate, a first layer is an n-AlGaAs layer, and a thin layer is formed on a flat portion of the first layer and a thick layer is formed on the step portion thereof. 8. The thin wire device according to claim 7, wherein the semiconductor material of the formed layer is GaAs, the second layer is a p-AlGaAs layer, and the electrode for injecting holes is a p-GaAs layer.
【請求項9】段差を有する基板の平坦部に薄く、段差部
分に厚く結晶成長して成る半導体原料と高濃度のドーパ
ント原料の層を含むことを特徴とする1次元細線高電子
易動度トランジスタを構成する細線ディバイス。
9. A one-dimensional fine-wire high electron mobility transistor comprising a semiconductor material layer and a high-concentration dopant material layer formed by thin crystal growth on a flat portion of a substrate having a step and thick crystal growth on the step portion. Make up the fine line device.
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