JP2929826B2 - Ｇｔｏサイリスタゲート駆動回路 - Google Patents
Ｇｔｏサイリスタゲート駆動回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、ＧＴＯサイリスタゲ
ート駆動回路に関するもので、特にＧＴＯサイリスタ
（ゲートターンオフサイリスタ）をオフ駆動するための
ゲートパルス（オフパルス）を形成する部分の構成に係
る。
ート駆動回路に関するもので、特にＧＴＯサイリスタ
（ゲートターンオフサイリスタ）をオフ駆動するための
ゲートパルス（オフパルス）を形成する部分の構成に係
る。
【０００２】
【従来の技術】従来のＧＴＯサイリスタゲート駆動回路
は、オンパルスおよびオフパルスを所定のタイミングで
ＧＴＯサイリスタのゲートに加えるのに、ＧＴＯサイリ
スタのアノード・カソード間電圧およびＧＴＯサイリス
タに並列接続したスナバ回路のスナバコンデンサの端子
電圧を検出し、これらの電圧を参照して、制御回路から
のオンオフ指令値に対して最小オンタイム、最小オフタ
イムを考慮した補正を行い、またデッドタイムの付加処
理等を施し、ＧＴＯサイリスタのゲートにオンパルス，
オフパルスとして加えてＧＴＯサイリスタをドライブす
るようになっている。
は、オンパルスおよびオフパルスを所定のタイミングで
ＧＴＯサイリスタのゲートに加えるのに、ＧＴＯサイリ
スタのアノード・カソード間電圧およびＧＴＯサイリス
タに並列接続したスナバ回路のスナバコンデンサの端子
電圧を検出し、これらの電圧を参照して、制御回路から
のオンオフ指令値に対して最小オンタイム、最小オフタ
イムを考慮した補正を行い、またデッドタイムの付加処
理等を施し、ＧＴＯサイリスタのゲートにオンパルス，
オフパルスとして加えてＧＴＯサイリスタをドライブす
るようになっている。
【０００３】特に、ＧＴＯサイリスタゲート駆動回路に
おいて、ＧＴＯサイリスタをターンオフさせる回路（大
きな電力を必要とする高い逆バイアスを与える回路）
は、制御回路からオフ指令に従ってＧＴＯサイリスタを
ターンオフさせるための高い逆バイアス電圧を加える。
この際、直前にオン指令からの経過時間を検出し、最小
オンタイムを確保した上でＧＴＯサイリスタをターンオ
フさせるための高い逆バイアス電圧を加えることにな
る。
おいて、ＧＴＯサイリスタをターンオフさせる回路（大
きな電力を必要とする高い逆バイアスを与える回路）
は、制御回路からオフ指令に従ってＧＴＯサイリスタを
ターンオフさせるための高い逆バイアス電圧を加える。
この際、直前にオン指令からの経過時間を検出し、最小
オンタイムを確保した上でＧＴＯサイリスタをターンオ
フさせるための高い逆バイアス電圧を加えることにな
る。
【０００４】図５はそのような従来のＧＴＯサイリスタ
ゲート駆動回路の構成を示すブロック図である。図５に
おいて、１は例えばパルス幅変調インバータのスイッチ
ング素子として使用されているＧＴＯサイリスタであ
る。２はＧＴＯサイリスタ１に並列接続したスナバ回路
で、スナバコンデンサ３，ダイオード４および抵抗５よ
りなる。６はＧＴＯサイリスタ１のアノード・カソード
間電圧ＶAKを検出するための分圧器、７はスナバコンデ
ンサ３の端子電圧ＶCSを検出するための分圧器である。
ゲート駆動回路の構成を示すブロック図である。図５に
おいて、１は例えばパルス幅変調インバータのスイッチ
ング素子として使用されているＧＴＯサイリスタであ
る。２はＧＴＯサイリスタ１に並列接続したスナバ回路
で、スナバコンデンサ３，ダイオード４および抵抗５よ
りなる。６はＧＴＯサイリスタ１のアノード・カソード
間電圧ＶAKを検出するための分圧器、７はスナバコンデ
ンサ３の端子電圧ＶCSを検出するための分圧器である。
【０００５】ＶGKはＧＴＯサイリスタ１のゲート・カソ
ード間電圧、ＩT はＧＴＯサイリスタ１のアノード電
流、ＩG はＧＴＯサイリスタ１のゲート電流である。Ｖ
AK′はアノード・カソード間電圧検出信号、ＶCS′はス
ナバコンデンサ電圧検出信号である。インターフェース
回路８は、制御回路（図示せず）からの例えばパルス幅
変調されたパルス列とアノード・カソード間電圧検出信
号ＶAK′およびスナバコンデンサ電圧検出信号ＶCS′と
が入力され、アノード・カソード間電圧検出信号ＶAK′
およびスナバコンデンサ電圧検出信号ＶCS′に基づいて
パルス列の通過を制御する。つまり、アノード・カソー
ド間電圧検出信号ＶAK′およびスナバコンデンサ電圧検
出信号ＶCS′によってＧＴＯサイリスタ１がどのような
状態にあるかを判定し、ＧＴＯサイリスタをオンにして
もよいときには制御回路からのオン指令を通過させ、ま
た、ＧＴＯサイリスタをオフにしてもよいときには制御
回路からのオフ指令を通過させる。なお、インターフェ
ース回路８の出力信号としては、ハイレベルの信号がオ
ン指令に相当し、ローレベルの信号がオフ指令に相当す
る。
ード間電圧、ＩT はＧＴＯサイリスタ１のアノード電
流、ＩG はＧＴＯサイリスタ１のゲート電流である。Ｖ
AK′はアノード・カソード間電圧検出信号、ＶCS′はス
ナバコンデンサ電圧検出信号である。インターフェース
回路８は、制御回路（図示せず）からの例えばパルス幅
変調されたパルス列とアノード・カソード間電圧検出信
号ＶAK′およびスナバコンデンサ電圧検出信号ＶCS′と
が入力され、アノード・カソード間電圧検出信号ＶAK′
およびスナバコンデンサ電圧検出信号ＶCS′に基づいて
パルス列の通過を制御する。つまり、アノード・カソー
ド間電圧検出信号ＶAK′およびスナバコンデンサ電圧検
出信号ＶCS′によってＧＴＯサイリスタ１がどのような
状態にあるかを判定し、ＧＴＯサイリスタをオンにして
もよいときには制御回路からのオン指令を通過させ、ま
た、ＧＴＯサイリスタをオフにしてもよいときには制御
回路からのオフ指令を通過させる。なお、インターフェ
ース回路８の出力信号としては、ハイレベルの信号がオ
ン指令に相当し、ローレベルの信号がオフ指令に相当す
る。
【０００６】オンゲートコントロール回路９は、インタ
ーフェース回路８のオン指令信号に対して最小オンタイ
ムを確保する処理を行う。オンゲート回路１０は、オン
ゲートコントロール回路９の出力信号に従ってＧＴＯサ
イリスタ１のゲート・カソード間にオンパルスを与え
て、ＧＴＯサイリスタ１をターンオンさせる。オフゲー
トコントロール回路１１は、インターフェース回路８の
オフ指令信号に対して最小オフタイムを確保する処理を
行う。オフゲート回路１２はオンゲートコントロール回
路１１の出力信号に従ってＧＴＯサイリスタ１のゲート
・カソード間にオフパルスを与えて、ＧＴＯサイリスタ
１をターンオフさせる。
ーフェース回路８のオン指令信号に対して最小オンタイ
ムを確保する処理を行う。オンゲート回路１０は、オン
ゲートコントロール回路９の出力信号に従ってＧＴＯサ
イリスタ１のゲート・カソード間にオンパルスを与え
て、ＧＴＯサイリスタ１をターンオンさせる。オフゲー
トコントロール回路１１は、インターフェース回路８の
オフ指令信号に対して最小オフタイムを確保する処理を
行う。オフゲート回路１２はオンゲートコントロール回
路１１の出力信号に従ってＧＴＯサイリスタ１のゲート
・カソード間にオフパルスを与えて、ＧＴＯサイリスタ
１をターンオフさせる。
【０００７】以上のように、ＧＴＯサイリスタ１にオン
パルスおよびオフパルスを最小オンタイム，最小オフタ
イムを確保し、かつデッドタイムを設けた状態でオンオ
フ駆動することにより、例えばＰＷＭインバータの場合
には、目標波形をインバータの出力端に得ることができ
る。
パルスおよびオフパルスを最小オンタイム，最小オフタ
イムを確保し、かつデッドタイムを設けた状態でオンオ
フ駆動することにより、例えばＰＷＭインバータの場合
には、目標波形をインバータの出力端に得ることができ
る。
【０００８】
【発明が解決しようとする課題】上記のようなＧＴＯサ
イリスタを用いたインバータ装置において、負荷が誘導
性負荷である場合、ＧＴＯサイリスタ１の遮断時の電圧
上昇率つまりオフ電圧上昇率は、スナバコンデンサ３が
充電される速度、つまり負荷電流の大きさによって決ま
る。このため、負荷電流の零点付近（インバータが回生
モードから力行モードへ移行するところ）においてＧＴ
Ｏサイリスタ１のターンオフ時のアノード・カソード間
電圧（以下、オフ電圧という）の上昇率が最も小さくな
り、ターンオフ時のオフ電圧も最も低くなる。
イリスタを用いたインバータ装置において、負荷が誘導
性負荷である場合、ＧＴＯサイリスタ１の遮断時の電圧
上昇率つまりオフ電圧上昇率は、スナバコンデンサ３が
充電される速度、つまり負荷電流の大きさによって決ま
る。このため、負荷電流の零点付近（インバータが回生
モードから力行モードへ移行するところ）においてＧＴ
Ｏサイリスタ１のターンオフ時のアノード・カソード間
電圧（以下、オフ電圧という）の上昇率が最も小さくな
り、ターンオフ時のオフ電圧も最も低くなる。
【０００９】ＧＴＯサイリスタ１は、オフ電圧が低くな
る条件でターンオフさせると、ターンオフの際にアノー
ド電流が完全には零にならないで微小電流としてとして
継続的に流れる期間（テイル電流期間という）が長くな
る。このため、ＧＴＯサイリスタゲート駆動回路では、
いかなる状態でもＧＴＯサイリスタ１を確実にターンオ
フさせるために、オフ電圧が低い点でのターンオフ時の
テイル電流通電期間に相当する時間だけ、ＧＴＯサイリ
スタ１に高い逆バイアス電圧（オフパルス）を継続して
与えることが必要となる。この結果、ＧＴＯサイリスタ
ゲート駆動回路の損失が大きいという問題があった。
る条件でターンオフさせると、ターンオフの際にアノー
ド電流が完全には零にならないで微小電流としてとして
継続的に流れる期間（テイル電流期間という）が長くな
る。このため、ＧＴＯサイリスタゲート駆動回路では、
いかなる状態でもＧＴＯサイリスタ１を確実にターンオ
フさせるために、オフ電圧が低い点でのターンオフ時の
テイル電流通電期間に相当する時間だけ、ＧＴＯサイリ
スタ１に高い逆バイアス電圧（オフパルス）を継続して
与えることが必要となる。この結果、ＧＴＯサイリスタ
ゲート駆動回路の損失が大きいという問題があった。
【００１０】したがって、この発明の目的は、ＧＴＯサ
イリスタを確実にターンオフさせることができ、しかも
ＧＴＯサイリスタをターンオフさせる際の損失を低減す
ることができるＧＴＯサイリスタゲート駆動回路を提供
することである。
イリスタを確実にターンオフさせることができ、しかも
ＧＴＯサイリスタをターンオフさせる際の損失を低減す
ることができるＧＴＯサイリスタゲート駆動回路を提供
することである。
【００１１】
【課題を解決するための手段】請求項１記載の発明のＧ
ＴＯサイリスタゲート駆動回路は、オフ指令に応答して
一定パルス幅の第１のゲート逆バイアス用パルスを発生
するオフゲートコントロール回路と、ＧＴＯサイリスタ
のアノード・カソード間電圧を検出する電圧検出手段
と、この電圧検出手段による検出電圧を所定のしきい値
電圧と比較し検出電圧がしきい値電圧を超えた時に一定
パルス幅の第２のゲート逆バイアス用パルスを発生する
延長オフゲートコントロール回路と、第１のゲート逆バ
イアス用パルスの発生期間中および第２のゲート逆バイ
アス用パルスの少なくとも一方の発生期間中にＧＴＯサ
イリスタにゲート逆バイアス用電圧を与えるオフゲート
回路とを備え、 しきい値電圧はＧＴＯサイリスタのアノ
ード・カソード間電圧の立ち上がり開始直後の極大値よ
り高く、かつ立ち上がり終了直前の極小値よりも低い範
囲の値に設定し、第１のゲート逆バイアス用パルスは、
後縁がＧＴＯサイリスタのアノード・カソード間電圧の
立ち上がりが急峻なときのテイル電流期間の後端より後
になるようにパルス幅を設定し、第２のゲート逆バイア
ス用パルスは、ＧＴＯサイリスタのアノード・カソード
間電圧の立ち上がりが緩やかなときのＧＴＯサイリスタ
のアノード・カソード間電圧がしきい値を超えた後のテ
イル電流期間より長くなるようにパルス幅を設定したこ
とを特徴とする。請求項２記載の発明のＧＴＯサイリス
タゲート駆動回路は、オフ指令に応答して一定パルス幅
の第１のゲート逆バイアス用パルスを発生するオフゲー
トコントロール回路と、ＧＴＯサイリスタに並列接続さ
れたスナバ回路のスナバコンデンサの端子電圧を検出す
る電圧検出手段と、この電圧検出手段による検出電圧を
所定のしきい値電圧と比較し検出電圧がしきい値電圧を
超えた時に一定パルス幅の第２のゲート逆バイアス用パ
ルスを発生する延長オフゲートコントロール回路と、第
１のゲート逆バイアス用パルスの発生期間中および第２
のゲート逆バイアス用パルスの少なくとも一方の発生期
間中にＧＴＯサイリスタにゲート逆バイアス用電圧を与
えるオフゲート回路とを備え、 しきい値電圧はＧＴＯサ
イリスタのアノード・カソード間電圧の立ち上がり開 始
直後の極大値より高く、かつ立ち上がり終了直前の極小
値よりも低い範囲の値に設定し、第１のゲート逆バイア
ス用パルスは、後縁がＧＴＯサイリスタのアノード・カ
ソード間電圧の立ち上がりが急峻なときのテイル電流期
間の後端より後になるようにパルス幅を設定し、第２の
ゲート逆バイアス用パルスは、ＧＴＯサイリスタのアノ
ード・カソード間電圧の立ち上がりが緩やかなときのＧ
ＴＯサイリスタのアノード・カソード間電圧がしきい値
を超えた後のテイル電流期間より長くなるようにパルス
幅を設定したことを特徴とする。
ＴＯサイリスタゲート駆動回路は、オフ指令に応答して
一定パルス幅の第１のゲート逆バイアス用パルスを発生
するオフゲートコントロール回路と、ＧＴＯサイリスタ
のアノード・カソード間電圧を検出する電圧検出手段
と、この電圧検出手段による検出電圧を所定のしきい値
電圧と比較し検出電圧がしきい値電圧を超えた時に一定
パルス幅の第２のゲート逆バイアス用パルスを発生する
延長オフゲートコントロール回路と、第１のゲート逆バ
イアス用パルスの発生期間中および第２のゲート逆バイ
アス用パルスの少なくとも一方の発生期間中にＧＴＯサ
イリスタにゲート逆バイアス用電圧を与えるオフゲート
回路とを備え、 しきい値電圧はＧＴＯサイリスタのアノ
ード・カソード間電圧の立ち上がり開始直後の極大値よ
り高く、かつ立ち上がり終了直前の極小値よりも低い範
囲の値に設定し、第１のゲート逆バイアス用パルスは、
後縁がＧＴＯサイリスタのアノード・カソード間電圧の
立ち上がりが急峻なときのテイル電流期間の後端より後
になるようにパルス幅を設定し、第２のゲート逆バイア
ス用パルスは、ＧＴＯサイリスタのアノード・カソード
間電圧の立ち上がりが緩やかなときのＧＴＯサイリスタ
のアノード・カソード間電圧がしきい値を超えた後のテ
イル電流期間より長くなるようにパルス幅を設定したこ
とを特徴とする。請求項２記載の発明のＧＴＯサイリス
タゲート駆動回路は、オフ指令に応答して一定パルス幅
の第１のゲート逆バイアス用パルスを発生するオフゲー
トコントロール回路と、ＧＴＯサイリスタに並列接続さ
れたスナバ回路のスナバコンデンサの端子電圧を検出す
る電圧検出手段と、この電圧検出手段による検出電圧を
所定のしきい値電圧と比較し検出電圧がしきい値電圧を
超えた時に一定パルス幅の第２のゲート逆バイアス用パ
ルスを発生する延長オフゲートコントロール回路と、第
１のゲート逆バイアス用パルスの発生期間中および第２
のゲート逆バイアス用パルスの少なくとも一方の発生期
間中にＧＴＯサイリスタにゲート逆バイアス用電圧を与
えるオフゲート回路とを備え、 しきい値電圧はＧＴＯサ
イリスタのアノード・カソード間電圧の立ち上がり開 始
直後の極大値より高く、かつ立ち上がり終了直前の極小
値よりも低い範囲の値に設定し、第１のゲート逆バイア
ス用パルスは、後縁がＧＴＯサイリスタのアノード・カ
ソード間電圧の立ち上がりが急峻なときのテイル電流期
間の後端より後になるようにパルス幅を設定し、第２の
ゲート逆バイアス用パルスは、ＧＴＯサイリスタのアノ
ード・カソード間電圧の立ち上がりが緩やかなときのＧ
ＴＯサイリスタのアノード・カソード間電圧がしきい値
を超えた後のテイル電流期間より長くなるようにパルス
幅を設定したことを特徴とする。
【００１２】
【作用】この発明の構成によれば、第２のゲート逆バイ
アス用パルスは、ＧＴＯサイリスタのアノード・カソー
ド間電圧もしくはスナバコンデンサの端子電圧が所定の
しきい値を超えた時点から発生することになる。なお、
スナバコンデンサの端子電圧でもよいのは、ＧＴＯサイ
リスタのアノード・カソード間電圧と略同じように変化
するからである。
アス用パルスは、ＧＴＯサイリスタのアノード・カソー
ド間電圧もしくはスナバコンデンサの端子電圧が所定の
しきい値を超えた時点から発生することになる。なお、
スナバコンデンサの端子電圧でもよいのは、ＧＴＯサイ
リスタのアノード・カソード間電圧と略同じように変化
するからである。
【００１３】このため、ＧＴＯサイリスタのアノード・
カソード間電圧の立ち上がり勾配が大きくテイル電流期
間が短いときは、第１のゲート逆バイアス用パルスの発
生期間と第２のゲート逆バイアス用パルスとの重なり期
間が長く、全体としてＧＴＯサイリスタに高いゲート逆
バイアス用電圧が与えられる期間は短い。また、ＧＴＯ
サイリスタのアノード・カソード間電圧の立ち上がり勾
配が小さくなると、テイル電流期間も長くなるが、それ
に応じて第２のゲート逆バイアス用パルスの発生開始時
点が遅れることになり、第１のゲート逆バイアス用パル
スの発生期間と第２のゲート逆バイアス用パルスとの重
なり期間が短くなり、全体としてＧＴＯサイリスタに高
いゲート逆バイアス用電圧が与えられる期間は長くな
る。
カソード間電圧の立ち上がり勾配が大きくテイル電流期
間が短いときは、第１のゲート逆バイアス用パルスの発
生期間と第２のゲート逆バイアス用パルスとの重なり期
間が長く、全体としてＧＴＯサイリスタに高いゲート逆
バイアス用電圧が与えられる期間は短い。また、ＧＴＯ
サイリスタのアノード・カソード間電圧の立ち上がり勾
配が小さくなると、テイル電流期間も長くなるが、それ
に応じて第２のゲート逆バイアス用パルスの発生開始時
点が遅れることになり、第１のゲート逆バイアス用パル
スの発生期間と第２のゲート逆バイアス用パルスとの重
なり期間が短くなり、全体としてＧＴＯサイリスタに高
いゲート逆バイアス用電圧が与えられる期間は長くな
る。
【００１４】つまり、ＧＴＯサイリスタのアノード・カ
ソード間電圧が高くテイル電流期間が短いときはＧＴＯ
サイリスタに高いゲート逆バイアス用電圧が与えられる
期間は短く、ＧＴＯサイリスタのアノード・カソード間
電圧が低くなってテイル電流期間が長くなるにつれてＧ
ＴＯサイリスタに高いゲート逆バイアス用電圧が与えら
れる期間も長くなる。したがって、ＧＴＯサイリスタの
ターンオフを確実に行うことができ、しかもＧＴＯサイ
リスタをターンオフさせる際の損失を低減することがで
きる。
ソード間電圧が高くテイル電流期間が短いときはＧＴＯ
サイリスタに高いゲート逆バイアス用電圧が与えられる
期間は短く、ＧＴＯサイリスタのアノード・カソード間
電圧が低くなってテイル電流期間が長くなるにつれてＧ
ＴＯサイリスタに高いゲート逆バイアス用電圧が与えら
れる期間も長くなる。したがって、ＧＴＯサイリスタの
ターンオフを確実に行うことができ、しかもＧＴＯサイ
リスタをターンオフさせる際の損失を低減することがで
きる。
【００１５】この発明の一実施例を図１ないし図４に基
づいて説明する。このＧＴＯサイリスタゲート駆動回路
は、図１に示すように、図５の構成に、延長オフゲート
コントロール回路１３とオア回路１４とを追加したもの
で、その他の構成は図５と同様である。
づいて説明する。このＧＴＯサイリスタゲート駆動回路
は、図１に示すように、図５の構成に、延長オフゲート
コントロール回路１３とオア回路１４とを追加したもの
で、その他の構成は図５と同様である。
【００１６】延長オフゲートコントロール回路１３は、
タイマ回路（ワンショット回路等）１５と比較器１６と
しきい値電圧設定用の可変電圧源１７とからなる。可変
電圧源１７によるしきい値電圧は、アノード・カソード
間電圧ＶAKに対するしきい値電圧Ｖcompに対し分圧器６
による分圧比ＶAK′／ＶAKを乗じたもの、つまり
Ｖco mp′としている。
タイマ回路（ワンショット回路等）１５と比較器１６と
しきい値電圧設定用の可変電圧源１７とからなる。可変
電圧源１７によるしきい値電圧は、アノード・カソード
間電圧ＶAKに対するしきい値電圧Ｖcompに対し分圧器６
による分圧比ＶAK′／ＶAKを乗じたもの、つまり
Ｖco mp′としている。
【００１７】この延長オフゲートコントロール回路１３
においては、インターフェース回路８からオフ指令信号
が与えられたときに、タイマ回路１５が動作可能とな
る。そして、電圧検出手段である分圧器６から得られる
アノード・カソード間電圧検出信号ＶAK′が比較器１６
に入力され、比較器１６にてしきい値電圧Ｖcomp′と比
較される。
においては、インターフェース回路８からオフ指令信号
が与えられたときに、タイマ回路１５が動作可能とな
る。そして、電圧検出手段である分圧器６から得られる
アノード・カソード間電圧検出信号ＶAK′が比較器１６
に入力され、比較器１６にてしきい値電圧Ｖcomp′と比
較される。
【００１８】アノード・カソード間電圧検出信号ＶAK′
がしきい値電圧Ｖcomp′を超えた時の比較器１６の出力
でタイマ回路１５をトリガすることなり、オフゲートコ
ントロール回路１１から出力される例えば第１のゲート
逆バイアス用パルスと同じパルス幅（５０μｓ程度）の
第２のゲート逆バイアス用パルスを発生する。この延長
オフゲートコントロール回路１３から出力される第２の
ゲート逆バイアス用パルスは、オア回路１４でオフゲー
トコントロール回路１１から出力される第１のゲート逆
バイアス用パルスと合成されてオフゲート回路１２へ供
給される。
がしきい値電圧Ｖcomp′を超えた時の比較器１６の出力
でタイマ回路１５をトリガすることなり、オフゲートコ
ントロール回路１１から出力される例えば第１のゲート
逆バイアス用パルスと同じパルス幅（５０μｓ程度）の
第２のゲート逆バイアス用パルスを発生する。この延長
オフゲートコントロール回路１３から出力される第２の
ゲート逆バイアス用パルスは、オア回路１４でオフゲー
トコントロール回路１１から出力される第１のゲート逆
バイアス用パルスと合成されてオフゲート回路１２へ供
給される。
【００１９】この結果、オフゲート回路１２からＧＴＯ
サイリスタ１へは、第１のゲート逆バイアス用パルスお
よび第２のゲート逆バイアス用パルスの少なくとも一方
の発生期間中、高いゲート逆バイアス用電圧が与えられ
ることになる。上記のように、第１および第２のゲート
逆バイアス用パルスを発生させて、それら論理和信号に
応答してオフゲート回路１２にてＧＴＯサイリスタ１に
高いゲート逆バイアス用電圧を加えるようにしたので、
ＧＴＯサイリスタ１のアノード・カソード間電圧ＶAKの
立ち上がり勾配が大きくテイル電流期間が短いときは、
第１のゲート逆バイアス用パルスの発生期間と第２のゲ
ート逆バイアス用パルスとの重なり期間が長く、全体と
してＧＴＯサイリスタ１に高いゲート逆バイアス用電圧
が与えられる期間は短い。
サイリスタ１へは、第１のゲート逆バイアス用パルスお
よび第２のゲート逆バイアス用パルスの少なくとも一方
の発生期間中、高いゲート逆バイアス用電圧が与えられ
ることになる。上記のように、第１および第２のゲート
逆バイアス用パルスを発生させて、それら論理和信号に
応答してオフゲート回路１２にてＧＴＯサイリスタ１に
高いゲート逆バイアス用電圧を加えるようにしたので、
ＧＴＯサイリスタ１のアノード・カソード間電圧ＶAKの
立ち上がり勾配が大きくテイル電流期間が短いときは、
第１のゲート逆バイアス用パルスの発生期間と第２のゲ
ート逆バイアス用パルスとの重なり期間が長く、全体と
してＧＴＯサイリスタ１に高いゲート逆バイアス用電圧
が与えられる期間は短い。
【００２０】また、ＧＴＯサイリスタ１のアノード・カ
ソード間電圧ＶAKの立ち上がり勾配が小さくなると、テ
イル電流期間も長くなるが、それに応じて第２のゲート
逆バイアス用パルスの発生開始時点が遅れることにな
り、第１のゲート逆バイアス用パルスの発生期間と第２
のゲート逆バイアス用パルスとの重なり期間が短くな
り、全体としてＧＴＯサイリスタ１に高いゲート逆バイ
アス用電圧が与えられる期間は長くなる。
ソード間電圧ＶAKの立ち上がり勾配が小さくなると、テ
イル電流期間も長くなるが、それに応じて第２のゲート
逆バイアス用パルスの発生開始時点が遅れることにな
り、第１のゲート逆バイアス用パルスの発生期間と第２
のゲート逆バイアス用パルスとの重なり期間が短くな
り、全体としてＧＴＯサイリスタ１に高いゲート逆バイ
アス用電圧が与えられる期間は長くなる。
【００２１】つまり、ＧＴＯサイリスタ１のアノード・
カソード間電圧ＶAKが高くテイル電流期間が短いときは
ＧＴＯサイリスタ１に高いゲート逆バイアス用電圧が与
えられる期間は短く、ＧＴＯサイリスタ１のアノード・
カソード間電圧ＶAKが低くなってテイル電流期間が長く
なるにつれてＧＴＯサイリスタ１に高いゲート逆バイア
ス用電圧が与えられる期間も長くなる。したがって、Ｇ
ＴＯサイリスタ１のターンオフを確実に行うことがで
き、しかもＧＴＯサイリスタ１をターンオフさせる際の
損失を低減することができる。
カソード間電圧ＶAKが高くテイル電流期間が短いときは
ＧＴＯサイリスタ１に高いゲート逆バイアス用電圧が与
えられる期間は短く、ＧＴＯサイリスタ１のアノード・
カソード間電圧ＶAKが低くなってテイル電流期間が長く
なるにつれてＧＴＯサイリスタ１に高いゲート逆バイア
ス用電圧が与えられる期間も長くなる。したがって、Ｇ
ＴＯサイリスタ１のターンオフを確実に行うことがで
き、しかもＧＴＯサイリスタ１をターンオフさせる際の
損失を低減することができる。
【００２２】上記以外の点については従来例と同様であ
る。図２にＧＴＯサイリスタ１のオフ電圧が比較的高
く、テイル電流期間が短い場合の各部のタイムチャート
を示す。図２（ａ）にはインターフェース回路８の出力
信号を示している。図２（ｂ）には、ＧＴＯサイリスタ
１のゲート・カソード間電圧ＶGK（実線）とゲート電流
ＩG （破線）とを示している。電圧ＶA は−十数Ｖ（例
えば−１５Ｖ程度）であり、電圧ＶB は−数Ｖ（例えば
−３Ｖ程度）である。ＧＴＯサイリスタをターンオフさ
せるための高いゲート逆バイアス電圧とは電圧ＶA を意
味する。
る。図２にＧＴＯサイリスタ１のオフ電圧が比較的高
く、テイル電流期間が短い場合の各部のタイムチャート
を示す。図２（ａ）にはインターフェース回路８の出力
信号を示している。図２（ｂ）には、ＧＴＯサイリスタ
１のゲート・カソード間電圧ＶGK（実線）とゲート電流
ＩG （破線）とを示している。電圧ＶA は−十数Ｖ（例
えば−１５Ｖ程度）であり、電圧ＶB は−数Ｖ（例えば
−３Ｖ程度）である。ＧＴＯサイリスタをターンオフさ
せるための高いゲート逆バイアス電圧とは電圧ＶA を意
味する。
【００２３】図２（ｃ）には、ＧＴＯサイリスタ１のア
ノード・カソード間電圧ＶAK（実線）とアノード電流Ｉ
T （破線）とを示している。ＴＬ1 はテイル電流期間で
あり、Ｐはしきい値電圧Ｖcompの設定範囲を示してい
る。図２（ｄ）には、オフゲートコントロール回路１１
から出力される第１のゲート逆バイアス用パルス（ハイ
レベル）を示し、そのパルス幅Ｔ1 は例えば５０μｓに
設定される。
ノード・カソード間電圧ＶAK（実線）とアノード電流Ｉ
T （破線）とを示している。ＴＬ1 はテイル電流期間で
あり、Ｐはしきい値電圧Ｖcompの設定範囲を示してい
る。図２（ｄ）には、オフゲートコントロール回路１１
から出力される第１のゲート逆バイアス用パルス（ハイ
レベル）を示し、そのパルス幅Ｔ1 は例えば５０μｓに
設定される。
【００２４】図２（ｅ）には、延長オフゲートコントロ
ール回路１３から出力される第２のゲート逆バイアス用
パルス（ハイレベル）を示し、そのパルス幅Ｔ2 は例え
ば５０μｓに設定される。この第２のゲート逆バイアス
用パルスの発生開始時点は、ＧＴＯサイリスタ１のアノ
ード・カソード間電圧ＶAKがしきい値電圧Ｖcompを超え
た時点である。
ール回路１３から出力される第２のゲート逆バイアス用
パルス（ハイレベル）を示し、そのパルス幅Ｔ2 は例え
ば５０μｓに設定される。この第２のゲート逆バイアス
用パルスの発生開始時点は、ＧＴＯサイリスタ１のアノ
ード・カソード間電圧ＶAKがしきい値電圧Ｖcompを超え
た時点である。
【００２５】図２（ｆ）には、オフゲート回路１２への
入力信号を示し、同図（ｄ），（ｅ）の波形を合成した
ものとなっている。図３にＧＴＯサイリスタ１のオフ電
圧が比較的高く、テイル電流期間が短い場合の各部のタ
イムチャートを示す。図３（ａ）にはインターフェース
回路８の出力信号を示している。
入力信号を示し、同図（ｄ），（ｅ）の波形を合成した
ものとなっている。図３にＧＴＯサイリスタ１のオフ電
圧が比較的高く、テイル電流期間が短い場合の各部のタ
イムチャートを示す。図３（ａ）にはインターフェース
回路８の出力信号を示している。
【００２６】図３（ｂ）には、ＧＴＯサイリスタ１のゲ
ート・カソード間電圧ＶGK（実線）とゲート電流Ｉ
G （破線）とを示している。図３（ｃ）には、ＧＴＯサ
イリスタ１のアノード・カソード間電圧ＶAK（実線）と
アノード電流ＩT （破線）とを示している。ＴＬ2 はテ
イル電流期間であり、ＧＴＯサイリスタ１のアノード・
カソード間電圧ＶAKの立ち上がり勾配が小さいことか
ら、図２（ｃ）のテイル電流期間ＴＬ1 に比べて長くな
っている。
ート・カソード間電圧ＶGK（実線）とゲート電流Ｉ
G （破線）とを示している。図３（ｃ）には、ＧＴＯサ
イリスタ１のアノード・カソード間電圧ＶAK（実線）と
アノード電流ＩT （破線）とを示している。ＴＬ2 はテ
イル電流期間であり、ＧＴＯサイリスタ１のアノード・
カソード間電圧ＶAKの立ち上がり勾配が小さいことか
ら、図２（ｃ）のテイル電流期間ＴＬ1 に比べて長くな
っている。
【００２７】図３（ｄ）には、オフゲートコントロール
回路１１から出力される第１のゲート逆バイアス用パル
ス（ハイレベル）を示し、図２（ｄ）とまったく同じタ
イミングでかつ同じパルス幅で発生する。図３（ｅ）に
は、延長オフゲートコントロール回路１３から出力され
る第２のゲート逆バイアス用パルス（ハイレベル）を示
し、この第２のゲート逆バイアス用パルスの発生開始時
点は、ＧＴＯサイリスタ１のアノード・カソード間電圧
Ｖ AKがしきい値電圧Ｖcompを超えた時点であるので、図
２（ｅ）よりは遅れている。パルス幅は図２（ｅ）と同
様である。
回路１１から出力される第１のゲート逆バイアス用パル
ス（ハイレベル）を示し、図２（ｄ）とまったく同じタ
イミングでかつ同じパルス幅で発生する。図３（ｅ）に
は、延長オフゲートコントロール回路１３から出力され
る第２のゲート逆バイアス用パルス（ハイレベル）を示
し、この第２のゲート逆バイアス用パルスの発生開始時
点は、ＧＴＯサイリスタ１のアノード・カソード間電圧
Ｖ AKがしきい値電圧Ｖcompを超えた時点であるので、図
２（ｅ）よりは遅れている。パルス幅は図２（ｅ）と同
様である。
【００２８】図３（ｆ）には、オフゲート回路１２への
入力信号を示し、同図（ｄ），（ｅ）の波形を合成した
ものとなっており、第２のゲート逆バイアス用パルスの
発生開始時点が図２（ｅ）よりも遅れているので、合成
パルス幅は図２（ｆ）に比べて長くなっている。つま
り、オフゲート回路１２へ入力されるパルス信号のパル
ス幅は、Ｔ1 からＴ1 ＋Ｔ2 の範囲で、ＧＴＯサイリス
タ１のアノード・カソード電圧ＶAKの立ち上がり勾配に
応じて変化する。なお、第１のゲート逆バイアス用パル
スのパルス幅は、アノード・カソード電圧ＶAKの立ち上
がりが急峻なときに必要な長さに設定し、第２のゲート
逆バイアス用パルスの長さは、ＧＴＯサイリスタ１のア
ノード・カソード電圧ＶAKがしきい値電圧Ｖcompを超え
た後のテイル電流期間の長さを考慮して設定する。
入力信号を示し、同図（ｄ），（ｅ）の波形を合成した
ものとなっており、第２のゲート逆バイアス用パルスの
発生開始時点が図２（ｅ）よりも遅れているので、合成
パルス幅は図２（ｆ）に比べて長くなっている。つま
り、オフゲート回路１２へ入力されるパルス信号のパル
ス幅は、Ｔ1 からＴ1 ＋Ｔ2 の範囲で、ＧＴＯサイリス
タ１のアノード・カソード電圧ＶAKの立ち上がり勾配に
応じて変化する。なお、第１のゲート逆バイアス用パル
スのパルス幅は、アノード・カソード電圧ＶAKの立ち上
がりが急峻なときに必要な長さに設定し、第２のゲート
逆バイアス用パルスの長さは、ＧＴＯサイリスタ１のア
ノード・カソード電圧ＶAKがしきい値電圧Ｖcompを超え
た後のテイル電流期間の長さを考慮して設定する。
【００２９】なお、上記実施例では、第２のゲート逆バ
イアス用パルスは、ＧＴＯサイリスタのアノード・カソ
ード間電圧ＶAKがしきい値Ｖcompを超えた時点から発生
させるようにしたが、スナバコンデンサ３の端子電圧Ｖ
CSも、ＧＴＯサイリスタ１のアノード・カソード間電圧
ＶAKと略同じように変化するので、比較対象としては、
ＧＴＯサイリスタのアノード・カソード間電圧ＶAKだけ
でなく、スナバコンデンサ３の端子電圧ＶCSであっても
よい。
イアス用パルスは、ＧＴＯサイリスタのアノード・カソ
ード間電圧ＶAKがしきい値Ｖcompを超えた時点から発生
させるようにしたが、スナバコンデンサ３の端子電圧Ｖ
CSも、ＧＴＯサイリスタ１のアノード・カソード間電圧
ＶAKと略同じように変化するので、比較対象としては、
ＧＴＯサイリスタのアノード・カソード間電圧ＶAKだけ
でなく、スナバコンデンサ３の端子電圧ＶCSであっても
よい。
【００３０】図４は、ＧＴＯサイリスタ１のターンオフ
時のアノード・カソード間電圧AKの変化とスナバコンデ
ンサ３の端子電圧ＶCSの変化とが類似していることを示
すタイムチャートである。図４（ａ）には、ＧＴＯサイ
リスタ１のターンオフ時のアノード・カソード間電圧AK
（実線）およびアノード電流ＩT （破線）を示す。同図
（ｂ）には、ＧＴＯサイリスタ１のターンオフ時のスナ
バコンデンサ３の端子電圧ＶCS（実線）およびＧＴＯサ
イリスタ１のアノード電流ＩT （破線）を示している。
時のアノード・カソード間電圧AKの変化とスナバコンデ
ンサ３の端子電圧ＶCSの変化とが類似していることを示
すタイムチャートである。図４（ａ）には、ＧＴＯサイ
リスタ１のターンオフ時のアノード・カソード間電圧AK
（実線）およびアノード電流ＩT （破線）を示す。同図
（ｂ）には、ＧＴＯサイリスタ１のターンオフ時のスナ
バコンデンサ３の端子電圧ＶCS（実線）およびＧＴＯサ
イリスタ１のアノード電流ＩT （破線）を示している。
【００３１】
【発明の効果】この発明のＧＴＯサイリスタゲート駆動
回路によれば、ＧＴＯサイリスタのアノード・カソード
間電圧が高くテイル電流期間が短いときはＧＴＯサイリ
スタに高いゲート逆バイアス用電圧が与えられる期間は
短く、ＧＴＯサイリスタのアノード・カソード間電圧が
低くなってテイル電流期間が長くなるにつれてＧＴＯサ
イリスタに高いゲート逆バイアス用電圧が与えられる期
間も長くなるので、ＧＴＯサイリスタのターンオフを確
実に行うことができ、しかもＧＴＯサイリスタをターン
オフさせる際の損失を低減することができる。
回路によれば、ＧＴＯサイリスタのアノード・カソード
間電圧が高くテイル電流期間が短いときはＧＴＯサイリ
スタに高いゲート逆バイアス用電圧が与えられる期間は
短く、ＧＴＯサイリスタのアノード・カソード間電圧が
低くなってテイル電流期間が長くなるにつれてＧＴＯサ
イリスタに高いゲート逆バイアス用電圧が与えられる期
間も長くなるので、ＧＴＯサイリスタのターンオフを確
実に行うことができ、しかもＧＴＯサイリスタをターン
オフさせる際の損失を低減することができる。
【図１】この発明の一実施例のＧＴＯサイリスタゲート
駆動回路の構成を示すブロック図である。
駆動回路の構成を示すブロック図である。
【図２】図１のＧＴＯサイリスタゲート駆動回路におけ
るＧＴＯサイリスタのアノード・カソード間電圧の立ち
上がりが急な場合の動作を示す各部のタイムチャートで
ある。
るＧＴＯサイリスタのアノード・カソード間電圧の立ち
上がりが急な場合の動作を示す各部のタイムチャートで
ある。
【図３】同じく図１のＧＴＯサイリスタゲート駆動回路
におけるＧＴＯサイリスタのアノード・カソード間電圧
の立ち上がりが緩やかな場合のの動作を示す各部のタイ
ムチャートである。
におけるＧＴＯサイリスタのアノード・カソード間電圧
の立ち上がりが緩やかな場合のの動作を示す各部のタイ
ムチャートである。
【図４】ＧＴＯサイリスタのアノード・カソード間電圧
とスナバコンデンサの端子電圧との関係を示すタイムチ
ャートである。
とスナバコンデンサの端子電圧との関係を示すタイムチ
ャートである。
【図５】ＧＴＯサイリスタゲート駆動回路の従来例の構
成を示すブロック図である。
成を示すブロック図である。
１ ＧＴＯサイリスタ ２ スナバ回路 ３ スナバコンデンサ ４ ダイオード ５ 抵抗 ６ 分圧器 ７ 分圧器 ８ インターフェース回路 ９ オンゲートコントロール回路 １０ オンゲート回路 １１ オフゲートコントロール回路 １２ オフゲート回路 １３ 延長オフゲートコントロール回路 １４ オア回路 １５ タイマ回路 １６ 比較器 １７ 可変電圧源
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−110408（ＪＰ，Ａ) 特開 昭63−209216（ＪＰ，Ａ) 特開 昭60−137126（ＪＰ，Ａ) 特開 昭60−59816（ＪＰ，Ａ) 特開 昭59−17723（ＪＰ，Ａ) 特開 昭59−14356（ＪＰ，Ａ) 特開 昭57−162962（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03K 17/72 - 17/735
Claims (2)
- 【請求項１】 オフ指令に応答して一定パルス幅の第１
のゲート逆バイアス用パルスを発生するオフゲートコン
トロール回路と、ＧＴＯサイリスタのアノード・カソー
ド間電圧を検出する電圧検出手段と、この電圧検出手段
による検出電圧を所定のしきい値電圧と比較し前記検出
電圧が前記しきい値電圧を超えた時に一定パルス幅の第
２のゲート逆バイアス用パルスを発生する延長オフゲー
トコントロール回路と、前記第１のゲート逆バイアス用
パルスの発生期間中および第２のゲート逆バイアス用パ
ルスの少なくとも一方の発生期間中に前記ＧＴＯサイリ
スタにゲート逆バイアス用電圧を与えるオフゲート回路
とを備え、 前記しきい値電圧は前記ＧＴＯサイリスタのアノード・
カソード間電圧の立ち上がり開始直後の極大値より高
く、かつ立ち上がり終了直前の極小値よりも低い範囲の
値に設定し、前記第１のゲート逆バイアス用パルスは、
後縁が前記ＧＴＯサイリスタのアノード・カソード間電
圧の立ち上がりが急峻なときのテイル電流期間の後端よ
り後になるようにパルス幅を設定し、前記第２のゲート
逆バイアス用パルスは、前記ＧＴＯサイリスタのアノー
ド・カソード間電圧の立ち上がりが緩やかなときの前記
ＧＴＯサイリスタのアノード・カソード間電圧が前記し
きい値を超えた後のテイル電流期間より長くなるように
パルス幅を設定したことを特徴とする ＧＴＯサイリスタ
ゲート駆動回路。 - 【請求項２】 オフ指令に応答して一定パルス幅の第１
のゲート逆バイアス用パルスを発生するオフゲートコン
トロール回路と、ＧＴＯサイリスタに並列接続されたス
ナバ回路のスナバコンデンサの端子電圧を検出する電圧
検出手段と、この電圧検出手段による検出電圧を所定の
しきい値電圧と比較し前記検出電圧が前記しきい値電圧
を超えた時に一定パルス幅の第２のゲート逆バイアス用
パルスを発生する延長オフゲートコントロール回路と、
前記第１のゲート逆バイアス用パルスの発生期間中およ
び第２のゲート逆バイアス用パルスの少なくとも一方の
発生期間中に前記ＧＴＯサイリスタにゲート逆バイアス
用電圧を与えるオフゲート回路とを備え、 前記しきい値電圧は前記ＧＴＯサイリスタのアノード・
カソード間電圧の立ち上がり開始直後の極大値より高
く、かつ立ち上がり終了直前の極小値よりも低い 範囲の
値に設定し、前記第１のゲート逆バイアス用パルスは、
後縁が前記ＧＴＯサイリスタのアノード・カソード間電
圧の立ち上がりが急峻なときのテイル電流期間の後端よ
り後になるようにパルス幅を設定し、前記第２のゲート
逆バイアス用パルスは、前記ＧＴＯサイリスタのアノー
ド・カソード間電圧の立ち上がりが緩やかなときの前記
ＧＴＯサイリスタのアノード・カソード間電圧が前記し
きい値を超えた後のテイル電流期間より長くなるように
パルス幅を設定したことを特徴とするＧＴＯサイリスタ
ゲート駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041000A JP2929826B2 (ja) | 1992-02-27 | 1992-02-27 | Ｇｔｏサイリスタゲート駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4041000A JP2929826B2 (ja) | 1992-02-27 | 1992-02-27 | Ｇｔｏサイリスタゲート駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05243947A JPH05243947A (ja) | 1993-09-21 |
| JP2929826B2 true JP2929826B2 (ja) | 1999-08-03 |
Family
ID=12596146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4041000A Expired - Fee Related JP2929826B2 (ja) | 1992-02-27 | 1992-02-27 | Ｇｔｏサイリスタゲート駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2929826B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102019208944A1 (de) * | 2019-06-19 | 2020-12-24 | Robert Bosch Gmbh | Schaltungsvorrichtung und Verfahren zur Ansteuerung einer Sekundärseite eines Gleichspannungswandlers |
-
1992
- 1992-02-27 JP JP4041000A patent/JP2929826B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05243947A (ja) | 1993-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |