JP2929823B2 - マルチレートシグナルプロセッサ - Google Patents
マルチレートシグナルプロセッサInfo
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- JP2929823B2 JP2929823B2 JP2981092A JP2981092A JP2929823B2 JP 2929823 B2 JP2929823 B2 JP 2929823B2 JP 2981092 A JP2981092 A JP 2981092A JP 2981092 A JP2981092 A JP 2981092A JP 2929823 B2 JP2929823 B2 JP 2929823B2
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- interrupt
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Description
【０００１】
【産業上の利用分野】本発明はＰＣＭ信号の処理とディ
ジタルオーディオ信号の処理などのように標本化間隔の
異なる信号処理を並行して実行できる信号処理用プロセ
ッサに関する。
ジタルオーディオ信号の処理などのように標本化間隔の
異なる信号処理を並行して実行できる信号処理用プロセ
ッサに関する。
【０００２】
【従来の技術】従来、シグナルプロセッサなどにより複
数の標本化レートの処理を行う方法としては、 １）複数のプログラム割り込みを用いる方法 ２）プログラム制御による方法 がある。複数のプログラム割り込みを用いる方法では、
標本化レートの異なる処理毎に優先順位のついた割り込
み信号を割当て、割り込み信号によりそれぞれの標本化
レートの処理を実行する。各々の標本化レートが異なる
為、一つのレートの処理の実行中に異なる標本化レート
の処理を起動する割り込みが入力されることがある。こ
の場合は入力された割り込みの優先順位が高い場合は、
現在実行中の処理を中断して、割り込み信号に対応する
処理を実行し、処理が終了したら割り込み入力前の処理
を再開する。また、優先順位が低い場合は、現在実行中
の処理が終了してから割り込み処理を開始する。このよ
うにして標本化レートの異なる処理を並行して実行する
ことができる。一方、プログラム制御による方法では、
標本化レートの異なる処理を１つのプログラム内で標本
化レートに応じて繰り返し実行することによりマルチレ
ート処理を実現するものである。例えば、２つの処理
Ａ，Ｂの標本化レートの比が２対３の場合は、Ａを２
回、Ｂを３回繰り返すプログラムをＡの標本化レートの
半分のレートで繰り返すことにより実現できる。
数の標本化レートの処理を行う方法としては、 １）複数のプログラム割り込みを用いる方法 ２）プログラム制御による方法 がある。複数のプログラム割り込みを用いる方法では、
標本化レートの異なる処理毎に優先順位のついた割り込
み信号を割当て、割り込み信号によりそれぞれの標本化
レートの処理を実行する。各々の標本化レートが異なる
為、一つのレートの処理の実行中に異なる標本化レート
の処理を起動する割り込みが入力されることがある。こ
の場合は入力された割り込みの優先順位が高い場合は、
現在実行中の処理を中断して、割り込み信号に対応する
処理を実行し、処理が終了したら割り込み入力前の処理
を再開する。また、優先順位が低い場合は、現在実行中
の処理が終了してから割り込み処理を開始する。このよ
うにして標本化レートの異なる処理を並行して実行する
ことができる。一方、プログラム制御による方法では、
標本化レートの異なる処理を１つのプログラム内で標本
化レートに応じて繰り返し実行することによりマルチレ
ート処理を実現するものである。例えば、２つの処理
Ａ，Ｂの標本化レートの比が２対３の場合は、Ａを２
回、Ｂを３回繰り返すプログラムをＡの標本化レートの
半分のレートで繰り返すことにより実現できる。
【０００３】
【発明が解決しようとする課題】しかしながら、複数の
プログラム割り込みを用いる方法では、優先順位の高い
割り込みによる処理の中断によるプロセッサの内部状態
の退避などのオーバーヘッドが大きく、時間的な制約の
強い実時間処理においては問題となる。とくに高速化の
為にパイプライン処理を採用しているプロセッサにおい
ては、割り込みによりパイプラインを中断するため演算
効率の大幅な劣化を招くことになる。一方、プログラム
制御による方式では、異なる２つの標本化レートの比を
ｍ：ｎとしたとき、ｍおよびｎがそれぞれ整数で表せる
場合に限られていた。また各々整数で表せる場合でも、
ｍとｎの最小公倍数が大きい場合は、プログラム，処理
遅延，所用メモリ等が大きくなる為、実用上問題があっ
た。
プログラム割り込みを用いる方法では、優先順位の高い
割り込みによる処理の中断によるプロセッサの内部状態
の退避などのオーバーヘッドが大きく、時間的な制約の
強い実時間処理においては問題となる。とくに高速化の
為にパイプライン処理を採用しているプロセッサにおい
ては、割り込みによりパイプラインを中断するため演算
効率の大幅な劣化を招くことになる。一方、プログラム
制御による方式では、異なる２つの標本化レートの比を
ｍ：ｎとしたとき、ｍおよびｎがそれぞれ整数で表せる
場合に限られていた。また各々整数で表せる場合でも、
ｍとｎの最小公倍数が大きい場合は、プログラム，処理
遅延，所用メモリ等が大きくなる為、実用上問題があっ
た。
【０００４】本発明の目的は、異なる標本化レートの比
が簡単な整数の比で表すことができない複数の処理が存
在する場合でも効率よくプログラム上で実現できるマル
チレートシグナルプロセッサを提供することにある。
が簡単な整数の比で表すことができない複数の処理が存
在する場合でも効率よくプログラム上で実現できるマル
チレートシグナルプロセッサを提供することにある。
【０００５】
【課題を解決するための手段】本発明のマルチレートシ
グナルプロセッサは、互いに異なる標本化間隔で入力さ
れる３以上の割り込み入力と、３以上の割り込み入力の
中から選択された１つの入力を分周する分周回路と、前
記分周回路により分周された割り込み入力毎に値を０リ
セットされるタイマー回路と、前記３以上の割り込み入
力毎にタイマーの値を格納する複数のレジスタと、前記
複数のレジスタに格納された値と予め与えられた値との
大小比較判定を複数回行う判定回路と、この判定回路の
出力する複数の判定信号により予め蓄えられた複数のプ
ログラムから１つを選択するプログラム選択回路と、前
記３以上の割り込み入力により複数の入力信号を蓄え、
蓄えられた複数の出力信号を出力する入出力回路と、前
記入出力回路に蓄えられた信号列を入力とし、前記プロ
グラム選択回路により複数のプログラムの中から選択さ
れたプログラムを実行し、出力信号列を前記入出力回路
に蓄えるプログラム実行部とを少なくとも備え、標本化
間隔が異なる複数の処理を実行できることを特徴とす
る。
グナルプロセッサは、互いに異なる標本化間隔で入力さ
れる３以上の割り込み入力と、３以上の割り込み入力の
中から選択された１つの入力を分周する分周回路と、前
記分周回路により分周された割り込み入力毎に値を０リ
セットされるタイマー回路と、前記３以上の割り込み入
力毎にタイマーの値を格納する複数のレジスタと、前記
複数のレジスタに格納された値と予め与えられた値との
大小比較判定を複数回行う判定回路と、この判定回路の
出力する複数の判定信号により予め蓄えられた複数のプ
ログラムから１つを選択するプログラム選択回路と、前
記３以上の割り込み入力により複数の入力信号を蓄え、
蓄えられた複数の出力信号を出力する入出力回路と、前
記入出力回路に蓄えられた信号列を入力とし、前記プロ
グラム選択回路により複数のプログラムの中から選択さ
れたプログラムを実行し、出力信号列を前記入出力回路
に蓄えるプログラム実行部とを少なくとも備え、標本化
間隔が異なる複数の処理を実行できることを特徴とす
る。
【０００６】
【作用】本発明の原理を次に説明する。２つの周期タス
クａ及びｂの標本化レートの比をＮ＋α：Ｍ（Ｎ，Ｍは
整数，０＜α＜１）とした時、この２つのタスクのスケ
ジューリングは、標本化レートの比をＮ：Ｍとした時の
静的スケジュールと、Ｎ＋１：Ｍとした時の静的スケジ
ュールの２つのスケジュールのいずれか一方を、タスク
ｂのＭ標本化周期毎に選択実行することにより実現でき
る。
クａ及びｂの標本化レートの比をＮ＋α：Ｍ（Ｎ，Ｍは
整数，０＜α＜１）とした時、この２つのタスクのスケ
ジューリングは、標本化レートの比をＮ：Ｍとした時の
静的スケジュールと、Ｎ＋１：Ｍとした時の静的スケジ
ュールの２つのスケジュールのいずれか一方を、タスク
ｂのＭ標本化周期毎に選択実行することにより実現でき
る。
【０００７】一般にｎ個の周期タスクｔ1 ，ｔ2 ，
ｔ3 ，・・・，ｔn の標本化レートの比を、Ｎ1 ＋
α1 ：Ｎ2 ＋α2 ：Ｎ3 ＋α3 ：・・・：Ｎn-1 ＋α
n-1 ：Ｍ（Ｎiは整数，０＜αi ＜１但し０＜ｉ＜ｎ）
とした時のスケジューリングは、タスクｔn のＭ標本化
周期毎に０＜ｉ＜ｎ−１である各タスクｔi をＮi 回、
或いはＮi ＋１回実行することにより実現できる。この
時２のｎ−１乗通りのスケジュールが必要になる。
ｔ3 ，・・・，ｔn の標本化レートの比を、Ｎ1 ＋
α1 ：Ｎ2 ＋α2 ：Ｎ3 ＋α3 ：・・・：Ｎn-1 ＋α
n-1 ：Ｍ（Ｎiは整数，０＜αi ＜１但し０＜ｉ＜ｎ）
とした時のスケジューリングは、タスクｔn のＭ標本化
周期毎に０＜ｉ＜ｎ−１である各タスクｔi をＮi 回、
或いはＮi ＋１回実行することにより実現できる。この
時２のｎ−１乗通りのスケジュールが必要になる。
【０００８】このとき図２に示すように０＜ｉ＜ｎ−１
となる各ｔｉをＮｉ＋１回含み、ｔｎをＭ回含み周期の
より短いタスクにより高い優先順位を与えるスケジュー
リングが、タスクｔｎの標本化周期のＭ倍の周期Ｔｓ
（図２参照）で可能であるような整数Ｎｉ（０＜ｉ＜
ｎ），Ｍ及び対応した静的スケジュールを求める。次に
以上で求めたスケジュールに対して各々の周期タスクの
一番目のタスクを含む或いは除くスケジュールを２のｎ
−１乗通り作成する。実行時においてはｎ個のタスクの
標本化周期を各々Ｔ１，Ｔ２，Ｔ３，・・・，Ｔｎ−
１，Ｔｎとした時、実行時にはスケジュール開始時刻
（Ｍサンプル毎の割り込みタスクｔｎの入力時刻）にお
ける各タスクｔｉ（０＜ｉ＜ｎ）に対する直前の割り込
み入力からの経過時間をβｉＴｉとするとαｉおよびβ
ｉの大小に従って、２のｎ−１乗通りのスケジュールの
中からαｉ＞βｉの場合はタスクｔｉの一番目のタスク
を実行せず、αｉ＜βｉの場合はタスクｔｉの一番目の
タスクを実行するスケジュールを選択して実行すること
により、処理遅延を最小限に抑えることが出来る。
となる各ｔｉをＮｉ＋１回含み、ｔｎをＭ回含み周期の
より短いタスクにより高い優先順位を与えるスケジュー
リングが、タスクｔｎの標本化周期のＭ倍の周期Ｔｓ
（図２参照）で可能であるような整数Ｎｉ（０＜ｉ＜
ｎ），Ｍ及び対応した静的スケジュールを求める。次に
以上で求めたスケジュールに対して各々の周期タスクの
一番目のタスクを含む或いは除くスケジュールを２のｎ
−１乗通り作成する。実行時においてはｎ個のタスクの
標本化周期を各々Ｔ１，Ｔ２，Ｔ３，・・・，Ｔｎ−
１，Ｔｎとした時、実行時にはスケジュール開始時刻
（Ｍサンプル毎の割り込みタスクｔｎの入力時刻）にお
ける各タスクｔｉ（０＜ｉ＜ｎ）に対する直前の割り込
み入力からの経過時間をβｉＴｉとするとαｉおよびβ
ｉの大小に従って、２のｎ−１乗通りのスケジュールの
中からαｉ＞βｉの場合はタスクｔｉの一番目のタスク
を実行せず、αｉ＜βｉの場合はタスクｔｉの一番目の
タスクを実行するスケジュールを選択して実行すること
により、処理遅延を最小限に抑えることが出来る。
【０００９】
【実施例】次に本発明の実施例を図面を参照しながら説
明する。図１は本発明の一実施例であり、ベクトル割込
み入力１、基準割込み入力２、分周回路３、タイマー回
路４、レジスタファイル５、判定回路６、プログラム選
択回路７、ベクトル入出力回路８、ベクトル信号入出力
端子９、基準入出力回路１０、基準信号入出力１１、プ
ログラム実行部１２から構成されている。
明する。図１は本発明の一実施例であり、ベクトル割込
み入力１、基準割込み入力２、分周回路３、タイマー回
路４、レジスタファイル５、判定回路６、プログラム選
択回路７、ベクトル入出力回路８、ベクトル信号入出力
端子９、基準入出力回路１０、基準信号入出力１１、プ
ログラム実行部１２から構成されている。
【００１０】分周回路３は基準割込み入力２を予め与え
られた数だけ分周を行い分周された割込み信号を出力す
る。たとえば分周回数をＭとすると、分周回路２は基準
割込み入力２がＭ回入力されるごとに分周された割り込
み出力を１回出力する。タイマー回路４は分周された割
り込み入力により０リセットされ、レジスタファイル５
には複数の割り込み入力から構成されるベクトル割り込
み入力１内の各割り込み入力時のタイマー回路４の値を
格納する。判定回路６は基準割り込み入力２毎にレジス
タファイル５に格納された各々の値と、予め与えられた
値αｉＴｉとの大小を各々判定し、各々のレジスタの値
に対して判定信号を出力する。プログラム選択回路７は
予め用意された複数のプログラムの中の一つを、判定信
号が示した、ｎ−１個の各周期タスクにおけるαｉとβ
ｉの大小判定のｎ−１個の組合せにより、αｉ＞βｉの
場合はタスクｔｉの一番目のタスクを実行せず、αｉ＜
βｉの場合はタスクｔｉの一番目のタスクを実行するス
ケジュールを、総計２のｎ−１乗通りの組合せの中から
選択して出力する。ベクトル入出力回路８は複数の内部
入力バッファおよび内部出力バッファを内蔵し、ベクト
ル割り込み入力によりベクトル信号入出力端子９より信
号を入力して内部入力バッファに蓄え、内部出力バッフ
ァから信号を読み出してベクトル信号入出力端子９から
出力する。基準入出力回路１０も内部入力バッファおよ
び内部出力バッファを内蔵し、基準割り込み入力２によ
り基準信号入出力端子１１より信号を入力して内部入力
バッファに蓄え、内部出力バッファから信号を読み出し
て基準信号入出力端子１１に出力する。プログラム実行
部１２はプログラム選択回路７で選択されたプログラム
に従い、ベクトル入出力回路８および基準入出力回路１
０の内部バッファから入力信号列を読み出し、処理を行
った後、出力信号列をベクトル入出力回路８および基準
入出力回路１０の内部バッファに格納する。
られた数だけ分周を行い分周された割込み信号を出力す
る。たとえば分周回数をＭとすると、分周回路２は基準
割込み入力２がＭ回入力されるごとに分周された割り込
み出力を１回出力する。タイマー回路４は分周された割
り込み入力により０リセットされ、レジスタファイル５
には複数の割り込み入力から構成されるベクトル割り込
み入力１内の各割り込み入力時のタイマー回路４の値を
格納する。判定回路６は基準割り込み入力２毎にレジス
タファイル５に格納された各々の値と、予め与えられた
値αｉＴｉとの大小を各々判定し、各々のレジスタの値
に対して判定信号を出力する。プログラム選択回路７は
予め用意された複数のプログラムの中の一つを、判定信
号が示した、ｎ−１個の各周期タスクにおけるαｉとβ
ｉの大小判定のｎ−１個の組合せにより、αｉ＞βｉの
場合はタスクｔｉの一番目のタスクを実行せず、αｉ＜
βｉの場合はタスクｔｉの一番目のタスクを実行するス
ケジュールを、総計２のｎ−１乗通りの組合せの中から
選択して出力する。ベクトル入出力回路８は複数の内部
入力バッファおよび内部出力バッファを内蔵し、ベクト
ル割り込み入力によりベクトル信号入出力端子９より信
号を入力して内部入力バッファに蓄え、内部出力バッフ
ァから信号を読み出してベクトル信号入出力端子９から
出力する。基準入出力回路１０も内部入力バッファおよ
び内部出力バッファを内蔵し、基準割り込み入力２によ
り基準信号入出力端子１１より信号を入力して内部入力
バッファに蓄え、内部出力バッファから信号を読み出し
て基準信号入出力端子１１に出力する。プログラム実行
部１２はプログラム選択回路７で選択されたプログラム
に従い、ベクトル入出力回路８および基準入出力回路１
０の内部バッファから入力信号列を読み出し、処理を行
った後、出力信号列をベクトル入出力回路８および基準
入出力回路１０の内部バッファに格納する。
【００１１】本発明のマルチレートシグナルプロセッサ
においての基準割り込み入力２の標本化周期ｔｎとベク
トル割り込み信号の各々の割り込みの標本化周期Ｔｉ
（０＜ｉ＜ｎ）の比をＲｉとし、ＲｉをＲｉ＝Ｔｉ／Ｔ
ｎと定義する。このときＲｉ＝（Ｎｉ＋αｉ）／Ｍが成
り立つとする。但し、Ｎ，Ｍは整数、αは０と１との間
にあるとする。ｎ＝３，Ｍ＝３，Ｎ1 ＝８，Ｎ2 ＝５の
場合の例を図２に示す。このとき分周回路３において基
準割り込み入力２をＭ分周し、タイマー回路４において
Ｍ分周された割り込み入力時からベクトル割り込み入力
１の各々の割り込み時刻までの経過時間を計りレジスタ
ファイルに格納しておき、次の分周割り込み入力時にお
いて、直前のベクトル割り込み入力１からの経過時間を
計算し、この値をβＴｉとする。さらに判定回路６にお
いてβＴｉとαＴｉとの大小比較判定を０＜ｉ＜ｎであ
る各々のｉに対して行い、ｎ−１個の判定信号を出力す
る。プログラム選択回路７では、判定信号がαＴｉ＞β
Ｔｉを示しているときは、ベクトル入出力回路８の内部
入力バッファにはすでにｉ番目の割り込み信号に対応す
る入力は１サンプル入力されているから、ベクトル割り
込み入力１のｉ番目の割り込み信号に対応する処理をＮ
＋１回繰り返し、一方、判定信号がαＴｉ＜βＴｉを示
しているときは、ｉ番目の割り込み信号に対応する入力
はベクトル入出力回路８の内部入力バッファには存在し
ないので、ベクトル割り込み入力１のｉ番目の割り込み
信号に対応する処理をＮ回繰り返すプログラムを選択す
る必要がある。そこで、ベクトル割り込み入力１内の各
々のｎ−１個の割り込み信号により起動される処理をＮ
回あるいはＮ＋１回実行する２のｎ−１乗通りのすべて
の組み合わせに対するスケジュールを求める。これら
は、タスクｔｎのＭ標本化周期内に各周期タスクｔｉ
（ｉ＜ｎ）をＮｉ＋１回実行できるように、Ｎｉ＋１個
のタスク開始時刻を決めたスケジュールにおいて、タス
クｔｉの一番目のタスクを実行しない場合とタスクｔｉ
の一番目のタスクを実行する場合の組合せとして、ｎ−
１周期タスク分の組合せ２のｎ−１乗通りを作ったもの
である。ｎ−１個の判定信号に基づいて上記の条件を満
たす様なスケジュールを選択してプログラム実行部１２
で処理を行うことにより、異なる標本化周期の処理を効
率よく実行することができる。
においての基準割り込み入力２の標本化周期ｔｎとベク
トル割り込み信号の各々の割り込みの標本化周期Ｔｉ
（０＜ｉ＜ｎ）の比をＲｉとし、ＲｉをＲｉ＝Ｔｉ／Ｔ
ｎと定義する。このときＲｉ＝（Ｎｉ＋αｉ）／Ｍが成
り立つとする。但し、Ｎ，Ｍは整数、αは０と１との間
にあるとする。ｎ＝３，Ｍ＝３，Ｎ1 ＝８，Ｎ2 ＝５の
場合の例を図２に示す。このとき分周回路３において基
準割り込み入力２をＭ分周し、タイマー回路４において
Ｍ分周された割り込み入力時からベクトル割り込み入力
１の各々の割り込み時刻までの経過時間を計りレジスタ
ファイルに格納しておき、次の分周割り込み入力時にお
いて、直前のベクトル割り込み入力１からの経過時間を
計算し、この値をβＴｉとする。さらに判定回路６にお
いてβＴｉとαＴｉとの大小比較判定を０＜ｉ＜ｎであ
る各々のｉに対して行い、ｎ−１個の判定信号を出力す
る。プログラム選択回路７では、判定信号がαＴｉ＞β
Ｔｉを示しているときは、ベクトル入出力回路８の内部
入力バッファにはすでにｉ番目の割り込み信号に対応す
る入力は１サンプル入力されているから、ベクトル割り
込み入力１のｉ番目の割り込み信号に対応する処理をＮ
＋１回繰り返し、一方、判定信号がαＴｉ＜βＴｉを示
しているときは、ｉ番目の割り込み信号に対応する入力
はベクトル入出力回路８の内部入力バッファには存在し
ないので、ベクトル割り込み入力１のｉ番目の割り込み
信号に対応する処理をＮ回繰り返すプログラムを選択す
る必要がある。そこで、ベクトル割り込み入力１内の各
々のｎ−１個の割り込み信号により起動される処理をＮ
回あるいはＮ＋１回実行する２のｎ−１乗通りのすべて
の組み合わせに対するスケジュールを求める。これら
は、タスクｔｎのＭ標本化周期内に各周期タスクｔｉ
（ｉ＜ｎ）をＮｉ＋１回実行できるように、Ｎｉ＋１個
のタスク開始時刻を決めたスケジュールにおいて、タス
クｔｉの一番目のタスクを実行しない場合とタスクｔｉ
の一番目のタスクを実行する場合の組合せとして、ｎ−
１周期タスク分の組合せ２のｎ−１乗通りを作ったもの
である。ｎ−１個の判定信号に基づいて上記の条件を満
たす様なスケジュールを選択してプログラム実行部１２
で処理を行うことにより、異なる標本化周期の処理を効
率よく実行することができる。
【００１２】
【発明の効果】以上説明したように、本発明に従えば簡
単な整数の比で表すことのできない複数の異なる標本化
レートの処理が存在する場合でも効率よくプログラムで
実現することが可能になる。
単な整数の比で表すことのできない複数の異なる標本化
レートの処理が存在する場合でも効率よくプログラムで
実現することが可能になる。
【図１】本発明の一実施例を示す図である。
【図２】２つの異なる標本化レートの処理を接続した例
を示す図である。
を示す図である。
１ ベクトル割り込み入力 ２ 基準割り込み入力 ３ 分周回路 ４ タイマー回路 ５ レジスタファイル ６ 判定回路 ７ プログラム選択回路 ８ ベクトル入出力回路 ９ ベクトル信号入出力端子 １０ 基準入出力回路 １１ 基準入出力信号端子 １２ プログラム実行部
フロントページの続き (56)参考文献 特開 平４−322330（ＪＰ，Ａ) 特開 平４−169936（ＪＰ，Ａ) 黒田一朗、「ＤＳＰのためのマルチレ ート処理スケジューリング法の一検 討」、第５回ディジタル信号処理シンポ ジウム（平成２年11月16〜17日）講演論 文（セッションＢ−３−３）、電子情報 通信学会ディジタル信号処理研究専門委 員会・発行 (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/46 G06F 3/05 G06F 17/10 H03H 17/00 H03M 1/00
Claims (1)
- 【請求項１】互いに異なる標本化間隔で入力される３以
上の割り込み入力と、３以上の割り込み入力の中から選
択された１つの入力を分周する分周回路と、 前記分周回路により分周された割り込み入力毎に値を０
リセットされるタイマー回路と、 前記３以上の割り込み入力毎にタイマーの値を格納する
複数のレジスタと、 前記複数のレジスタに格納された値と予め与えられた値
との大小比較判定を複数回行う判定回路と、 この判定回路の出力する複数の判定信号により予め蓄え
られた複数のプログラムから１つを選択するプログラム
選択回路と、 前記３以上の割り込み入力により複数の入力信号を蓄
え、蓄えられた複数の出力信号を出力する入出力回路
と、 前記入出力回路に蓄えられた信号列を入力とし、前記プ
ログラム選択回路により複数のプログラムの中から選択
されたプログラムを実行し、出力信号列を前記入出力回
路に蓄えるプログラム実行部とを少なくとも備え、 標本化間隔が異なる複数の処理を実行できることを特徴
とするマルチレートシグナルプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2981092A JP2929823B2 (ja) | 1992-02-18 | 1992-02-18 | マルチレートシグナルプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2981092A JP2929823B2 (ja) | 1992-02-18 | 1992-02-18 | マルチレートシグナルプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05233321A JPH05233321A (ja) | 1993-09-10 |
| JP2929823B2 true JP2929823B2 (ja) | 1999-08-03 |
Family
ID=12286382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2981092A Expired - Fee Related JP2929823B2 (ja) | 1992-02-18 | 1992-02-18 | マルチレートシグナルプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2929823B2 (ja) |
-
1992
- 1992-02-18 JP JP2981092A patent/JP2929823B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 黒田一朗、「ＤＳＰのためのマルチレート処理スケジューリング法の一検討」、第５回ディジタル信号処理シンポジウム（平成２年１１月１６〜１７日）講演論文（セッションＢ−３−３）、電子情報通信学会ディジタル信号処理研究専門委員会・発行 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05233321A (ja) | 1993-09-10 |
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