JP2922149B2 - 微細加工方法 - Google Patents
微細加工方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、被加工物の微細加
工方法に係わり、特にレジストを用いないでシリコン酸
化膜をパターニングするための微細加工方法に関する。
工方法に係わり、特にレジストを用いないでシリコン酸
化膜をパターニングするための微細加工方法に関する。
【０００２】
【従来の技術】従来の微細加工技術は、フォトレジスト
を光や電子線で露光してパターニングし、これをマスク
として被加工物をエッチングする方法を基盤としてい
る。ここで、フォトレジストは有機分子を主成分とする
ため、加工寸法の限界は有機分子の大きさ程度、つまり
２０〜３０ｎｍ程度である。これ以下の加工には、無機
レジストが適している。代表的なのは、アルカリハライ
ド系レジストだが、このレジストは水に溶けてしまい、
エッチング耐性が弱い上金属のリフトオフも難しいので
実用的ではない。
を光や電子線で露光してパターニングし、これをマスク
として被加工物をエッチングする方法を基盤としてい
る。ここで、フォトレジストは有機分子を主成分とする
ため、加工寸法の限界は有機分子の大きさ程度、つまり
２０〜３０ｎｍ程度である。これ以下の加工には、無機
レジストが適している。代表的なのは、アルカリハライ
ド系レジストだが、このレジストは水に溶けてしまい、
エッチング耐性が弱い上金属のリフトオフも難しいので
実用的ではない。
【０００３】これに対し、シリコン酸化膜（ＳｉＯ2 ）
はエッチング耐性もあり、金属のリフトオフも可能であ
る。さらに、ＳｉＯ2 は安定な物質で、ＣＶＤ法などで
比較的簡単に良質な膜が形成できる。特に、Ｓｉ基板を
用いる場合には、酸素雰囲気や水蒸気中で酸化させた
り、溶液の中で表面を酸化させることで、容易に良質の
膜ができる。
はエッチング耐性もあり、金属のリフトオフも可能であ
る。さらに、ＳｉＯ2 は安定な物質で、ＣＶＤ法などで
比較的簡単に良質な膜が形成できる。特に、Ｓｉ基板を
用いる場合には、酸素雰囲気や水蒸気中で酸化させた
り、溶液の中で表面を酸化させることで、容易に良質の
膜ができる。
【０００４】ＳｉＯ2 をレジストなしにパターニングす
る、又はＳｉＯ2 をレジストとして使うには、電子線で
露光した後、ＨＦとＮＨ4 Ｆの混合液で現像して露光部
分を除去するという方法が、一般的である。しかしなが
ら、この方法では、現像後のＳｉＯ2 の断面のアスペク
ト比が低く、約７０度の傾斜ができてしまう（文献：Hi
roshi Hiroshima and Masanori Komuro,Japanese Journ
al of Appleid Physics,volume 32,(1993)pp.6153-615
7）。
る、又はＳｉＯ2 をレジストとして使うには、電子線で
露光した後、ＨＦとＮＨ4 Ｆの混合液で現像して露光部
分を除去するという方法が、一般的である。しかしなが
ら、この方法では、現像後のＳｉＯ2 の断面のアスペク
ト比が低く、約７０度の傾斜ができてしまう（文献：Hi
roshi Hiroshima and Masanori Komuro,Japanese Journ
al of Appleid Physics,volume 32,(1993)pp.6153-615
7）。
【０００５】また、ＨＦとＮＨ4 Ｆの混合液は、Ｓｉを
もエッチングしてしまう。ＨＦとＮＨ4 Ｆの混合液にお
けるＳｉＯ2 とＳｉとのエッチング速度の比は高々３：
１程度であり、この混合液はＳｉ用のレジストには適し
ていない。さらに、露光後に大気中に取り出すことと、
溶液中に浸して現像することから、現像後の表面が汚染
されてしまう。特に、加工寸法が小さい場合、この汚染
は重大な問題であり、加工してできた半導体デバイスの
性能に大きく影響する場合が多い。
もエッチングしてしまう。ＨＦとＮＨ4 Ｆの混合液にお
けるＳｉＯ2 とＳｉとのエッチング速度の比は高々３：
１程度であり、この混合液はＳｉ用のレジストには適し
ていない。さらに、露光後に大気中に取り出すことと、
溶液中に浸して現像することから、現像後の表面が汚染
されてしまう。特に、加工寸法が小さい場合、この汚染
は重大な問題であり、加工してできた半導体デバイスの
性能に大きく影響する場合が多い。
【０００６】
【発明が解決しようとする課題】このように従来、シリ
コン酸化膜をレジストなしにパターニングする、又はシ
リコン酸化膜をパターニングのためのレジストとして用
いるために、電子線による露光と溶液による現像を行う
方法があるが、この方法では、開口部にテーパが形成さ
れて加工精度が低下する。さらに、溶液に晒すことか
ら、不純物汚染を招く問題があった。
コン酸化膜をレジストなしにパターニングする、又はシ
リコン酸化膜をパターニングのためのレジストとして用
いるために、電子線による露光と溶液による現像を行う
方法があるが、この方法では、開口部にテーパが形成さ
れて加工精度が低下する。さらに、溶液に晒すことか
ら、不純物汚染を招く問題があった。
【０００７】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、レジストなしにシリコ
ン酸化膜を直接加工する際に、溶液を用いた場合のよう
な不純物汚染を招くことがなく、かつ高精度にパターニ
ングすることができる微細加工方法を提供することにあ
る。
ので、その目的とするところは、レジストなしにシリコ
ン酸化膜を直接加工する際に、溶液を用いた場合のよう
な不純物汚染を招くことがなく、かつ高精度にパターニ
ングすることができる微細加工方法を提供することにあ
る。
【０００８】
（構成） 上記課題を解決するために本発明は、次のような構成を
採用している。即ち本発明は、シリコン酸化膜をパター
ニングするための微細加工方法において、シリコン酸化
膜に真空中で電子ビームを選択的に照射した後、前記シ
リコン酸化膜に加熱処理を施し、該酸化膜のビーム照射
された領域を選択的に加熱脱離させることを特徴とす
る。
採用している。即ち本発明は、シリコン酸化膜をパター
ニングするための微細加工方法において、シリコン酸化
膜に真空中で電子ビームを選択的に照射した後、前記シ
リコン酸化膜に加熱処理を施し、該酸化膜のビーム照射
された領域を選択的に加熱脱離させることを特徴とす
る。
【０００９】また本発明は、シリコン酸化膜をマスクに
所望のパターンを形成するための微細加工方法におい
て、基板上に形成されたシリコン酸化膜に真空中で電子
ビームを選択的に照射した後、前記シリコン酸化膜に加
熱処理を施し、該酸化膜のビーム照射された領域を選択
的に加熱脱離し、次いで加熱脱離により露出した基板上
及び残った前記シリコン酸化膜上に該酸化膜以外の材料
を堆積し、しかるのち前記シリコン酸化膜を該酸化膜上
の堆積膜と共に除去することを特徴とする。
所望のパターンを形成するための微細加工方法におい
て、基板上に形成されたシリコン酸化膜に真空中で電子
ビームを選択的に照射した後、前記シリコン酸化膜に加
熱処理を施し、該酸化膜のビーム照射された領域を選択
的に加熱脱離し、次いで加熱脱離により露出した基板上
及び残った前記シリコン酸化膜上に該酸化膜以外の材料
を堆積し、しかるのち前記シリコン酸化膜を該酸化膜上
の堆積膜と共に除去することを特徴とする。
【００１０】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) シリコン酸化膜の加熱処理を、１×１０-5Torr以下
の真空中で行うこと。 (2) シリコン酸化膜の加熱処理時の温度は、８００℃以
下であること。 (3) 下地にシリコン基板を用い、この基板を５００℃以
上で酸素雰囲気中で加熱させることでシリコン酸化膜を
形成すること。 (4) (3) において、ベース圧力が１×１０-5Torr以下の
真空装置を用い、この装置内に酸素ガスを流し込むこと
でできる酸素雰囲気中でシリコン基板を加熱させること
により、シリコン酸化膜を形成すること。 (5) シリコン酸化膜の形成，露光，加熱脱離の工程を、
全て大気に晒すことなく１×１０-5Torr以下の真空中で
行うこと。 (6) シリコン酸化膜の加熱脱離から、別の膜の堆積、及
びシリコン酸化膜の除去の工程を、全て大気に晒すこと
なく１×１０-5Torr以下の真空中で行うこと。 (7) シリコン酸化膜の形成，露光，加熱脱離、別の膜の
堆積、及びシリコン酸化膜の除去の工程を、全て大気に
晒すことなく１×１０-5Torr以下の真空中で行うこと。 (8) シリコン酸化膜の以外の材料を堆積する前に、１μ
ｍ以下の厚さのシリコンを堆積させ、シリコン酸化膜を
より脱離（蒸発）しやすくすること。 (9) 基板の上の堆積物が、基板上に直接載っていて、か
つシリコン酸化膜で囲まれていること。 (10)基板と堆積物との界面に存在する不純物が、１×１
０17ｃｍ-3以下であること。 (11)基板の上から見て堆積物の縦と横の寸法の狭い方の
寸法が、１０ｎｍ以下であること。 （作用）シリコン酸化膜（ＳｉＯ2 ）に電子ビーム，イ
オンビーム，又は光ビーム（紫外線，Ｘ線，γ線）を照
射すると、 ＳｉＯ2 → Ｓｉ＋Ｏ2 …（１） という反応が励起されるため、表面から酸素の脱離が起
きて、ＳｉＯ2 の表面付近はＳｉが過剰に存在するよう
になる。図７（ａ）にこの状態の断面図を示す。１はＳ
ｉ基板、２はＳｉＯ2 膜、３は電子ビーム照射領域であ
り、ビーム照射領域３はＳｉ過剰となっている。
は、次のものがあげられる。 (1) シリコン酸化膜の加熱処理を、１×１０-5Torr以下
の真空中で行うこと。 (2) シリコン酸化膜の加熱処理時の温度は、８００℃以
下であること。 (3) 下地にシリコン基板を用い、この基板を５００℃以
上で酸素雰囲気中で加熱させることでシリコン酸化膜を
形成すること。 (4) (3) において、ベース圧力が１×１０-5Torr以下の
真空装置を用い、この装置内に酸素ガスを流し込むこと
でできる酸素雰囲気中でシリコン基板を加熱させること
により、シリコン酸化膜を形成すること。 (5) シリコン酸化膜の形成，露光，加熱脱離の工程を、
全て大気に晒すことなく１×１０-5Torr以下の真空中で
行うこと。 (6) シリコン酸化膜の加熱脱離から、別の膜の堆積、及
びシリコン酸化膜の除去の工程を、全て大気に晒すこと
なく１×１０-5Torr以下の真空中で行うこと。 (7) シリコン酸化膜の形成，露光，加熱脱離、別の膜の
堆積、及びシリコン酸化膜の除去の工程を、全て大気に
晒すことなく１×１０-5Torr以下の真空中で行うこと。 (8) シリコン酸化膜の以外の材料を堆積する前に、１μ
ｍ以下の厚さのシリコンを堆積させ、シリコン酸化膜を
より脱離（蒸発）しやすくすること。 (9) 基板の上の堆積物が、基板上に直接載っていて、か
つシリコン酸化膜で囲まれていること。 (10)基板と堆積物との界面に存在する不純物が、１×１
０17ｃｍ-3以下であること。 (11)基板の上から見て堆積物の縦と横の寸法の狭い方の
寸法が、１０ｎｍ以下であること。 （作用）シリコン酸化膜（ＳｉＯ2 ）に電子ビーム，イ
オンビーム，又は光ビーム（紫外線，Ｘ線，γ線）を照
射すると、 ＳｉＯ2 → Ｓｉ＋Ｏ2 …（１） という反応が励起されるため、表面から酸素の脱離が起
きて、ＳｉＯ2 の表面付近はＳｉが過剰に存在するよう
になる。図７（ａ）にこの状態の断面図を示す。１はＳ
ｉ基板、２はＳｉＯ2 膜、３は電子ビーム照射領域であ
り、ビーム照射領域３はＳｉ過剰となっている。
【００１１】この後に、６００℃以上で加熱すると、 Ｓｉ（固体）＋ＳｉＯ2 （固体） → ２ＳｉＯ（気体） …（２） という反応が起きて、電子ビーム照射領域３ではＳｉＯ
2 が分解し蒸発する。これによりＳｉＯ2 開口部４が形
成される。図７（ｂ）（ｃ）にこの状態の断面図を示
す。
2 が分解し蒸発する。これによりＳｉＯ2 開口部４が形
成される。図７（ｂ）（ｃ）にこの状態の断面図を示
す。
【００１２】一方、ビームが照射されなかった領域で
は、Ｓｉ（固体）が存在しないので、（２）の反応が起
きにくく、さらに加熱温度上げて、（１）の反応を起こ
さないと、（２）の反応による分解蒸発は起きない。つ
まり、Ｓｉ上のＳｉＯ2 であっても、（２）の反応は界
面でしか起きないので、ＳｉＯがＳｉＯ2 中を拡散して
表面から脱離しなければならないので、加熱温度を上げ
ないとＳｉＯ2 の分解蒸発は起きない。
は、Ｓｉ（固体）が存在しないので、（２）の反応が起
きにくく、さらに加熱温度上げて、（１）の反応を起こ
さないと、（２）の反応による分解蒸発は起きない。つ
まり、Ｓｉ上のＳｉＯ2 であっても、（２）の反応は界
面でしか起きないので、ＳｉＯがＳｉＯ2 中を拡散して
表面から脱離しなければならないので、加熱温度を上げ
ないとＳｉＯ2 の分解蒸発は起きない。
【００１３】従って、ビーム照射の有無により、ＳｉＯ
2 が分解蒸発する温度に差ができることになる。そし
て、この２つの温度の間で加熱すると、ビームを照射し
た領域のみが分解蒸発して、レジストとしてのＳｉＯ2
を選択的に現像できる。
2 が分解蒸発する温度に差ができることになる。そし
て、この２つの温度の間で加熱すると、ビームを照射し
た領域のみが分解蒸発して、レジストとしてのＳｉＯ2
を選択的に現像できる。
【００１４】なお、ビーム照射によりＳｉ過剰となる領
域は必ずしもＳｉＯ2 の膜厚方向全体である必要はな
い。Ｓｉ過剰のためにＳｉＯ2 の分解蒸発が進んで膜厚
が薄くなると、下地基板Ｓｉとの界面で生じた（２）の
反応によるＳｉＯがＳｉＯ2 中を拡散して脱離しやすく
なる。従って、ビーム照射領域がＳｉＯ2 の分解蒸発で
ある程度薄くなると、Ｓｉ過剰でなくてもこの領域のＳ
ｉＯ2 の分解蒸発が進むことになる。つまり、Ｓｉ過剰
によるＳｉＯ2 の分解蒸発促進効果と、膜厚減少による
ＳｉＯの拡散促進効果との相乗効果により、ビーム照射
領域の選択的なエッチングが可能となるのである。
域は必ずしもＳｉＯ2 の膜厚方向全体である必要はな
い。Ｓｉ過剰のためにＳｉＯ2 の分解蒸発が進んで膜厚
が薄くなると、下地基板Ｓｉとの界面で生じた（２）の
反応によるＳｉＯがＳｉＯ2 中を拡散して脱離しやすく
なる。従って、ビーム照射領域がＳｉＯ2 の分解蒸発で
ある程度薄くなると、Ｓｉ過剰でなくてもこの領域のＳ
ｉＯ2 の分解蒸発が進むことになる。つまり、Ｓｉ過剰
によるＳｉＯ2 の分解蒸発促進効果と、膜厚減少による
ＳｉＯの拡散促進効果との相乗効果により、ビーム照射
領域の選択的なエッチングが可能となるのである。
【００１５】このように本発明では、単純な加熱脱離反
応を利用するので、アスペクト比もウェットエッチング
で現像する方法より良好なものが得られる。また、分解
蒸発するときには、基板のＳｉの脱離量はせいぜい１原
子層程度なので、殆ど問題にならない。さらに、脱離す
る際に露出したＳｉがアニールされるため、表面が清浄
で、かつ結晶性が良くなるという特徴もある。例えば、
Ｓｉ（１１１）面の場合、ＳｉＯ2 脱離後の表面は７×
７の超周期構造になるが、これはＳｉの清浄表面が形成
されていることを示している。
応を利用するので、アスペクト比もウェットエッチング
で現像する方法より良好なものが得られる。また、分解
蒸発するときには、基板のＳｉの脱離量はせいぜい１原
子層程度なので、殆ど問題にならない。さらに、脱離す
る際に露出したＳｉがアニールされるため、表面が清浄
で、かつ結晶性が良くなるという特徴もある。例えば、
Ｓｉ（１１１）面の場合、ＳｉＯ2 脱離後の表面は７×
７の超周期構造になるが、これはＳｉの清浄表面が形成
されていることを示している。
【００１６】なお、加工後のＳｉＯ2 は、いわゆるレジ
ストとして適当な方法でエッチングして除去するだけで
なく、そのまま絶縁材料として積極的に使うことも可能
である。また、蒸発脱離速度は、加熱温度と時間によっ
て制御できるので、露光したＳｉＯ2 を完全に脱離させ
ずにＳｉＯ2 の一部を残して、それを利用することも可
能である。
ストとして適当な方法でエッチングして除去するだけで
なく、そのまま絶縁材料として積極的に使うことも可能
である。また、蒸発脱離速度は、加熱温度と時間によっ
て制御できるので、露光したＳｉＯ2 を完全に脱離させ
ずにＳｉＯ2 の一部を残して、それを利用することも可
能である。
【００１７】また、本発明の方法だと、大気中に取り出
すことなく、全て真空中で加工できるため、加工プロセ
ス用の装置間が真空を保ったままサンプル移動できるよ
うになっていれば、Ｓｉ表面を汚染させることがないま
まに、加工することも可能になる。
すことなく、全て真空中で加工できるため、加工プロセ
ス用の装置間が真空を保ったままサンプル移動できるよ
うになっていれば、Ｓｉ表面を汚染させることがないま
まに、加工することも可能になる。
【００１８】
【発明の実施の形態】以下、発明の詳細について図示の
実施形態を用いて説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるＳｉ細線の製造工程を示す断面図である。
実施形態を用いて説明する。 （第１の実施形態）図１は、本発明の第１の実施形態に
係わるＳｉ細線の製造工程を示す断面図である。
【００１９】まず、図１（ａ）に示すように、面方位
（１１１）のＳｉ基板１１を酸化炉に入れ、１０００℃
で０．１気圧の酸素雰囲気中で、Ｓｉ基板１１上にＳｉ
Ｏ2 膜１２を１０ｎｍ形成した。この基板を酸化炉から
電子ビーム描画装置内に移し、これに加速電圧２５ｋ
Ｖ、ビーム径５ｎｍの電子ビームをライン状に照射し
た。図中の１３が電子ビーム照射領域である。
（１１１）のＳｉ基板１１を酸化炉に入れ、１０００℃
で０．１気圧の酸素雰囲気中で、Ｓｉ基板１１上にＳｉ
Ｏ2 膜１２を１０ｎｍ形成した。この基板を酸化炉から
電子ビーム描画装置内に移し、これに加速電圧２５ｋ
Ｖ、ビーム径５ｎｍの電子ビームをライン状に照射し
た。図中の１３が電子ビーム照射領域である。
【００２０】次いで、これを真空中で、８００℃で１分
間加熱したところ、図１（ｂ）に示すように、描画エリ
アのＳｉＯ2 が分解蒸発し、幅１０ｎｍのＳｉＯ2 開口
部１４にＳｉの領域が線状に露出した。このＳｉＯ2 膜
１２の選択的な除去は、前記（作用）の項で説明した
（２）式のメカニズムに基づくものである。
間加熱したところ、図１（ｂ）に示すように、描画エリ
アのＳｉＯ2 が分解蒸発し、幅１０ｎｍのＳｉＯ2 開口
部１４にＳｉの領域が線状に露出した。このＳｉＯ2 膜
１２の選択的な除去は、前記（作用）の項で説明した
（２）式のメカニズムに基づくものである。
【００２１】次いで、これを取り出してＣＶＤ装置に移
し、基板温度７００℃で、ジシランとジボランを混合し
て、ｐ型のＳｉを１μｍ成長させた。このとき、図１
（ｃ）に示すように、ＳｉＯ2 膜１２の上にはＳｉ層は
成長せず、ＳｉＯ2 膜１２が脱離してＳｉが露出した領
域のみに選択的にｐ型Ｓｉ層１５は成長した。
し、基板温度７００℃で、ジシランとジボランを混合し
て、ｐ型のＳｉを１μｍ成長させた。このとき、図１
（ｃ）に示すように、ＳｉＯ2 膜１２の上にはＳｉ層は
成長せず、ＳｉＯ2 膜１２が脱離してＳｉが露出した領
域のみに選択的にｐ型Ｓｉ層１５は成長した。
【００２２】従って、この後にＳｉＯ2 膜１２を除去す
ることにより、図１（ｅ）に示すように、Ｓｉ基板１１
上に幅８ｎｍのｐ型Ｓｉ細線１５が形成された。一方、
ＳｉＯ2 膜１２を選択脱離でパターニングした後に、Ｃ
ＶＤ装置の代わりにＭＢＥ装置に移し、ＳｉとＧａを同
時に供給し、基板温度５００℃でｐ型のＳｉ層を１０ｎ
ｍ成長させた。このとき、図１（ｄ）に示すように、Ｓ
ｉＯ2 膜１２が脱離してＳｉが露出した領域には結晶性
の良いＳｉ層１５が成長したが、ＳｉＯ2 膜１２の上に
はアモルファスのＳｉ層１６が成長した。
ることにより、図１（ｅ）に示すように、Ｓｉ基板１１
上に幅８ｎｍのｐ型Ｓｉ細線１５が形成された。一方、
ＳｉＯ2 膜１２を選択脱離でパターニングした後に、Ｃ
ＶＤ装置の代わりにＭＢＥ装置に移し、ＳｉとＧａを同
時に供給し、基板温度５００℃でｐ型のＳｉ層を１０ｎ
ｍ成長させた。このとき、図１（ｄ）に示すように、Ｓ
ｉＯ2 膜１２が脱離してＳｉが露出した領域には結晶性
の良いＳｉ層１５が成長したが、ＳｉＯ2 膜１２の上に
はアモルファスのＳｉ層１６が成長した。
【００２３】この後、真空中で７５０℃で５分間加熱し
たところ、ＳｉＯ2 膜１２とアモルファスＳｉ膜１６は
脱離した。この際の脱離過程は、前記（作用）の項で説
明した（２）式のメカニズムと同様に、ＭＢＥ成長させ
たアモルファスＳｉ層１６と下地のＳｉＯ2 膜１２とが
反応してＳｉＯとして蒸発するというものである。こう
して、前記図１（ｅ）に示すのと同様に、ＣＶＤ選択成
長でできたのと同様な幅９ｎｍのｐ型Ｓｉ細線１５が形
成された。
たところ、ＳｉＯ2 膜１２とアモルファスＳｉ膜１６は
脱離した。この際の脱離過程は、前記（作用）の項で説
明した（２）式のメカニズムと同様に、ＭＢＥ成長させ
たアモルファスＳｉ層１６と下地のＳｉＯ2 膜１２とが
反応してＳｉＯとして蒸発するというものである。こう
して、前記図１（ｅ）に示すのと同様に、ＣＶＤ選択成
長でできたのと同様な幅９ｎｍのｐ型Ｓｉ細線１５が形
成された。
【００２４】このように本実施形態では、ＳｉＯ2 をレ
ジストとして用いることにより、通常のフォトレジスト
を用いては形成できないような、数ｎｍの幅のＳｉ細線
を簡易に形成することができる。しかも、ＳｉＯ2 の現
像に際して溶液を用いることなく加熱脱離するのみであ
るので、ＳｉＯ2 開口部にテーパが形成されてアスペク
ト比が小さくなることもなく、加工精度が極めて高い。
さらに、溶液による汚染もなく、将来の微細デバイスの
形成方法として極めて有効である。 （第２の実施形態）図２は、本発明の第２の実施形態に
係わる微細金属配線の製造工程を示す断面図である。
ジストとして用いることにより、通常のフォトレジスト
を用いては形成できないような、数ｎｍの幅のＳｉ細線
を簡易に形成することができる。しかも、ＳｉＯ2 の現
像に際して溶液を用いることなく加熱脱離するのみであ
るので、ＳｉＯ2 開口部にテーパが形成されてアスペク
ト比が小さくなることもなく、加工精度が極めて高い。
さらに、溶液による汚染もなく、将来の微細デバイスの
形成方法として極めて有効である。 （第２の実施形態）図２は、本発明の第２の実施形態に
係わる微細金属配線の製造工程を示す断面図である。
【００２５】まず、図２（ａ）に示すように、面方位
（１１１）のＳｉ基板２１を酸化炉に入れ、９００℃
で、１気圧の酸素雰囲気中で、Ｓｉ基板２１上にＳｉＯ
2 膜２２を３０ｎｍ形成した。この基板を酸化炉から電
子ビーム描画装置内に移し、これに加速電圧５０ｋＶ、
ビーム径３ｎｍの電子ビームをライン状に照射した。
（１１１）のＳｉ基板２１を酸化炉に入れ、９００℃
で、１気圧の酸素雰囲気中で、Ｓｉ基板２１上にＳｉＯ
2 膜２２を３０ｎｍ形成した。この基板を酸化炉から電
子ビーム描画装置内に移し、これに加速電圧５０ｋＶ、
ビーム径３ｎｍの電子ビームをライン状に照射した。
【００２６】これを真空中で、８００℃で１分間加熱し
たところ、描画エリアのＳｉＯ2 膜１２が分解蒸発し、
１０ｎｍのＳｉＯ2 開口部２４にＳｉ領域が露出した。
ここまでは、先に説明した第１の実施形態と基本的に同
様である。
たところ、描画エリアのＳｉＯ2 膜１２が分解蒸発し、
１０ｎｍのＳｉＯ2 開口部２４にＳｉ領域が露出した。
ここまでは、先に説明した第１の実施形態と基本的に同
様である。
【００２７】次いで、これを取り出して、金属蒸着装置
に移し、図２（ｂ）に示すように、アルミニウム膜を１
０ｎｍ蒸着した。このとき、Ｓｉの露出部にアルミニウ
ム膜２５が形成されると共に、ＳｉＯ2 膜２２上にもア
ルミニウム膜２６が形成された。
に移し、図２（ｂ）に示すように、アルミニウム膜を１
０ｎｍ蒸着した。このとき、Ｓｉの露出部にアルミニウ
ム膜２５が形成されると共に、ＳｉＯ2 膜２２上にもア
ルミニウム膜２６が形成された。
【００２８】次いで、９５０℃に加熱して、ＳｉＯ2 膜
２２をその上のアルミニウム膜２６と共に脱離させた。
その結果、図２（ｃ）に示すように、幅７ｎｍのアルミ
ニウム配線がＳｉ基板２１上に形成された。
２２をその上のアルミニウム膜２６と共に脱離させた。
その結果、図２（ｃ）に示すように、幅７ｎｍのアルミ
ニウム配線がＳｉ基板２１上に形成された。
【００２９】このアルミニウム配線は、例えばＳｉのＬ
ＳＩデバイスに利用できる。また、ＳｉＯ2 膜の上に直
接アルミニウムを堆積させる前に、Ｓｉを数百ｎｍ堆積
させておくと、そのＳｉとＳｉＯ2 とが前記（２）式で
示したのと同様な反応を起こすので、アルミニウムがよ
り脱離しやすくなる。
ＳＩデバイスに利用できる。また、ＳｉＯ2 膜の上に直
接アルミニウムを堆積させる前に、Ｓｉを数百ｎｍ堆積
させておくと、そのＳｉとＳｉＯ2 とが前記（２）式で
示したのと同様な反応を起こすので、アルミニウムがよ
り脱離しやすくなる。
【００３０】このような方法で、１０ｎｍ以下のサイズ
で自由な配線パターンを形成できることになる。なお、
配線金属としては、アルミニウム以外でも利用可能であ
る。また、ＳｉＯ２ は、Ｓｉをエッチングするための
マスクにも使える。普通、電子ビーム描画装置では、細
束電子線をスキャンして露光するため、スループットが
低くなってしまうので、寸法の小さいところを電子ビー
ムを使ってパターニングし、広いところはイオンビーム
や光（紫外線，Ｘ線）を使うか、又は比較的広いところ
を一度に電子ビームで露光する“ブロック露光法”を併
用すればよい。 （参考例） 図３は、本発明の参考例に係わる量子ドットの製造工程
を示す断面図である。
で自由な配線パターンを形成できることになる。なお、
配線金属としては、アルミニウム以外でも利用可能であ
る。また、ＳｉＯ２ は、Ｓｉをエッチングするための
マスクにも使える。普通、電子ビーム描画装置では、細
束電子線をスキャンして露光するため、スループットが
低くなってしまうので、寸法の小さいところを電子ビー
ムを使ってパターニングし、広いところはイオンビーム
や光（紫外線，Ｘ線）を使うか、又は比較的広いところ
を一度に電子ビームで露光する“ブロック露光法”を併
用すればよい。 （参考例） 図３は、本発明の参考例に係わる量子ドットの製造工程
を示す断面図である。
【００３１】まず、図３（ａ）に示すように、面方位
（１１１）のＳｉ基板３１を酸化炉に入れ、８００℃
で、０．０１気圧の酸素雰囲気中で、Ｓｉ基板３１上に
ＳｉＯ2膜３２を１０ｎｍ形成した。この基板を酸化炉
から収束イオンビーム（ＦＩＢ）装置内に移し、これに
加速電圧５０ｋＶのイオンビームを選択的に照射する。
（１１１）のＳｉ基板３１を酸化炉に入れ、８００℃
で、０．０１気圧の酸素雰囲気中で、Ｓｉ基板３１上に
ＳｉＯ2膜３２を１０ｎｍ形成した。この基板を酸化炉
から収束イオンビーム（ＦＩＢ）装置内に移し、これに
加速電圧５０ｋＶのイオンビームを選択的に照射する。
【００３２】ここで、イオンビームの照射は電子ビーム
照射と同様に、ＳｉＯ2 膜１２を部分的にＳｉ過剰とす
るためである。なお、イオンビーム径自体は１００ｎｍ
以上であるが、イオンビームのイオンドーズ量に分布が
あり、中心ほどドーズ量が多い。このため、ＳｉＯ2 膜
１２の厚さと加熱温度を適切に選んでやれば、中心付近
の部分のみ脱離させることができる。イオンビーム照射
後に、真空中で７５０℃で１０分間加熱したところは、
描画エリアのＳｉＯ2 が分解蒸発し、１０ｎｍ径のＳｉ
Ｏ2 開口部３４をマトリックス状にパターニングするこ
とができた。
照射と同様に、ＳｉＯ2 膜１２を部分的にＳｉ過剰とす
るためである。なお、イオンビーム径自体は１００ｎｍ
以上であるが、イオンビームのイオンドーズ量に分布が
あり、中心ほどドーズ量が多い。このため、ＳｉＯ2 膜
１２の厚さと加熱温度を適切に選んでやれば、中心付近
の部分のみ脱離させることができる。イオンビーム照射
後に、真空中で７５０℃で１０分間加熱したところは、
描画エリアのＳｉＯ2 が分解蒸発し、１０ｎｍ径のＳｉ
Ｏ2 開口部３４をマトリックス状にパターニングするこ
とができた。
【００３３】次いで、これの上に、ＭＢＥ法でＧｅを厚
さ５ｎｍ成長させる。その後、ＳｉＯ2 をＧｅと共に加
熱脱離させると、図３（ｂ）に示すような１０ｎｍ径の
円柱状のＧｅのアイランド３５ができる。
さ５ｎｍ成長させる。その後、ＳｉＯ2 をＧｅと共に加
熱脱離させると、図３（ｂ）に示すような１０ｎｍ径の
円柱状のＧｅのアイランド３５ができる。
【００３４】次いで、ＳｉをＧｅと相互拡散が起きない
ような温度で低温成長させ、Ｇｅ間をＳｉで埋め込む。
その後、酸素雰囲気中で加熱し、表面から酸化膜を形成
させると、Ｇｅは酸化されにくいので、Ｓｉのみ酸化さ
れてＳｉＯ2 膜が形成される。そして、図３（ｃ）に示
すように、ＳｉＯ2 膜３７の中に１０ｎｍのＧｅのアイ
ランド３５があるような構造ができる。
ような温度で低温成長させ、Ｇｅ間をＳｉで埋め込む。
その後、酸素雰囲気中で加熱し、表面から酸化膜を形成
させると、Ｇｅは酸化されにくいので、Ｓｉのみ酸化さ
れてＳｉＯ2 膜が形成される。そして、図３（ｃ）に示
すように、ＳｉＯ2 膜３７の中に１０ｎｍのＧｅのアイ
ランド３５があるような構造ができる。
【００３５】このようにして形成されたＧｅのアイラン
ドは量子閉じ込めされているため、量子ドットになる。
この試料のフォトルミネッセンスセンス発光特性を調べ
たところ、量子閉じ込めに付随した発光が見られた。 （第３の実施形態） 図４は、本発明の第３の実施形態に係わる超微細ＭＥＳ
ＦＥＴの製造工程を示す断面図である。
ドは量子閉じ込めされているため、量子ドットになる。
この試料のフォトルミネッセンスセンス発光特性を調べ
たところ、量子閉じ込めに付随した発光が見られた。 （第３の実施形態） 図４は、本発明の第３の実施形態に係わる超微細ＭＥＳ
ＦＥＴの製造工程を示す断面図である。
【００３６】まず、図４（ａ）に示すように、ｉ型のＧ
ａＡｓ基板５１の表面をイオン打ち込みしてｎ型層５１
ａにした基板上に、ＳｉＯ2 膜５２を熱ＣＶＤ法で５０
ｎｍ成長させる。続いて、適当な素子分離を行った後、
この基板に電子ビーム露光を施し、真空中で７５０℃で
加熱して露光領域を蒸発脱離させ、幅１０ｎｍのＳｉＯ
2 開口５４を形成する。
ａＡｓ基板５１の表面をイオン打ち込みしてｎ型層５１
ａにした基板上に、ＳｉＯ2 膜５２を熱ＣＶＤ法で５０
ｎｍ成長させる。続いて、適当な素子分離を行った後、
この基板に電子ビーム露光を施し、真空中で７５０℃で
加熱して露光領域を蒸発脱離させ、幅１０ｎｍのＳｉＯ
2 開口５４を形成する。
【００３７】次いで、図４（ｂ）に示すように、ＧａＡ
ｓ基板５１のｎ型層５１ａ上に、厚さ３００ｎｍのタン
グステン膜５５をスパッタで堆積させる。次いで、図４
（ｃ）に示すように、電子ビーム照射と加熱脱離により
形成したＳｉＯ2 開口５４を中心に、従来の光露光技術
にて幅０．５μｍだけレジスト５７が残るようにパター
ニングし、これをマスクにイオンスパッタでタングステ
ン膜５５を選択エッチングしてゲート電極を形成する。
ｓ基板５１のｎ型層５１ａ上に、厚さ３００ｎｍのタン
グステン膜５５をスパッタで堆積させる。次いで、図４
（ｃ）に示すように、電子ビーム照射と加熱脱離により
形成したＳｉＯ2 開口５４を中心に、従来の光露光技術
にて幅０．５μｍだけレジスト５７が残るようにパター
ニングし、これをマスクにイオンスパッタでタングステ
ン膜５５を選択エッチングしてゲート電極を形成する。
【００３８】その後、再び従来の光露光技術とリフトオ
フ法により、図４（ｄ）に示すように、ソース・ドレイ
ン電極５９を形成する。具体的には、ＳｉＯ2 膜５２に
対してソース領域とドレイン領域のパターニングを行っ
た後、全面に金属膜を被着する。その後、ＳｉＯ2 膜５
２を弗化アンモニウムでエッチング除去し、リフトオフ
法でソース・ドレイン電極５９を形成する。
フ法により、図４（ｄ）に示すように、ソース・ドレイ
ン電極５９を形成する。具体的には、ＳｉＯ2 膜５２に
対してソース領域とドレイン領域のパターニングを行っ
た後、全面に金属膜を被着する。その後、ＳｉＯ2 膜５
２を弗化アンモニウムでエッチング除去し、リフトオフ
法でソース・ドレイン電極５９を形成する。
【００３９】こうして、１０ｎｍゲートのＭＥＳＦＥＴ
が完成する。同様の工程で、ＨＥＭＴのゲート電極を形
成することもできる。従来、ＭＥＳＦＥＴやＨＥＭＴの
ゲート電極を作るには、有機レジストを電子ビーム露光
でパターニングする方法が使われるが、この従来方法だ
と０．１μｍのゲート長が限界である。本実施形態によ
るＭＥＳＦＥＴは、ゲート長が０．１μｍで、他の構造
は同じであるＭＥＳＦＥＴに比べ、相互コンダクタンス
は約２倍に、２ＧＨｚでの雑音は約半分になった。 （第４の実施形態） 図５は、本発明の第４の実施形態に係わる超微細ＭＯＳ
ＦＥＴの製造工程を示す断面図である。
が完成する。同様の工程で、ＨＥＭＴのゲート電極を形
成することもできる。従来、ＭＥＳＦＥＴやＨＥＭＴの
ゲート電極を作るには、有機レジストを電子ビーム露光
でパターニングする方法が使われるが、この従来方法だ
と０．１μｍのゲート長が限界である。本実施形態によ
るＭＥＳＦＥＴは、ゲート長が０．１μｍで、他の構造
は同じであるＭＥＳＦＥＴに比べ、相互コンダクタンス
は約２倍に、２ＧＨｚでの雑音は約半分になった。 （第４の実施形態） 図５は、本発明の第４の実施形態に係わる超微細ＭＯＳ
ＦＥＴの製造工程を示す断面図である。
【００４０】まず、図５（ａ）に示すように、Ｓｉ絶縁
基板６１上を、適当な手段で素子分離した後、イオン打
ち込みによって、Ｓｉ表面をｐ型層６１ａにする。次い
で、酸素雰囲気中で加熱して、ＳｉＯ2 膜６２を厚さ３
０ｎｍ形成する。次いで、これを電子ビームで露光し、
真空中で７５０℃で加熱して、時間を調整して露光した
ＳｉＯ2 膜６２を２８ｎｍだけ蒸発脱離させ、幅１０ｎ
ｍで深さ２８ｎｍ（残ったＳｉＯ2 の厚さ２ｎｍ）の溝
６４を形成する。
基板６１上を、適当な手段で素子分離した後、イオン打
ち込みによって、Ｓｉ表面をｐ型層６１ａにする。次い
で、酸素雰囲気中で加熱して、ＳｉＯ2 膜６２を厚さ３
０ｎｍ形成する。次いで、これを電子ビームで露光し、
真空中で７５０℃で加熱して、時間を調整して露光した
ＳｉＯ2 膜６２を２８ｎｍだけ蒸発脱離させ、幅１０ｎ
ｍで深さ２８ｎｍ（残ったＳｉＯ2 の厚さ２ｎｍ）の溝
６４を形成する。
【００４１】次いで、図５（ｂ）に示すように、この領
域の上に厚さ３００ｎｍのタングステン膜６５をスパッ
タで堆積させる。次いで、図５（ｃ）に示すように、電
子ビーム照射と加熱脱離により形成したＳｉＯ2 溝６４
を中心に、従来の光露光技術にて幅０．３μｍだけレジ
ストが残るようにパターニングし、これをマスクにイオ
ンスパッタでタングステン膜６５を除去し、残ったタン
グステンでゲート電極を形成する。ここで、タングステ
ン電極自体の大きさは０．３μｍであるが、その下のＳ
ｉＯ2 膜６２の厚さが２ｎｍの領域が実効的ＭＯＳ型ゲ
ートとなるので、ゲート長は１０ｎｍとなる。その後、
ゲート電極として形成したタングステン膜６５をマスク
にＳｉＯ2 膜６２を適当なドライエッチングで除去し、
イオン打ち込み法で高濃度のｎ型領域６８を形成する。
域の上に厚さ３００ｎｍのタングステン膜６５をスパッ
タで堆積させる。次いで、図５（ｃ）に示すように、電
子ビーム照射と加熱脱離により形成したＳｉＯ2 溝６４
を中心に、従来の光露光技術にて幅０．３μｍだけレジ
ストが残るようにパターニングし、これをマスクにイオ
ンスパッタでタングステン膜６５を除去し、残ったタン
グステンでゲート電極を形成する。ここで、タングステ
ン電極自体の大きさは０．３μｍであるが、その下のＳ
ｉＯ2 膜６２の厚さが２ｎｍの領域が実効的ＭＯＳ型ゲ
ートとなるので、ゲート長は１０ｎｍとなる。その後、
ゲート電極として形成したタングステン膜６５をマスク
にＳｉＯ2 膜６２を適当なドライエッチングで除去し、
イオン打ち込み法で高濃度のｎ型領域６８を形成する。
【００４２】次いで、図５（ｄ）に示すように、ｎ型領
域６８上にソース・ドレイン電極６９を形成する。こう
して１０ｎｍのゲートＳｉＯ2 の厚さ２ｎｍの超微細Ｍ
ＯＳＦＥＴが完成する。本実施形態における１０ｎｍゲ
ートＭＯＳＦＥＴのスイッチング時間は、従来の手法で
作った１００ｎｍゲートＭＯＳＦＥＴの半分以下となっ
た。 （第５の実施形態） 図６は、本発明の第５の実施形態に係わる超微細ＭＯＳ
ＦＥＴの製造工程を示す断面図である。
域６８上にソース・ドレイン電極６９を形成する。こう
して１０ｎｍのゲートＳｉＯ2 の厚さ２ｎｍの超微細Ｍ
ＯＳＦＥＴが完成する。本実施形態における１０ｎｍゲ
ートＭＯＳＦＥＴのスイッチング時間は、従来の手法で
作った１００ｎｍゲートＭＯＳＦＥＴの半分以下となっ
た。 （第５の実施形態） 図６は、本発明の第５の実施形態に係わる超微細ＭＯＳ
ＦＥＴの製造工程を示す断面図である。
【００４３】まず、図６（ａ）に示すように、Ｓｉ絶縁
基板７１上を、適当な手段で素子分離した後、イオン打
ち込みによって、Ｓｉ表面をｐ型層７１ａにする。次い
で、酸素雰囲気中で加熱して、ＳｉＯ2 膜７２を厚さ
０．５μｍ形成する。次いで、これをビーム径２ｎｍの
電子ビームで幅５ｎｍの領域が残るように露光する。図
中の７３が電子ビーム露光領域である。
基板７１上を、適当な手段で素子分離した後、イオン打
ち込みによって、Ｓｉ表面をｐ型層７１ａにする。次い
で、酸素雰囲気中で加熱して、ＳｉＯ2 膜７２を厚さ
０．５μｍ形成する。次いで、これをビーム径２ｎｍの
電子ビームで幅５ｎｍの領域が残るように露光する。図
中の７３が電子ビーム露光領域である。
【００４４】次いで、図６（ｂ）に示すように、この領
域に厚さ５ｎｍのタングステン膜７５をスパッタで堆積
させる。次いで、真空中で７２０℃で加熱して、ビーム
照射領域７３のＳｉＯ2 膜７２を蒸発脱離させ、その上
のタングステン膜７５と共に除去し、図６（ｃ）に示す
ように、幅５ｎｍのタングステン膜７５とＳｉＯ2 膜７
２を積層した領域を形成する。次いで、これをマスクに
して、イオン打ち込み法で高濃度のｎ型領域７８を形成
する。
域に厚さ５ｎｍのタングステン膜７５をスパッタで堆積
させる。次いで、真空中で７２０℃で加熱して、ビーム
照射領域７３のＳｉＯ2 膜７２を蒸発脱離させ、その上
のタングステン膜７５と共に除去し、図６（ｃ）に示す
ように、幅５ｎｍのタングステン膜７５とＳｉＯ2 膜７
２を積層した領域を形成する。次いで、これをマスクに
して、イオン打ち込み法で高濃度のｎ型領域７８を形成
する。
【００４５】次いで、図６（ｄ）に示すように、タング
ステン電極に対して従来の手法で、ＳｉＯ2 サイドウォ
ール７６を形成する。次いで、図６（ｅ）に示すよう
に、ゲート電極７５を覆うようにさらにタングステンの
ゲート電極７７を形成すると共に、ｎ型領域７８上にソ
ース・ドレイン電極７９を形成する。
ステン電極に対して従来の手法で、ＳｉＯ2 サイドウォ
ール７６を形成する。次いで、図６（ｅ）に示すよう
に、ゲート電極７５を覆うようにさらにタングステンの
ゲート電極７７を形成すると共に、ｎ型領域７８上にソ
ース・ドレイン電極７９を形成する。
【００４６】こうして５ｎｍゲートの超微細ＭＯＳＦＥ
Ｔが完成する。本実施形態における５ｎｍゲートＭＯＳ
ＦＥＴのスイッチング時間は、従来の手法で作った１０
０ｎｍゲートＭＯＳＦＥＴの１／３以下となった。
Ｔが完成する。本実施形態における５ｎｍゲートＭＯＳ
ＦＥＴのスイッチング時間は、従来の手法で作った１０
０ｎｍゲートＭＯＳＦＥＴの１／３以下となった。
【００４７】なお、本発明は上述した各実施形態に限定
されるものではない。ＳｉＯ2 を選択的に加熱脱離させ
るための条件としては、１×１０-5Torr以下の真空、加
熱温度８００℃以下が望ましい。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施することができ
る。
されるものではない。ＳｉＯ2 を選択的に加熱脱離させ
るための条件としては、１×１０-5Torr以下の真空、加
熱温度８００℃以下が望ましい。その他、本発明の要旨
を逸脱しない範囲で、種々変形して実施することができ
る。
【００４８】
【発明の効果】以上説明したように本発明によれば、シ
リコン酸化膜に電子ビーム，イオンビーム，又は光ビー
ムを選択的に照射した後、加熱処理を施してシリコン酸
化膜のビーム照射された領域を選択的に加熱脱離させる
ことにより、レジストレスでシリコン酸化膜を加工する
ことができ、しかも不純物汚染を招くことなく、高いア
スペクト比で高精度にパターニングすることができる。
従って、今後の各種超微細デバイスの製造に適用して絶
大なる効果を発揮すると期待される。
リコン酸化膜に電子ビーム，イオンビーム，又は光ビー
ムを選択的に照射した後、加熱処理を施してシリコン酸
化膜のビーム照射された領域を選択的に加熱脱離させる
ことにより、レジストレスでシリコン酸化膜を加工する
ことができ、しかも不純物汚染を招くことなく、高いア
スペクト比で高精度にパターニングすることができる。
従って、今後の各種超微細デバイスの製造に適用して絶
大なる効果を発揮すると期待される。
【図１】第１の実施形態に係わるｐ型Ｓｉ細線の製造工
程を示す斜視図。
程を示す斜視図。
【図２】第２の実施形態に係わる微細Ａｌ配線の製造工
程を示す斜視図。
程を示す斜視図。
【図３】本発明の参考例に係わる量子ドットの製造工程
を示す斜視図。
を示す斜視図。
【図４】第３の実施形態に係わる微細ゲートＭＥＳＦＥ
Ｔの製造工程を示す断面図。
Ｔの製造工程を示す断面図。
【図５】第４の実施形態に係わる微細ゲートＭＯＳＦＥ
Ｔの製造工程を示す断面図。
Ｔの製造工程を示す断面図。
【図６】第５の実施形態に係わる微細ゲートＭＯＳＦＥ
Ｔの製造工程を示す断面図。
Ｔの製造工程を示す断面図。
【図７】本発明の作用を説明するための模式図。
１１，２１，３１，４１…Ｓｉ基板 １２，２２，３２，３７，４２，５２，６２，７２…Ｓ
ｉＯ2 膜 １３，７３…電子ビーム照射領域 １４，２４，３４，４４，５４…ＳｉＯ2 開口部 １５…ｐ型Ｓｉ層（Ｓｉ細線） １６…アモルファスＳｉ層 ２５…Ｓｉ上のアルミニウム膜 ２６…ＳｉＯ2 上のアルミニウム膜 ３５…Ｇｅのアイランド ４５…Ｓｉバッファ層 ４６…ｐ型Ｓｉ層 ４７，４８…電極 ５１…ＧａＡｓ基板 ５５，６５，７５，７７…タングステン膜（ゲート電
極） ５７…レジスト ５９，６９，７９…ソース・ドレイン電極 ６１，７１…Ｓｉ絶縁基板 ６４…ＳｉＯ2 溝 ６８，７８…ｎ型領域 ７３…電子ビーム露光領域 ７６…ＳｉＯ2 サイドウォール
ｉＯ2 膜 １３，７３…電子ビーム照射領域 １４，２４，３４，４４，５４…ＳｉＯ2 開口部 １５…ｐ型Ｓｉ層（Ｓｉ細線） １６…アモルファスＳｉ層 ２５…Ｓｉ上のアルミニウム膜 ２６…ＳｉＯ2 上のアルミニウム膜 ３５…Ｇｅのアイランド ４５…Ｓｉバッファ層 ４６…ｐ型Ｓｉ層 ４７，４８…電極 ５１…ＧａＡｓ基板 ５５，６５，７５，７７…タングステン膜（ゲート電
極） ５７…レジスト ５９，６９，７９…ソース・ドレイン電極 ６１，７１…Ｓｉ絶縁基板 ６４…ＳｉＯ2 溝 ６８，７８…ｎ型領域 ７３…電子ビーム露光領域 ７６…ＳｉＯ2 サイドウォール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 忍 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 丸野 茂光 東京都千代田区丸の内２丁目２番３号 三菱電機株式会社内 (72)発明者 渡部 平司 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 市川 昌和 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平６−252102（ＪＰ，Ａ) 特開 平３−255628（ＪＰ，Ａ) 特開 昭53−116077（ＪＰ，Ａ) 特開 平８−45845（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/302 H01L 21/3065 H01L 21/26 - 21/268 H01L 21/304 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (3)
- 【請求項１】シリコン酸化膜に真空中で電子ビームを選
択的に照射する工程と、次いで前記シリコン酸化膜に加
熱処理を施し、該酸化膜のビーム照射された領域を選択
的に加熱脱離させる工程とを含むことを特徴とする微細
加工方法。 - 【請求項２】基板上に形成されたシリコン酸化膜に真空
中で電子ビームを選択的に照射する工程と、次いで前記
シリコン酸化膜に加熱処理を施し、該酸化膜のビーム照
射された領域を選択的に加熱脱離させる工程と、次いで
前記シリコン酸化膜の加熱脱離により露出した基板上及
び残った前記シリコン酸化膜上に該酸化膜以外の材料を
堆積する工程と、次いで前記シリコン酸化膜を該酸化膜
上の堆積膜と共に除去する工程とを含むことを特徴とす
る微細加工方法。 - 【請求項３】前記シリコン酸化膜の加熱処理を１×１０
-5Torr以下の真空中で行うことを特徴とする請求項１又
は２記載の微細加工方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8024195A JP2922149B2 (ja) | 1996-02-09 | 1996-02-09 | 微細加工方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8024195A JP2922149B2 (ja) | 1996-02-09 | 1996-02-09 | 微細加工方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09219393A JPH09219393A (ja) | 1997-08-19 |
| JP2922149B2 true JP2922149B2 (ja) | 1999-07-19 |
Family
ID=12131554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8024195A Expired - Fee Related JP2922149B2 (ja) | 1996-02-09 | 1996-02-09 | 微細加工方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2922149B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4813675B2 (ja) * | 2001-03-16 | 2011-11-09 | シャープ株式会社 | 微細パターンの形成方法 |
| US6888150B2 (en) * | 2001-12-13 | 2005-05-03 | Sony International (Europe) Gmbh | Method for defect and conductivity engineering of a conducting nanoscaled structure |
| US10991594B2 (en) * | 2018-06-22 | 2021-04-27 | Tokyo Electron Limited | Method for area-selective etching of silicon nitride layers for the manufacture of microelectronic workpieces |
-
1996
- 1996-02-09 JP JP8024195A patent/JP2922149B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09219393A (ja) | 1997-08-19 |
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