JP2919195B2 - 通信ノード制御回路の２重化方式 - Google Patents
通信ノード制御回路の２重化方式Info
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- JP2919195B2 JP2919195B2 JP4244672A JP24467292A JP2919195B2 JP 2919195 B2 JP2919195 B2 JP 2919195B2 JP 4244672 A JP4244672 A JP 4244672A JP 24467292 A JP24467292 A JP 24467292A JP 2919195 B2 JP2919195 B2 JP 2919195B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＡＴＭ（非同期転送モ
ード）通信ノードと、それらを集中制御／管理する集中
管理ノードとから構成される通信網において、個々の通
信ノード内の２重化されたノード制御回路と集中管理ノ
ード間や他のノードなどの被制御回路との間の制御情報
の通信を行うための通信ノード制御回路の２重化方式に
関するものである。
ード）通信ノードと、それらを集中制御／管理する集中
管理ノードとから構成される通信網において、個々の通
信ノード内の２重化されたノード制御回路と集中管理ノ
ード間や他のノードなどの被制御回路との間の制御情報
の通信を行うための通信ノード制御回路の２重化方式に
関するものである。
【０００２】
【従来の技術】従来の２重化方式として、制御系やスイ
ッチ系を２重化する際に採られている方法では、制御装
置やスイッチ装置への信号をそのまま２重化された装置
に同時に送出していたので、当該２重化装置には全て同
一の信号が送られる。また、当該２重化装置からの信号
送出については、予備系の出力信号は強制的に（ハード
的に）送出禁止される。
ッチ系を２重化する際に採られている方法では、制御装
置やスイッチ装置への信号をそのまま２重化された装置
に同時に送出していたので、当該２重化装置には全て同
一の信号が送られる。また、当該２重化装置からの信号
送出については、予備系の出力信号は強制的に（ハード
的に）送出禁止される。
【０００３】
【発明が解決しようとする課題】しかるに、従来の方式
では ファイル更新の際のように個々のノード制御回路毎に
設定を変更する場合、予備系を一旦２重化系から外し、
当該回路に直接ファイル更新作業を行う必要があり、集
中管理系からダウンラインローディングによりファイル
更新ができないことやファイル更新中の２重化が保証で
きない、２重化装置自体の異常などを管理系に伝えよ
うとする場合、運転系を介して伝達しなければならず、
運転系と予備系との接続を密にするため回路構成や収容
位置への制限があって、システムが高価になる、という
問題があった。
では ファイル更新の際のように個々のノード制御回路毎に
設定を変更する場合、予備系を一旦２重化系から外し、
当該回路に直接ファイル更新作業を行う必要があり、集
中管理系からダウンラインローディングによりファイル
更新ができないことやファイル更新中の２重化が保証で
きない、２重化装置自体の異常などを管理系に伝えよ
うとする場合、運転系を介して伝達しなければならず、
運転系と予備系との接続を密にするため回路構成や収容
位置への制限があって、システムが高価になる、という
問題があった。
【０００４】本発明は上記の点に鑑みなされたもので、
従来の同期運転機能を保持したままで、集中管理ノード
と個々のノード制御回路との通信を簡易に行える２重化
方式の実現を目的とする。
従来の同期運転機能を保持したままで、集中管理ノード
と個々のノード制御回路との通信を簡易に行える２重化
方式の実現を目的とする。
【０００５】
【課題を解決するための手段】本発明では、通信ノード
内部で用いるＡＴＭセルの拡張ヘッダ中のルーティング
フィールドを回路識別エリアと装置識別エリアに分け、
受信したＡＴＭセルヘッダの装置識別エリアの値と自ノ
ード制御回路内に指定された装置識別子の値とを比較す
る事により、自回路宛の情報かどうかを判断する比較回
路を備え、信号送出時にはノード制御回路の信号出力用
として、運転系と予備系の両ノード制御回路からの信号
を通過させる個別信号出力経路設定手段と運転系ノード
制御回路からの信号のみを通過させる共通信号出力経路
設定手段とを備えた選択回路を備えたノード制御回路の
２重化構成としたことを特徴とする。
内部で用いるＡＴＭセルの拡張ヘッダ中のルーティング
フィールドを回路識別エリアと装置識別エリアに分け、
受信したＡＴＭセルヘッダの装置識別エリアの値と自ノ
ード制御回路内に指定された装置識別子の値とを比較す
る事により、自回路宛の情報かどうかを判断する比較回
路を備え、信号送出時にはノード制御回路の信号出力用
として、運転系と予備系の両ノード制御回路からの信号
を通過させる個別信号出力経路設定手段と運転系ノード
制御回路からの信号のみを通過させる共通信号出力経路
設定手段とを備えた選択回路を備えたノード制御回路の
２重化構成としたことを特徴とする。
【０００６】
【作用】これにより、従来の同期運転機能を保持したま
まで、集中管理ノードに代表される被制御回路と個々の
ノード制御回路との通信を簡易に行うことが可能とな
る。
まで、集中管理ノードに代表される被制御回路と個々の
ノード制御回路との通信を簡易に行うことが可能とな
る。
【０００７】
【実施例】図１は、本発明の一実施例を説明する通信ノ
ードの機能ブロック図である。本実施例ではノード制御
回路が２個の場合について説明する。同図において、１
−１及び１−２は加入者情報や制御情報をＡＴＭ交換す
る通信ノード、２は複数の通信ノードを集中的に管理す
る集中管理ノード、３は複数の通信ノードの呼制御を行
う呼制御ノードである。通信ノード１−１は、ＡＴＭセ
ルをそのヘッダ内のルーティング情報に従い交換するス
イッチ部４、加入者回路やトランク回路等からなるイン
タフェース部５、及び該通信ノード内のスイッチ部４や
インタフェース部５を制御する制御部６からなる。通信
ノード１−２も同様の構成である。以下、通信ノード１
−１において各部を説明する。 制御部６を構成するノ
ード制御回路及び２重化回路は２重化されており、制御
を行うプロセッサ、メモリ等プロセッサ周辺装置、セル
化／デセル化回路からなるノード制御回路７−１、７−
２と、本発明による２重化方式を実現する２重化回路８
−１、８−２とから構成される。以下では、ノード制御
回路７−１と２重化回路８−１の組を０系、ノード制御
回路７−２と２重化回路８−２を１系と称する。また、
１０のＥＭＡ回路（エマージェンシー回路）は２重化さ
れているノード制御回路７−１、７−２の排他制御を行
うものである。
ードの機能ブロック図である。本実施例ではノード制御
回路が２個の場合について説明する。同図において、１
−１及び１−２は加入者情報や制御情報をＡＴＭ交換す
る通信ノード、２は複数の通信ノードを集中的に管理す
る集中管理ノード、３は複数の通信ノードの呼制御を行
う呼制御ノードである。通信ノード１−１は、ＡＴＭセ
ルをそのヘッダ内のルーティング情報に従い交換するス
イッチ部４、加入者回路やトランク回路等からなるイン
タフェース部５、及び該通信ノード内のスイッチ部４や
インタフェース部５を制御する制御部６からなる。通信
ノード１−２も同様の構成である。以下、通信ノード１
−１において各部を説明する。 制御部６を構成するノ
ード制御回路及び２重化回路は２重化されており、制御
を行うプロセッサ、メモリ等プロセッサ周辺装置、セル
化／デセル化回路からなるノード制御回路７−１、７−
２と、本発明による２重化方式を実現する２重化回路８
−１、８−２とから構成される。以下では、ノード制御
回路７−１と２重化回路８−１の組を０系、ノード制御
回路７−２と２重化回路８−２を１系と称する。また、
１０のＥＭＡ回路（エマージェンシー回路）は２重化さ
れているノード制御回路７−１、７−２の排他制御を行
うものである。
【０００８】１１−１、及び１１−２はスイッチ部から
各ノード制御回路への制御情報通信経路である。スイッ
チ部４から出力された情報は複写回路９によりコピーさ
れ、同一の情報が各々２重化回路８−１、８−２に入力
される。１２−１、及び１２−２は各ノード制御回路か
らスイッチ部４への制御情報通信経路である。
各ノード制御回路への制御情報通信経路である。スイッ
チ部４から出力された情報は複写回路９によりコピーさ
れ、同一の情報が各々２重化回路８−１、８−２に入力
される。１２−１、及び１２−２は各ノード制御回路か
らスイッチ部４への制御情報通信経路である。
【０００９】１３は、ＥＭＡ回路が出力する運転系／予
備系（Ａｃｔ系／Ｓｂｙ系）指示信号経路であり、０系
／１系のどちらか一方が必ずＡｃｔを示し、他方はＳｂ
ｙが示される。この時Ａｃｔを指示された方が制御信号
の送出ができる。図２は、図１中の０系２重化回路８−
１の回路ブロック図である。１系２重化回路８−２の構
成もこれと同様である。
備系（Ａｃｔ系／Ｓｂｙ系）指示信号経路であり、０系
／１系のどちらか一方が必ずＡｃｔを示し、他方はＳｂ
ｙが示される。この時Ａｃｔを指示された方が制御信号
の送出ができる。図２は、図１中の０系２重化回路８−
１の回路ブロック図である。１系２重化回路８−２の構
成もこれと同様である。
【００１０】同図において、２重化回路８−１は、スイ
ッチ部からの入力信号１１−１−１を受信し、該受信信
号のヘッダ部中の装置識別エリアによりノード制御回路
７−１への出力制御を行うヘッダ比較回路１４と、ノー
ド制御回路からの入力信号を受信し、ＥＭＡ回路１０か
らのＡｃｔ系指示信号１３により出力制御を行う選択回
路１５から構成される。
ッチ部からの入力信号１１−１−１を受信し、該受信信
号のヘッダ部中の装置識別エリアによりノード制御回路
７−１への出力制御を行うヘッダ比較回路１４と、ノー
ド制御回路からの入力信号を受信し、ＥＭＡ回路１０か
らのＡｃｔ系指示信号１３により出力制御を行う選択回
路１５から構成される。
【００１１】ヘッダ比較回路１４は、ヘッダ分離回路１
６、比較器１７、ゲート１８から構成される。スイッチ
回路４からの入力信号１１−１−１は、ヘッダ分離回路
１６でヘッダ部信号２０と情報部信号２１に分離され
る。ヘッダ部信号２０は、比較器１７に入力され、該比
較器に予め指定された装置識別子と比較され、その結果
に従い、ゲート１８に対して開閉信号２２を出力する。
一方、情報部信号２１は、ゲート１８に入力され、上記
開閉信号２２に従ってノード制御回路への出力信号１１
−１−２として出力されるか、破棄されるかのどちらか
の処理を受ける。
６、比較器１７、ゲート１８から構成される。スイッチ
回路４からの入力信号１１−１−１は、ヘッダ分離回路
１６でヘッダ部信号２０と情報部信号２１に分離され
る。ヘッダ部信号２０は、比較器１７に入力され、該比
較器に予め指定された装置識別子と比較され、その結果
に従い、ゲート１８に対して開閉信号２２を出力する。
一方、情報部信号２１は、ゲート１８に入力され、上記
開閉信号２２に従ってノード制御回路への出力信号１１
−１−２として出力されるか、破棄されるかのどちらか
の処理を受ける。
【００１２】また、選択回路１５では、ノード制御回路
からの２種類の入力信号（個別入力信号１２−１−２、
及び共通入力信号１２−１−３）を受信する。個別入力
信号１２−１−２を受信した場合は、そのままスイッチ
部４への出力信号１２−１−１として出力する。一方、
共通入力信号を受信した場合、該信号はＥＭＡ回路１０
からのＡｃｔ系指示信号１３により開閉されるゲート１
９に従って、スイッチ部４への出力信号１２−１−１と
して出力されるか、破棄されるかのどちらかの処理を受
ける。
からの２種類の入力信号（個別入力信号１２−１−２、
及び共通入力信号１２−１−３）を受信する。個別入力
信号１２−１−２を受信した場合は、そのままスイッチ
部４への出力信号１２−１−１として出力する。一方、
共通入力信号を受信した場合、該信号はＥＭＡ回路１０
からのＡｃｔ系指示信号１３により開閉されるゲート１
９に従って、スイッチ部４への出力信号１２−１−１と
して出力されるか、破棄されるかのどちらかの処理を受
ける。
【００１３】図３は、本発明に用いるＡＴＭセルヘッダ
の形式を示す。ＡＴＭセル２３は、セルの転送のために
必要な各種制御情報を持つヘッダ部２４と、通信ノード
や通信網の管理・制御のための制御情報を持つ情報部２
５から構成される。ヘッダ部２４は、セルの転送経路を
指定するためのルーティングフィールド２６とその他の
制御情報を持つフィールド２７からなる。さらに、ルー
ティングフィールド２６は、宛先回路を指定するための
回路識別エリア２８と、該識別エリア２８により指定さ
れた回路が２重化されている場合に実際の宛先装置を指
定するための装置識別エリア２９に分けられる。
の形式を示す。ＡＴＭセル２３は、セルの転送のために
必要な各種制御情報を持つヘッダ部２４と、通信ノード
や通信網の管理・制御のための制御情報を持つ情報部２
５から構成される。ヘッダ部２４は、セルの転送経路を
指定するためのルーティングフィールド２６とその他の
制御情報を持つフィールド２７からなる。さらに、ルー
ティングフィールド２６は、宛先回路を指定するための
回路識別エリア２８と、該識別エリア２８により指定さ
れた回路が２重化されている場合に実際の宛先装置を指
定するための装置識別エリア２９に分けられる。
【００１４】表１は、上記ＡＴＭセルの装置識別エリア
２９で用いる値の設定例を示す。
２９で用いる値の設定例を示す。
【００１５】
【表１】
【００１６】この場合、装置識別エリアは２ビットの情
報を持ち、１ビット目は宛先の装置を個別に指定するか
どうかの情報を、２ビット目は個別に指定する場合に実
際の宛先装置を指定するための情報を表す。すなわち、
１ビット目が「０」の場合は宛先の装置を個別に指定
し、「１」の場合は個別に指定せず両系の装置を指定す
る。また、１ビット目が「０」の場合の２ビット目が
「０」の場合は０系の装置を、「１」の場合は１系の装
置を指定する。１ビット目が「１」の場合の２ビット目
は冗長な情報であり、表１で「ｘ］としたビットは、０
と１のどちらでもよい。以下の例では「０」を用いるも
のとする。
報を持ち、１ビット目は宛先の装置を個別に指定するか
どうかの情報を、２ビット目は個別に指定する場合に実
際の宛先装置を指定するための情報を表す。すなわち、
１ビット目が「０」の場合は宛先の装置を個別に指定
し、「１」の場合は個別に指定せず両系の装置を指定す
る。また、１ビット目が「０」の場合の２ビット目が
「０」の場合は０系の装置を、「１」の場合は１系の装
置を指定する。１ビット目が「１」の場合の２ビット目
は冗長な情報であり、表１で「ｘ］としたビットは、０
と１のどちらでもよい。以下の例では「０」を用いるも
のとする。
【００１７】以下、図１及び図２を用いて本発明の実施
例を説明する。ここで、２重化された制御部について、
０系のノード制御回路７−１と０系の２重化回路８−１
からなる組を運転系（Ａｃｔ系）、１系のノード制御回
路７−２と１系の２重化回路８−２からなる組を予備系
（Ｓｂｙ系）として説明する。始めに、集中管理ノード
２と２重化されたノード制御回路７−１及び７−２との
通信を例にして、個別のノード制御回路との通信方法を
説明する。集中管理ノード２は運転系のノード制御回路
７−１だけでなく、予備系のノード制御回路７−２に対
しても個別に通信する必要がある。この場合、集中管理
ノードは、図３に示すＡＴＭセルの回路識別エリア２８
に通信ノード１の制御部を指定するための回路識別子を
持ち、さらにＡＴＭセルの装置識別エリア２９に０系と
１系のどちらの装置を指定するのかを示す装置識別子を
持つＡＴＭセルを構成して情報を送出する。表１の例で
は、予備系である１系のノード制御回路宛に送出する場
合は「０１」を用いる。
例を説明する。ここで、２重化された制御部について、
０系のノード制御回路７−１と０系の２重化回路８−１
からなる組を運転系（Ａｃｔ系）、１系のノード制御回
路７−２と１系の２重化回路８−２からなる組を予備系
（Ｓｂｙ系）として説明する。始めに、集中管理ノード
２と２重化されたノード制御回路７−１及び７−２との
通信を例にして、個別のノード制御回路との通信方法を
説明する。集中管理ノード２は運転系のノード制御回路
７−１だけでなく、予備系のノード制御回路７−２に対
しても個別に通信する必要がある。この場合、集中管理
ノードは、図３に示すＡＴＭセルの回路識別エリア２８
に通信ノード１の制御部を指定するための回路識別子を
持ち、さらにＡＴＭセルの装置識別エリア２９に０系と
１系のどちらの装置を指定するのかを示す装置識別子を
持つＡＴＭセルを構成して情報を送出する。表１の例で
は、予備系である１系のノード制御回路宛に送出する場
合は「０１」を用いる。
【００１８】集中管理ノードから送出された上記ＡＴＭ
セルは、通信ノード１のインタフェース部５を介してス
イッチ部４に入力される。スイッチ部４は、該ＡＴＭセ
ルをそのヘッダ部内の回路識別エリア２８の値に従いル
ーティングを行い、制御部６が接続された端子に出力す
る。制御部６へ入力されたセルは、複写回路９によりコ
ピーされて、同一の情報が両系の２重化回路８─１、８
─２に入力される。
セルは、通信ノード１のインタフェース部５を介してス
イッチ部４に入力される。スイッチ部４は、該ＡＴＭセ
ルをそのヘッダ部内の回路識別エリア２８の値に従いル
ーティングを行い、制御部６が接続された端子に出力す
る。制御部６へ入力されたセルは、複写回路９によりコ
ピーされて、同一の情報が両系の２重化回路８─１、８
─２に入力される。
【００１９】０系の２重化回路８−１に入力された該Ａ
ＴＭセルは、図２に示すヘッダ分離回路１６でヘッダ部
と情報部に分けられ、ヘッダ部は比較器１７へ、情報部
はゲート１８へ各々入力される。この比較器１７では、
該ヘッダ部の装置識別エリア２９の値「０１」の１ビッ
ト目の値が「０」であることから個別装置宛の情報であ
ることを認識する。さらに、装置識別エリア２９の２ビ
ット目「１」と、予め比較器１７に設定された装置識別
子「０」を比較し、不一致であることから自装置宛でな
いと分かり、ゲート宛に開閉信号２２を「開」にして送
出する。一方、該ＡＴＭセルの情報部を入力したゲート
は、上記比較器１７からの開閉信号によりゲートを開
き、情報部を破棄する。
ＴＭセルは、図２に示すヘッダ分離回路１６でヘッダ部
と情報部に分けられ、ヘッダ部は比較器１７へ、情報部
はゲート１８へ各々入力される。この比較器１７では、
該ヘッダ部の装置識別エリア２９の値「０１」の１ビッ
ト目の値が「０」であることから個別装置宛の情報であ
ることを認識する。さらに、装置識別エリア２９の２ビ
ット目「１」と、予め比較器１７に設定された装置識別
子「０」を比較し、不一致であることから自装置宛でな
いと分かり、ゲート宛に開閉信号２２を「開」にして送
出する。一方、該ＡＴＭセルの情報部を入力したゲート
は、上記比較器１７からの開閉信号によりゲートを開
き、情報部を破棄する。
【００２０】一方、１系の２重化回路８−２に入力され
た該ＡＴＭセルは、同様に処理され、比較器において装
置識別エリアの２ビット目「１」と、予め比較器に設定
された装置識別子「１」を比較した結果が一致すること
から、自装置宛であることが分かる。この場合、比較器
はゲートに対し、開閉信号を「閉」にして送出する。Ａ
ＴＭセルの情報部を入力したゲートは、比較器からの開
閉信号によりゲートを閉じ、情報部をノード制御回路７
−２に出力する。
た該ＡＴＭセルは、同様に処理され、比較器において装
置識別エリアの２ビット目「１」と、予め比較器に設定
された装置識別子「１」を比較した結果が一致すること
から、自装置宛であることが分かる。この場合、比較器
はゲートに対し、開閉信号を「閉」にして送出する。Ａ
ＴＭセルの情報部を入力したゲートは、比較器からの開
閉信号によりゲートを閉じ、情報部をノード制御回路７
−２に出力する。
【００２１】以上述べたように、集中管理ノードは現在
０系と１系のどちらが運転系であるかを意識することに
より、運転系のノード制御回路と予備系のノード制御回
路のどちらに対しても個別に通信することが可能であ
る。次に、呼制御ノード３と２重化されたノード制御回
路７−１及び７−２との通信を例にして、両系のノード
制御回路との通信方法を説明する。この場合、呼制御ノ
ードは、図３に示すＡＴＭセルの回路識別エリア２８に
通信ノード１の制御部を指定するための回路識別子を持
ち、さらにＡＴＭセルの装置識別エリア２９に両系を指
定する装置識別子を持つＡＴＭセルを構成して情報を送
出する。表１の例では、「１０」を用いる。
０系と１系のどちらが運転系であるかを意識することに
より、運転系のノード制御回路と予備系のノード制御回
路のどちらに対しても個別に通信することが可能であ
る。次に、呼制御ノード３と２重化されたノード制御回
路７−１及び７−２との通信を例にして、両系のノード
制御回路との通信方法を説明する。この場合、呼制御ノ
ードは、図３に示すＡＴＭセルの回路識別エリア２８に
通信ノード１の制御部を指定するための回路識別子を持
ち、さらにＡＴＭセルの装置識別エリア２９に両系を指
定する装置識別子を持つＡＴＭセルを構成して情報を送
出する。表１の例では、「１０」を用いる。
【００２２】呼制御ノード３から送出された上記ＡＴＭ
セルは、通信ノード１─１のインタフェース部５を介し
てスイッチ部４に入力される。スイッチ部４は、該ＡＴ
Ｍセルを、そのヘッダ部内の回路識別エリア２８の値に
従いルーティングを行い、制御部６が接続された端子に
出力する。制御部６へ入力されたセルは、複写回路によ
りコピーされて、同一の情報が両系の２重化回路８─
１、８─２に入力される。
セルは、通信ノード１─１のインタフェース部５を介し
てスイッチ部４に入力される。スイッチ部４は、該ＡＴ
Ｍセルを、そのヘッダ部内の回路識別エリア２８の値に
従いルーティングを行い、制御部６が接続された端子に
出力する。制御部６へ入力されたセルは、複写回路によ
りコピーされて、同一の情報が両系の２重化回路８─
１、８─２に入力される。
【００２３】０系の２重化回路８─１に入力された該Ａ
ＴＭセルは、ヘッダ分離回路１６でヘッダ部２４と情報
部２５に分けられ、ヘッダ部２４は比較器１７へ、情報
部２５はゲート１８へ各々入力される。比較器１７で
は、該ヘッダ部２４の装置識別エリア２９の値「１０」
の１ビット目の値が「１」であることから両系の装置へ
の情報であることを認識する。そこで、比較器１７はゲ
ート１８に対して開閉信号を「閉」にして送出する。一
方、該ＡＴＭセルの情報部２５を入力したゲート１８
は、上記比較器１７からの開閉信号によりゲートを閉
じ、情報部２５をノード制御回路７−１に出力する。
ＴＭセルは、ヘッダ分離回路１６でヘッダ部２４と情報
部２５に分けられ、ヘッダ部２４は比較器１７へ、情報
部２５はゲート１８へ各々入力される。比較器１７で
は、該ヘッダ部２４の装置識別エリア２９の値「１０」
の１ビット目の値が「１」であることから両系の装置へ
の情報であることを認識する。そこで、比較器１７はゲ
ート１８に対して開閉信号を「閉」にして送出する。一
方、該ＡＴＭセルの情報部２５を入力したゲート１８
は、上記比較器１７からの開閉信号によりゲートを閉
じ、情報部２５をノード制御回路７−１に出力する。
【００２４】同様に１系の２重化回路に入力された該Ａ
ＴＭセルも１系のノード制御回路７−２に出力される。
以上述べたように、呼制御ノード３は、現在０系と１系
のどちらの系が運転系であるかを意識することなく、両
系に対して信号を送出することが可能である。次に、ノ
ード制御回路から信号を送出する場合について説明す
る。２重化回路にはノード制御回路からの信号経路を２
種類提供する。ノード制御回路が個別入力信号経路１２
−１−２を用いて信号を送出する場合、２重化回路８−
１、８−２はその信号に対して処理を行わず、そのまま
スイッチ部４に出力する。一方、ノード制御回路７−
１、７−２が共通入力信号経路１２−１−３を用いて信
号を送出する場合は、２重化回路８−１、８−２はその
信号をゲートの状態により処理する。すなわち、ＥＭＡ
回路１０からのＡｃｔ系／Ｓｂｙ系指示信号１３が運転
系であることを示している場合はゲートを閉じて信号を
通過させ、予備系であることを示している場合はゲート
を開いて信号を破棄する。これにより、集中管理ノード
２との通信時のように、運転系と予備系のどちらも個別
に通信する必要がある場合は、個別信号出力経路を、呼
制御ノードとの通信時のように運転系のみとの通信が必
要な場合は、共通信号出力経路を用いることが可能とな
る。
ＴＭセルも１系のノード制御回路７−２に出力される。
以上述べたように、呼制御ノード３は、現在０系と１系
のどちらの系が運転系であるかを意識することなく、両
系に対して信号を送出することが可能である。次に、ノ
ード制御回路から信号を送出する場合について説明す
る。２重化回路にはノード制御回路からの信号経路を２
種類提供する。ノード制御回路が個別入力信号経路１２
−１−２を用いて信号を送出する場合、２重化回路８−
１、８−２はその信号に対して処理を行わず、そのまま
スイッチ部４に出力する。一方、ノード制御回路７−
１、７−２が共通入力信号経路１２−１−３を用いて信
号を送出する場合は、２重化回路８−１、８−２はその
信号をゲートの状態により処理する。すなわち、ＥＭＡ
回路１０からのＡｃｔ系／Ｓｂｙ系指示信号１３が運転
系であることを示している場合はゲートを閉じて信号を
通過させ、予備系であることを示している場合はゲート
を開いて信号を破棄する。これにより、集中管理ノード
２との通信時のように、運転系と予備系のどちらも個別
に通信する必要がある場合は、個別信号出力経路を、呼
制御ノードとの通信時のように運転系のみとの通信が必
要な場合は、共通信号出力経路を用いることが可能とな
る。
【００２５】本実施例では、複写回路９を用いて説明し
たが、このコピー機能はマルチポイント接続（ワイヤー
ドＯＲ）でも実施できる。本実施例では、被制御回路の
例として集中管理ノードや呼制御ノードをとり、それと
２重化されたノード制御回路間の通信に関して説明した
が、該通信ノード内のインタフェース部５等に存在する
他の制御プロセッサ（加入者回路パッケージやトランク
回路パッケージのパッケージ制御プロセッサ）とノード
制御回路間の通信時にも適用可能である。この場合、パ
ッケージ制御プロセッサとノード制御回路間にはＡＴＭ
セルを利用した通信経路が設定される。通信方法は、上
記呼制御ノードとノード制御回路間通信と同様である。
たが、このコピー機能はマルチポイント接続（ワイヤー
ドＯＲ）でも実施できる。本実施例では、被制御回路の
例として集中管理ノードや呼制御ノードをとり、それと
２重化されたノード制御回路間の通信に関して説明した
が、該通信ノード内のインタフェース部５等に存在する
他の制御プロセッサ（加入者回路パッケージやトランク
回路パッケージのパッケージ制御プロセッサ）とノード
制御回路間の通信時にも適用可能である。この場合、パ
ッケージ制御プロセッサとノード制御回路間にはＡＴＭ
セルを利用した通信経路が設定される。通信方法は、上
記呼制御ノードとノード制御回路間通信と同様である。
【００２６】
【発明の効果】以上説明したように、本発明では、２重
化されたノード制御回路全てに伝えたい信号の経路と、
個別に授受したい信号の経路を分けることができるの
で、従来の同期運転機能を保持したままで、ファイル
更新を予備系を切り離すことなくダウンラインローディ
ングなどの簡易な方法で実行できる、回路個別の異常
などを個別に授受できる、という効果がある。
化されたノード制御回路全てに伝えたい信号の経路と、
個別に授受したい信号の経路を分けることができるの
で、従来の同期運転機能を保持したままで、ファイル
更新を予備系を切り離すことなくダウンラインローディ
ングなどの簡易な方法で実行できる、回路個別の異常
などを個別に授受できる、という効果がある。
【図１】本発明の実施例を説明する通信ノードの機能ブ
ロック図である。
ロック図である。
【図２】本発明の通信ノードに含まれる２重化回路の回
路ブロック図である。
路ブロック図である。
【図３】本発明による２重化構成をとるノード制御回路
と被制御回路との間で通信する際に用いられるＡＴＭセ
ルの形式である。
と被制御回路との間で通信する際に用いられるＡＴＭセ
ルの形式である。
１ 通信ノード ２ 集中管理ノード ３ 呼制御ノード ４ スイッチ部 ５ インタフェース部 ６ 制御部 ７ ノード制御回路 ８ ２重化回路 ９ 複写回路 １０ ＥＭＡ回路 １１ スイッチ部からノード制御回路への通信経路 １２ ノード制御回路からスイッチ部への通信経路 １３ Ａｃｔ系／Ｓｂｙ系指示信号 １４ ヘッダ比較回路 １５ 選択回路 １６ ヘッダ分離回路 １７ 比較器 １８ ゲート １９ ゲート ２０ ヘッダ部信号 ２１ 情報部信号 ２２ ゲート開閉信号 ２３ ＡＴＭセル ２４ ヘッダ部 ２５ 情報部 ２６ ルーティングフィールド ２７ その他の制御情報フィールド ２８ 回路識別エリア ２９ 装置識別エリア
Claims (1)
- 【請求項１】 運転系と予備系とに２重化されたノード
制御回路と複数の被制御回路をスイッチ回路により接続
して構成して、各々のノード制御回路と被制御回路とが
回路識別情報と装置識別情報をヘッダ情報として含むパ
ケット信号を用いて相互に通信し、前記スイッチ回路は
受信したパケット信号中の回路識別情報に従って該パケ
ット信号を該当する出力端子に転送する機能を具備し、
前記スイッチ回路と前記２重化されたノード制御回路と
の間に前記被制御回路の送出したパケット信号を複製し
て前記２重化されたノード制御回路の双方に転送する複
写回路と、受信した前記パケット信号中の装置識別情報
を判定し、その値が前記ノード制御回路を個別に指定す
る場合及び前記２重化されたノード制御回路を共通に指
定する場合に当該パケット信号を有効として通過させる
ヘッダ比較回路と、前記２重化されたノード制御回路の
双方からの信号出力用として、運転系と予備係の両ノー
ド制御回路からの信号を通過させる個別信号出力経路設
定手段と運転系ノード制御回路からの信号のみを通過さ
せる共通信号出力経路設定手段とを備えた選択回路と、
前記ヘッダ比較回路と前記選択回路とから構成される２
重化回路を前記複写回路と前記２重化されたノード制御
回路の各々との間に設けることを特徴とする通信ノード
制御回路の２重化方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244672A JP2919195B2 (ja) | 1992-09-14 | 1992-09-14 | 通信ノード制御回路の２重化方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4244672A JP2919195B2 (ja) | 1992-09-14 | 1992-09-14 | 通信ノード制御回路の２重化方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0697959A JPH0697959A (ja) | 1994-04-08 |
| JP2919195B2 true JP2919195B2 (ja) | 1999-07-12 |
Family
ID=17122235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4244672A Expired - Lifetime JP2919195B2 (ja) | 1992-09-14 | 1992-09-14 | 通信ノード制御回路の２重化方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2919195B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102238571B1 (ko) | 2014-03-31 | 2021-04-08 | 큐피가부시키가이샤 | 효소제 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5391504A (en) * | 1977-01-24 | 1978-08-11 | Hitachi Ltd | Processor coupling system |
-
1992
- 1992-09-14 JP JP4244672A patent/JP2919195B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0697959A (ja) | 1994-04-08 |
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