JP2913635B2 - ビツトマツプデイスプレイシステムにおける描画方法 - Google Patents
ビツトマツプデイスプレイシステムにおける描画方法Info
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Description
【発明の詳細な説明】
以下の順序で説明する。
Ａ 産業上の利用分野
Ｂ 発明の概要
Ｃ 従来の技術
Ｄ 発明が解決しようとする問題点
Ｅ 問題点を解決するための手段（第１図）
Ｆ 作用
Ｇ 実施例（第１図〜第６図）
Ｈ 発明の効果
Ａ 産業上の利用分野
この発明はビットマップディスプレイシステムにおけ
る描画方法に関する。 Ｂ 発明の概要 この発明は、ビットマップディスプレイシステムにお
いて、所定のパターンデータをパターン用のメモリから
表示用のメモリに特別の方法でビットブロック転送する
とともに、そのパターンデータに所定の重みづけを行う
ことにより、エリアシングのない高速の描画を実現した
ものである。 Ｃ 従来の技術 コンピュータグラフィックスやCADなどにおいて、図
形などを表示する場合、一般にビットマップディスプレ
イシステムが採用されているが、このシステムにおいて
は、ラスタスキャン型のCRTディスプレイと、表示図形
に対応したビットパターンのデータをそのCRTディスプ
レイに供給する表示用のメモリ（フレームバッファ）と
が使用される。 ところが、このディスプレイシステムにおいては、画
素により描画を行うので、斜線や曲線を描画したとき、
ジャギなどのエリアシングが表れてしまう。 しかし、このエリアシングをなくす方法として格子の
間隔を狭くすればよいことが知られている。すなわち、
第７図において、実線（１）は標準の間隔の格子、破線
（11）はその1/2の間隔の格子を示し、これらの格子
（１）、（11）の交点、すなわち、格子点（２），（1
2）に画素が表示されて直線などが描画される。 そして、第８図は標準の格子点（２）に画素（３）を
表示して斜線（４）を描画した場合であり、第９図は1/
2の格子点（12）に画素（13）を表示して斜線（14）を
描画した場合であり、これらの図からも格子（１），
（11）の間隔を狭くすれば、エリアシングが改善される
ことが分かる。 文献：特願昭61−314921号の明細書及び図面、同一出願
人及び同一代理人による昭和62年１月22日付特許願
（７）の明細書及び図面 Ｄ 発明が解決しようとする問題点 このように、格子（１），（11）の間隔を狭くしてい
けば、エリアシングは改善されていくが、格子（１），
（11）の間隔を狭くするには、ラスタの水平走査周波数
を高くしなければならず、これには限界がある。 したがって、このラスタスキャンによるディスプレイ
システムにおいては、エリアシングを改善するために、
格子（１），（11）の間隔を狭くする方法以外でなんら
かの処理、すなわち、アンチエリアシング処理が必要に
なる。 しかし、従来からのアンチエリアシング処理は処理速
度が遅く、アンチエリアシング処理をしない場合の1/10
〜1/100程度の描画速度になり、インタラクティブには
使用できない。また、ハードウエアが複雑になりがちで
ある。 この発明は、以上のような問題点を解決しようとする
ものである。 Ｅ 問題点を解決するための手段 この発明によるビットマップディスプレイシステムに
おける描画方法は、それぞれ同一サイズの複数個のブロ
ックを備える少なくとも２個の表示用のメモリと、その
少なくとも２個の表示用のメモリのブロックと同一サイ
ズの複数個のブロックを備え、それぞれブロック毎に異
なるビットパターンを有する少なくとも２個のパターン
用のメモリと、その少なくとも２個のパターン用のメモ
リのそれぞれ選択されたブロックから取り出されたパタ
ーンのビットデータに基づいて、輝度の重みづけを決定
するためのテーブルメモリとを設け、少なくとも２個の
パターン用のメモリの所定のブロックアドレスのブロッ
クからそれぞれ所望のパターンのデータを取り出し、そ
の取り出された組のデータをバレルシフタを通して、少
なくとも２個の表示用のメモリにそれぞれビットブロッ
ク転送すると共に、テーブルメモリによって、少なくも
２個の表示用のメモリのデータをそれぞれ輝度の重みづ
けして描画データを得、その描画データをラスタスキャ
ン型のディスプレイに供給して、アンチエイリアシング
処理の行われた描画を行うようにしたものである。 Ｆ 作用 高速の描画とアンチエリアシングとが同時に実現され
る。 Ｇ 実施例 まず、この発明において基本となる高速描画方法につ
いて説明しよう。 この描画方法は、表示用のメモリのブロックと等しい
容量のブロックを有するパターン用のメモリを設け、こ
のパターン用のメモリから所望のパターンのデータを取
り出して表示用のメモリにビットブロック転送を行うと
ともに、この転送時、データのシフトまたはローテイト
を行うことにより目的とする描画を行うようにしたもの
である。 すなわち、第10図において、（105）は表示用のメモ
リを示し、このメモリ（105）は、第11図Ｄに示すよう
に、複数のブロック（5B）に分割されているとともに、
この例においては、各ブロック（5B）は８ビット×４ラ
インの容量とされている。なお、（）内はブロックアド
レスである。 また、（101）はパターン用のメモリを示し、このメ
モリ（101）はROMにより構成されるとともに、複数個の
ブロック（1B）に分割されている。そして、この場合、
ブロック（1B）はブロック（5B）と等しい容量、すなわ
ち、８ビット×４ラインのビットA1〜H4を有し、このビ
ットA1〜H4が、ブロック（1B）ごとに異なる傾きの直線
を描画するビットパターンのデータとされている。 そして、メモリ（101）のデータが、バレルシフタ
（ビットローテイタ）（102），（103）及びALU（104）
を通じてメモリ（105）にビットブロック転送されてCRT
ディスプレイ（132）に描画される直線のビットパター
ンがメモリ（105）に形成される。 すなわち、メモリ（101）の例えばアドレス（X,Y）の
ブロック（1B）からのそのデータA1〜H4が読み出され、
このデータA1〜H4がバレルシフタ（102）において制御
信号SXにより第11図Ｂに示すようにＸ方向（右方向）に
例えば５ビット（SX＝５）だけシフトされて取り出さ
れ、このシフトされたデータA1〜H4がバレルシフタ（10
3）において制御信号Syにより同図Ｃに示すように、Ｙ
方向（下方向）に例えば１ビット（Sy＝１）だけシフト
され、このシフト出力がALU（104）を通じてメモリ（10
5）に書き込まれる。 この場合、同図C,Dに示すように、バレルシフタ（10
3）の出力のうち、ビットA1〜C3は、シフタ出力の右下
の領域に位置しているので、メモリ（105）のアドレス
（M,N）の右下の領域に書き込まれ、ビットD1〜H3は、
シフタ出力の左下の領域に位置しているので、アドレス
（Ｍ＋1,N）の左下の領域に書き込まれるというよう
に、シフタ出力におけるビット位置がメモリ（105）の
ブロック（5B）におけるビット位置に一致するように書
き込まれる。すなわち、メモリ（101）のデータA1〜H1
（どのブロック（1B）のデータでも同じ）を、メモリ
（105）に対して同図Ｄに示すような位置に転送する場
合には、そのデータA1〜H1と、ブロック（5B）とのビッ
ト位置のずれ量に対応してSx＝5,Sy＝１とすることによ
り、この転送が行われる。 また、メモリ（105）はリード・モディファイ・ライ
トモードとされ、データA1〜H4のうち“1"のビットだけ
がメモリ（105）の対応する位置のビットに書き込ま
れ、“0"のビットに対応する位置のビット（メモリ（10
5）のビット）は、そのままとされる。 したがって、例えば、アドレス（X,Y）のブロックの
ビットA4,B4,C3,D3,E2,F2,G1,H1が“1"とされて傾きが1
/2の直線の描画データとされているとき、このアドレス
（X,Y）のブロックの第11図B,Cの処理を通じて同図Ｄの
ようにビットブロック転送し、次に、同様にして同図Ｄ
の破線の領域にもアドレス（X,Y）のブロックをビット
ブロック転送すれば、1/2の傾きの直線の描画データ
を、メモリ（５）の２ブロックにわたってセットできた
ことになり、CRTディスプレイ（133）上には、傾きが1/
2の直線が２ブロック長にわたって表示されることにな
る。 なお、この場合、直線の描画が途中までのときには、
マスク用のパターンメモリ（106）にストアされている
マスタ用データがマスク用レジスタ（107）に供給さ
れ、ALU（４）において不要部分のマスク処理が行われ
る。また、必要ならば、メモリ（105）のデータがラッ
チ（108）を通じてALU（４）に供給され、データA1〜H1
に対して論理演算が行われる。 さらに、メモリアドレスコントローラ（111）から加
減算回路（112），（113）を通じてメモリ（105）にブ
ロックアドレスが供給される。また、シフト量Sx,Syは
シフトコントローラ（114）によりメモリ（101），（10
5）のアドレスに基づいて決定される。 したがって、直線を表示する場合、その直線の傾きに
基づいてメモリ（101）のブロック（1B）を選択し、そ
の選択したブロック（1B）からデータA1〜H4のブロック
（5B）に対するビット位置のずれ分Sx,SyだけビットA1
〜H4をシフトし、これをメモリ（５）のブロック（5B）
に書き込むことになる。そして、この処理を繰り返すこ
とにより、任意の傾きの任意の長さの直線を表示できる
ことになる。 こうして、上述の描画方法によれば、直線を表示する
場合、その直線の傾きに基づいてメモリ（１）のブロッ
ク（1B）を選択し、その選択したブロック（1B）からデ
ータA1〜H4を取り出し、このデータA1〜H4のブロック
（5B）に対するビット位置のずれ分Sx,SyだけビットA1
〜H4をシフトし、これをメモリ（105）のブロック（5
B）に書き込むだけでよいので、すなわち、メモリ（10
1）における描画パターンの選択、メモリ（101）に対す
る描画するアドレスの発生、バレルシフタ（102），（1
03）に対するシフト量の設定及びビットブロック転送だ
けであるとともに、そのビットブロック転送は１回（１
サイクル）でよいので、メモリ（105）のリード・モデ
ィファイ・ライトモードのサイクルタイムで制限される
速度まで高速に描画を行うことができる。 また、回路（101）〜（114）は、すべてTTLあるいは
Ｃ−MOSとすることができ、これら回路（101）〜（11
4）の間、あるいは周辺回路とのインターフェイスが容
易である。 この発明においては、上述の描画方法においてアンチ
エリアシング処理を行うものである。 第12図において、格子（１）は標準的な間隔、例えば
1024×1280画素の表示能力に相当する間隔とされ、この
格子（１）の格子点（２）のうちの所定のものに画素
（３）が表示される。なお、この格子点（３）の座標
を、以後、「デバイス座標」と呼ぶ。 そして、このような格子（１）に対し、その1/N（Ｎ
は２以上の整数）、例えば1/2の間隔で格子（11）が設
定される。ただし、この格子（11）及びその格子点（1
2）は仮想的なものであり、格子点（12）に画素が表示
されることはない。また、以後、この格子点（12）の座
標を「ロジカル座標」と呼ぶ。 そして、このロジカル座標系において、DDAなどの手
法を用いて描画する直線ないし曲線の画素（13）をプロ
ットする。第12図においては、直線（４）を描画する場
合の画素（13）を示す。 そして、このプロットした画素（13）を、重みづけし
てデバイス座標系上の画素（３）に写像する。この場
合、重みづけは、一例として、デバイス座標系における
画素（３）を中心とし、その上下左右の格子（11）によ
り囲まれた斜線の領域（15）を仮定し、この領域（15）
に含まれる画素（13）の面積（クロスハッチ部分）にし
たがって行う。図の例においては、３つの画素（13），
（13），（13）の0.5,1,0.25の面積が、領域（15）に含
まれているので、中心の画素（３）の輝度は、 0.5＋１＋0.25＝1.75 とされる。 すなわち、例えば第14図において、画素Ｐが表示され
るべき画素であり、したがって、デバイス座標で示され
る格子点（２）にあるとする。また、この画素Ｐを中心
とするロジカル座標上の中心及び周囲の画素をP0〜P8と
する。ただし、この画素P0〜P8は、上述のようにDDAな
どによりその値が算出された画素であり、描画すべき図
形にしたがって「０」または「１」の値をとる。 そして、このとき、画素Ｐの輝度Ｐは、 とする。つまり、ロジカル座標上の画素（13）が、対応
するデバイス座標上の画素（３）から見て ｉ 中心にあるとき ……1.0 ii 領域（15）の境界の辺上にあるとき0.5 iii 同じく角にあるとき ……0.25 の重みづけをして加算し、この加算結果を画素（３）の
輝度とする。 したがって、第８図の直線（４）を描画する場合に
は、第13図に示すように各画素（３）の輝度が制御され
ることになる。ただし、この図においては、画素（３）
の輝度は、その画素（３）を示す○印の大きさで示して
いる。また、この図では、輝度を規格化していないが、
実際には輝度の規格化を行うとよい。 第１図は、以上の描画処理を実現するためのハードウ
エアの一例を示す。すなわち、この例においては、画素
（３）の輝度を４段階に制御してアンチエリアシング処
理を行う場合である。そして、４段階に輝度を制御する
には、１つの画素（３）に対して２ビットが必要となる
ので、回路（101）〜（113）に対して同様の回路（20
1）〜（213）が並列に設けられ、メモリ（105），（20
5）のデータ（ビット）がルックアップテーブル（131）
を通じてCRTディスプレイ（132）に供給される。 そして、このとき、メモリ（101），（201）は、上述
のように、それらの各ブロック（1B），（1B）ごとに異
なる傾きの直線を描画するビットパターンのデータを補
助格子点（12）のピッチで有するとともに、１つの画素
（３）に対してメモリ（101）の１ビットとメモリ（20
1）の１ビットとの２ビットで、輝度を４段階に表現で
きるように、その値（“1",“0"）が定められている。 第２図は、メモリ（101），（201）のブロック（1
B），（1B）が有するビットパターンの一例を示し、こ
の例においては、16ビット×４ラインの場合で、○印は
“1"のビットを示し、空白は“0"のビットを示す。 さらに、テーブル（131）は一種のD/Aコンバータであ
り、この例においては、テーブル（131）は第３図に示
すような変換を行うもので、例えば、メモリ（105）か
らのデータ（ビット）が“1"、メモリ（205）からのデ
ータが“0"であるとすれば、0.7のアナログレベルを出
力するものである。 このような構成によれば、メモリ（101），（201）の
ビットパターンのデータがメモリ（105），（205）に転
送されてディスプレイ（132）に描画が行われるととも
に、このとき、メモリ（105），（205）のデータはテー
ブル（131）により重みづけされてディスプレイ（132）
に供給されるので、画素（３）の輝度が補正され、アン
チエリアシングが行われる。 そして、この場合、特に、この発明によれば、メモリ
（101），（201）における描画パターンの選択、メモリ
（101），（201）に対する描画するアドレスの発生、バ
レルシフタ（102）〜（203）に対するシフト量の設定及
びビットブロック転送だけであるとともに、そのビット
ブロック転送は１回（１サイクル）でよいので、メモリ
（105），（205）のリード・モディファイ・ライトモー
ドのサイクルタイムで制限される速度まで高速に描画を
行うことができる。 また、このとき、メモリ（101），（201）のデータは
アンチエリアシングの情報も有しているので、描画時、
アンチエリアシング処理に時間を必要とせず、アンチエ
リアシング処理による描画速度の低下がない。 次に、上述の方法により描画される直線について問題
点の可能性を考察する。 まず、パターン用メモリ（101），（201）に用意して
おく直線（パターン）の数、及び各ブロック（1B）内に
おける直線の始点について考えると、これは第４図よう
になる。ただし、この図においては36ビット×４ライン
に対して1/2間隔で補助の格子（11）を想定した場合で
ある。また、直線BLはブロック（1B）の境界線である。 そして、点S1〜S4及びE1〜E2が、各種の傾きの直線に
ついて必要となる始点及び終点であり、例えば、点S2及
びE32を始点及び終点として直線を描画すれば、傾きが7
/31の斜線となる。 すなわち、点S1〜S4のいずれかを直線の始点とすれ
ば、直線S2−E1及び直線S2−E39をＸ軸及びＹ軸として
考えた第１象限にした現れないので、他のブロック（1
B）の画素（３）に影響を与えることがない。また、点E
1〜E39のいずれかを終点とすれば正の傾きのすべての直
線を表現できる。なお、負の傾きの直線については、パ
ターンの反転を行えばよい。 また、描画効率を上げるには、直線の傾きが 45゜より大きいとき・・・点Sd,Se 45゜より小さいとき・・・点Sa,Sb を始点の候補とすればよい。 なお、メモリ（101），（201）の各容量はアンチエリ
アシング処理を実行しない場合と同一でよく、 ４点×39点＝156パターン ＝9984ビット である。 次に、メモリ（101），（201）のブロック（1B），
（1B）をメモリ（105），（205）にビットブロック転送
したときのメモリ（105），（205）におけるブロック
（1B），（1B）の接続について考えると、終点がブロッ
ク（1B）のコーナー付近にきたとき、問題の可能性があ
る。 そして、この条件にあてはまるものについて検討する
と、第５図Ａ〜Ｃの場合がある。すなわち、同図A,Bの
場合にはブロックA,Bの接続に対して特に問題は生じな
い。また、同図Ｃの場合は、ブロックＢを１格子分ずら
すことにより問題はない。 したがって、いずれの場合も、次に描画を開始する点
を明示することにより描画をスムーズに行うことができ
る。すなわち、メモリ（101），（201）のパターンを選
択した時点で次の始点は明確になるので、マッチした終
点を有するパターンを選択すればよい。 さらに、メモリ（101），（201）のブロック（1B），
（1B）をメモリ（105），（205）に転送して直線を描画
しているのでメモリ（105），（205）においてあるブロ
ック（1B）と隣りのブロック（1B）との境界BLで直線が
折れ線になる可能性がある。 そこで、実際にどの程度の折れ線になるか、すなわ
ち、どの程度の誤差を生じるかを検討したものが、第６
図である。なお、同図において、太線（５）は、画素
（３）により描画された直線（折れ線）であり、同図Ａ
は格子（11）での描画、同図Ｂは目的とする直線（４）
から導出した描画、同図Ｃは始点及び終点を格子（11）
上に限定した描画である。 そして、この図によると、格子（11）の間隔の1/2ず
れることがあるが、これはアンチエリアシング処理を行
わない場合よりも誤差が小さい。特に、2000×2000画素
を20×20インチのスクリーン上に表示すると、解像度は
４本/mmであり、この1/2格子の誤差といえば、８本/mm
であり、実用上、全く問題にならない。 なお、上述においてメモリ（101），（201）をRAMと
し、これにDDAなどにより必要なパターンデータを書き
込んでもよい。 Ｈ 発明の効果 この発明によれば、少なくとも２個のパターン用のメ
モリにおける描画パターンの選択、これらの少なくとも
２個のパターン用のメモリに対する描画を行うアドレス
の発生、バレルシフタに対するシフト量の設定及びビッ
トブロック転送だけを行い、しかもそのビットブロック
転送は１回（１サイクル）でよいので、少なくとも２個
のパターン用メモリのリード・モディファイア・ライト
モードのサイクルタイムで制限される速度まで高速に描
画を行うことができる。 また、この発明によれば、少なくとも２個のパターン
用メモリのデータはアンチエイリアシングの情報をも有
しており、その少なくとも２個のパターン用のメモリの
それぞれ選択されたブロックから取り出されたパターン
のビットデータによって、輝度の重みづけを決定するた
めのテーブルメモリを設け、そのテーブルメモリによっ
て、少なくも２個の表示用のメモリのデータを輝度の重
みづけして描画データを得、その描画データをラスタス
キャン型のディスプレイに供給して、アンチエイリアシ
ング処理の行われた描画を行うようにしたので、テーブ
ルメモリの情報を参照するだけで、高速なアンチエイリ
アシング処理が可能となる。
る描画方法に関する。 Ｂ 発明の概要 この発明は、ビットマップディスプレイシステムにお
いて、所定のパターンデータをパターン用のメモリから
表示用のメモリに特別の方法でビットブロック転送する
とともに、そのパターンデータに所定の重みづけを行う
ことにより、エリアシングのない高速の描画を実現した
ものである。 Ｃ 従来の技術 コンピュータグラフィックスやCADなどにおいて、図
形などを表示する場合、一般にビットマップディスプレ
イシステムが採用されているが、このシステムにおいて
は、ラスタスキャン型のCRTディスプレイと、表示図形
に対応したビットパターンのデータをそのCRTディスプ
レイに供給する表示用のメモリ（フレームバッファ）と
が使用される。 ところが、このディスプレイシステムにおいては、画
素により描画を行うので、斜線や曲線を描画したとき、
ジャギなどのエリアシングが表れてしまう。 しかし、このエリアシングをなくす方法として格子の
間隔を狭くすればよいことが知られている。すなわち、
第７図において、実線（１）は標準の間隔の格子、破線
（11）はその1/2の間隔の格子を示し、これらの格子
（１）、（11）の交点、すなわち、格子点（２），（1
2）に画素が表示されて直線などが描画される。 そして、第８図は標準の格子点（２）に画素（３）を
表示して斜線（４）を描画した場合であり、第９図は1/
2の格子点（12）に画素（13）を表示して斜線（14）を
描画した場合であり、これらの図からも格子（１），
（11）の間隔を狭くすれば、エリアシングが改善される
ことが分かる。 文献：特願昭61−314921号の明細書及び図面、同一出願
人及び同一代理人による昭和62年１月22日付特許願
（７）の明細書及び図面 Ｄ 発明が解決しようとする問題点 このように、格子（１），（11）の間隔を狭くしてい
けば、エリアシングは改善されていくが、格子（１），
（11）の間隔を狭くするには、ラスタの水平走査周波数
を高くしなければならず、これには限界がある。 したがって、このラスタスキャンによるディスプレイ
システムにおいては、エリアシングを改善するために、
格子（１），（11）の間隔を狭くする方法以外でなんら
かの処理、すなわち、アンチエリアシング処理が必要に
なる。 しかし、従来からのアンチエリアシング処理は処理速
度が遅く、アンチエリアシング処理をしない場合の1/10
〜1/100程度の描画速度になり、インタラクティブには
使用できない。また、ハードウエアが複雑になりがちで
ある。 この発明は、以上のような問題点を解決しようとする
ものである。 Ｅ 問題点を解決するための手段 この発明によるビットマップディスプレイシステムに
おける描画方法は、それぞれ同一サイズの複数個のブロ
ックを備える少なくとも２個の表示用のメモリと、その
少なくとも２個の表示用のメモリのブロックと同一サイ
ズの複数個のブロックを備え、それぞれブロック毎に異
なるビットパターンを有する少なくとも２個のパターン
用のメモリと、その少なくとも２個のパターン用のメモ
リのそれぞれ選択されたブロックから取り出されたパタ
ーンのビットデータに基づいて、輝度の重みづけを決定
するためのテーブルメモリとを設け、少なくとも２個の
パターン用のメモリの所定のブロックアドレスのブロッ
クからそれぞれ所望のパターンのデータを取り出し、そ
の取り出された組のデータをバレルシフタを通して、少
なくとも２個の表示用のメモリにそれぞれビットブロッ
ク転送すると共に、テーブルメモリによって、少なくも
２個の表示用のメモリのデータをそれぞれ輝度の重みづ
けして描画データを得、その描画データをラスタスキャ
ン型のディスプレイに供給して、アンチエイリアシング
処理の行われた描画を行うようにしたものである。 Ｆ 作用 高速の描画とアンチエリアシングとが同時に実現され
る。 Ｇ 実施例 まず、この発明において基本となる高速描画方法につ
いて説明しよう。 この描画方法は、表示用のメモリのブロックと等しい
容量のブロックを有するパターン用のメモリを設け、こ
のパターン用のメモリから所望のパターンのデータを取
り出して表示用のメモリにビットブロック転送を行うと
ともに、この転送時、データのシフトまたはローテイト
を行うことにより目的とする描画を行うようにしたもの
である。 すなわち、第10図において、（105）は表示用のメモ
リを示し、このメモリ（105）は、第11図Ｄに示すよう
に、複数のブロック（5B）に分割されているとともに、
この例においては、各ブロック（5B）は８ビット×４ラ
インの容量とされている。なお、（）内はブロックアド
レスである。 また、（101）はパターン用のメモリを示し、このメ
モリ（101）はROMにより構成されるとともに、複数個の
ブロック（1B）に分割されている。そして、この場合、
ブロック（1B）はブロック（5B）と等しい容量、すなわ
ち、８ビット×４ラインのビットA1〜H4を有し、このビ
ットA1〜H4が、ブロック（1B）ごとに異なる傾きの直線
を描画するビットパターンのデータとされている。 そして、メモリ（101）のデータが、バレルシフタ
（ビットローテイタ）（102），（103）及びALU（104）
を通じてメモリ（105）にビットブロック転送されてCRT
ディスプレイ（132）に描画される直線のビットパター
ンがメモリ（105）に形成される。 すなわち、メモリ（101）の例えばアドレス（X,Y）の
ブロック（1B）からのそのデータA1〜H4が読み出され、
このデータA1〜H4がバレルシフタ（102）において制御
信号SXにより第11図Ｂに示すようにＸ方向（右方向）に
例えば５ビット（SX＝５）だけシフトされて取り出さ
れ、このシフトされたデータA1〜H4がバレルシフタ（10
3）において制御信号Syにより同図Ｃに示すように、Ｙ
方向（下方向）に例えば１ビット（Sy＝１）だけシフト
され、このシフト出力がALU（104）を通じてメモリ（10
5）に書き込まれる。 この場合、同図C,Dに示すように、バレルシフタ（10
3）の出力のうち、ビットA1〜C3は、シフタ出力の右下
の領域に位置しているので、メモリ（105）のアドレス
（M,N）の右下の領域に書き込まれ、ビットD1〜H3は、
シフタ出力の左下の領域に位置しているので、アドレス
（Ｍ＋1,N）の左下の領域に書き込まれるというよう
に、シフタ出力におけるビット位置がメモリ（105）の
ブロック（5B）におけるビット位置に一致するように書
き込まれる。すなわち、メモリ（101）のデータA1〜H1
（どのブロック（1B）のデータでも同じ）を、メモリ
（105）に対して同図Ｄに示すような位置に転送する場
合には、そのデータA1〜H1と、ブロック（5B）とのビッ
ト位置のずれ量に対応してSx＝5,Sy＝１とすることによ
り、この転送が行われる。 また、メモリ（105）はリード・モディファイ・ライ
トモードとされ、データA1〜H4のうち“1"のビットだけ
がメモリ（105）の対応する位置のビットに書き込ま
れ、“0"のビットに対応する位置のビット（メモリ（10
5）のビット）は、そのままとされる。 したがって、例えば、アドレス（X,Y）のブロックの
ビットA4,B4,C3,D3,E2,F2,G1,H1が“1"とされて傾きが1
/2の直線の描画データとされているとき、このアドレス
（X,Y）のブロックの第11図B,Cの処理を通じて同図Ｄの
ようにビットブロック転送し、次に、同様にして同図Ｄ
の破線の領域にもアドレス（X,Y）のブロックをビット
ブロック転送すれば、1/2の傾きの直線の描画データ
を、メモリ（５）の２ブロックにわたってセットできた
ことになり、CRTディスプレイ（133）上には、傾きが1/
2の直線が２ブロック長にわたって表示されることにな
る。 なお、この場合、直線の描画が途中までのときには、
マスク用のパターンメモリ（106）にストアされている
マスタ用データがマスク用レジスタ（107）に供給さ
れ、ALU（４）において不要部分のマスク処理が行われ
る。また、必要ならば、メモリ（105）のデータがラッ
チ（108）を通じてALU（４）に供給され、データA1〜H1
に対して論理演算が行われる。 さらに、メモリアドレスコントローラ（111）から加
減算回路（112），（113）を通じてメモリ（105）にブ
ロックアドレスが供給される。また、シフト量Sx,Syは
シフトコントローラ（114）によりメモリ（101），（10
5）のアドレスに基づいて決定される。 したがって、直線を表示する場合、その直線の傾きに
基づいてメモリ（101）のブロック（1B）を選択し、そ
の選択したブロック（1B）からデータA1〜H4のブロック
（5B）に対するビット位置のずれ分Sx,SyだけビットA1
〜H4をシフトし、これをメモリ（５）のブロック（5B）
に書き込むことになる。そして、この処理を繰り返すこ
とにより、任意の傾きの任意の長さの直線を表示できる
ことになる。 こうして、上述の描画方法によれば、直線を表示する
場合、その直線の傾きに基づいてメモリ（１）のブロッ
ク（1B）を選択し、その選択したブロック（1B）からデ
ータA1〜H4を取り出し、このデータA1〜H4のブロック
（5B）に対するビット位置のずれ分Sx,SyだけビットA1
〜H4をシフトし、これをメモリ（105）のブロック（5
B）に書き込むだけでよいので、すなわち、メモリ（10
1）における描画パターンの選択、メモリ（101）に対す
る描画するアドレスの発生、バレルシフタ（102），（1
03）に対するシフト量の設定及びビットブロック転送だ
けであるとともに、そのビットブロック転送は１回（１
サイクル）でよいので、メモリ（105）のリード・モデ
ィファイ・ライトモードのサイクルタイムで制限される
速度まで高速に描画を行うことができる。 また、回路（101）〜（114）は、すべてTTLあるいは
Ｃ−MOSとすることができ、これら回路（101）〜（11
4）の間、あるいは周辺回路とのインターフェイスが容
易である。 この発明においては、上述の描画方法においてアンチ
エリアシング処理を行うものである。 第12図において、格子（１）は標準的な間隔、例えば
1024×1280画素の表示能力に相当する間隔とされ、この
格子（１）の格子点（２）のうちの所定のものに画素
（３）が表示される。なお、この格子点（３）の座標
を、以後、「デバイス座標」と呼ぶ。 そして、このような格子（１）に対し、その1/N（Ｎ
は２以上の整数）、例えば1/2の間隔で格子（11）が設
定される。ただし、この格子（11）及びその格子点（1
2）は仮想的なものであり、格子点（12）に画素が表示
されることはない。また、以後、この格子点（12）の座
標を「ロジカル座標」と呼ぶ。 そして、このロジカル座標系において、DDAなどの手
法を用いて描画する直線ないし曲線の画素（13）をプロ
ットする。第12図においては、直線（４）を描画する場
合の画素（13）を示す。 そして、このプロットした画素（13）を、重みづけし
てデバイス座標系上の画素（３）に写像する。この場
合、重みづけは、一例として、デバイス座標系における
画素（３）を中心とし、その上下左右の格子（11）によ
り囲まれた斜線の領域（15）を仮定し、この領域（15）
に含まれる画素（13）の面積（クロスハッチ部分）にし
たがって行う。図の例においては、３つの画素（13），
（13），（13）の0.5,1,0.25の面積が、領域（15）に含
まれているので、中心の画素（３）の輝度は、 0.5＋１＋0.25＝1.75 とされる。 すなわち、例えば第14図において、画素Ｐが表示され
るべき画素であり、したがって、デバイス座標で示され
る格子点（２）にあるとする。また、この画素Ｐを中心
とするロジカル座標上の中心及び周囲の画素をP0〜P8と
する。ただし、この画素P0〜P8は、上述のようにDDAな
どによりその値が算出された画素であり、描画すべき図
形にしたがって「０」または「１」の値をとる。 そして、このとき、画素Ｐの輝度Ｐは、 とする。つまり、ロジカル座標上の画素（13）が、対応
するデバイス座標上の画素（３）から見て ｉ 中心にあるとき ……1.0 ii 領域（15）の境界の辺上にあるとき0.5 iii 同じく角にあるとき ……0.25 の重みづけをして加算し、この加算結果を画素（３）の
輝度とする。 したがって、第８図の直線（４）を描画する場合に
は、第13図に示すように各画素（３）の輝度が制御され
ることになる。ただし、この図においては、画素（３）
の輝度は、その画素（３）を示す○印の大きさで示して
いる。また、この図では、輝度を規格化していないが、
実際には輝度の規格化を行うとよい。 第１図は、以上の描画処理を実現するためのハードウ
エアの一例を示す。すなわち、この例においては、画素
（３）の輝度を４段階に制御してアンチエリアシング処
理を行う場合である。そして、４段階に輝度を制御する
には、１つの画素（３）に対して２ビットが必要となる
ので、回路（101）〜（113）に対して同様の回路（20
1）〜（213）が並列に設けられ、メモリ（105），（20
5）のデータ（ビット）がルックアップテーブル（131）
を通じてCRTディスプレイ（132）に供給される。 そして、このとき、メモリ（101），（201）は、上述
のように、それらの各ブロック（1B），（1B）ごとに異
なる傾きの直線を描画するビットパターンのデータを補
助格子点（12）のピッチで有するとともに、１つの画素
（３）に対してメモリ（101）の１ビットとメモリ（20
1）の１ビットとの２ビットで、輝度を４段階に表現で
きるように、その値（“1",“0"）が定められている。 第２図は、メモリ（101），（201）のブロック（1
B），（1B）が有するビットパターンの一例を示し、こ
の例においては、16ビット×４ラインの場合で、○印は
“1"のビットを示し、空白は“0"のビットを示す。 さらに、テーブル（131）は一種のD/Aコンバータであ
り、この例においては、テーブル（131）は第３図に示
すような変換を行うもので、例えば、メモリ（105）か
らのデータ（ビット）が“1"、メモリ（205）からのデ
ータが“0"であるとすれば、0.7のアナログレベルを出
力するものである。 このような構成によれば、メモリ（101），（201）の
ビットパターンのデータがメモリ（105），（205）に転
送されてディスプレイ（132）に描画が行われるととも
に、このとき、メモリ（105），（205）のデータはテー
ブル（131）により重みづけされてディスプレイ（132）
に供給されるので、画素（３）の輝度が補正され、アン
チエリアシングが行われる。 そして、この場合、特に、この発明によれば、メモリ
（101），（201）における描画パターンの選択、メモリ
（101），（201）に対する描画するアドレスの発生、バ
レルシフタ（102）〜（203）に対するシフト量の設定及
びビットブロック転送だけであるとともに、そのビット
ブロック転送は１回（１サイクル）でよいので、メモリ
（105），（205）のリード・モディファイ・ライトモー
ドのサイクルタイムで制限される速度まで高速に描画を
行うことができる。 また、このとき、メモリ（101），（201）のデータは
アンチエリアシングの情報も有しているので、描画時、
アンチエリアシング処理に時間を必要とせず、アンチエ
リアシング処理による描画速度の低下がない。 次に、上述の方法により描画される直線について問題
点の可能性を考察する。 まず、パターン用メモリ（101），（201）に用意して
おく直線（パターン）の数、及び各ブロック（1B）内に
おける直線の始点について考えると、これは第４図よう
になる。ただし、この図においては36ビット×４ライン
に対して1/2間隔で補助の格子（11）を想定した場合で
ある。また、直線BLはブロック（1B）の境界線である。 そして、点S1〜S4及びE1〜E2が、各種の傾きの直線に
ついて必要となる始点及び終点であり、例えば、点S2及
びE32を始点及び終点として直線を描画すれば、傾きが7
/31の斜線となる。 すなわち、点S1〜S4のいずれかを直線の始点とすれ
ば、直線S2−E1及び直線S2−E39をＸ軸及びＹ軸として
考えた第１象限にした現れないので、他のブロック（1
B）の画素（３）に影響を与えることがない。また、点E
1〜E39のいずれかを終点とすれば正の傾きのすべての直
線を表現できる。なお、負の傾きの直線については、パ
ターンの反転を行えばよい。 また、描画効率を上げるには、直線の傾きが 45゜より大きいとき・・・点Sd,Se 45゜より小さいとき・・・点Sa,Sb を始点の候補とすればよい。 なお、メモリ（101），（201）の各容量はアンチエリ
アシング処理を実行しない場合と同一でよく、 ４点×39点＝156パターン ＝9984ビット である。 次に、メモリ（101），（201）のブロック（1B），
（1B）をメモリ（105），（205）にビットブロック転送
したときのメモリ（105），（205）におけるブロック
（1B），（1B）の接続について考えると、終点がブロッ
ク（1B）のコーナー付近にきたとき、問題の可能性があ
る。 そして、この条件にあてはまるものについて検討する
と、第５図Ａ〜Ｃの場合がある。すなわち、同図A,Bの
場合にはブロックA,Bの接続に対して特に問題は生じな
い。また、同図Ｃの場合は、ブロックＢを１格子分ずら
すことにより問題はない。 したがって、いずれの場合も、次に描画を開始する点
を明示することにより描画をスムーズに行うことができ
る。すなわち、メモリ（101），（201）のパターンを選
択した時点で次の始点は明確になるので、マッチした終
点を有するパターンを選択すればよい。 さらに、メモリ（101），（201）のブロック（1B），
（1B）をメモリ（105），（205）に転送して直線を描画
しているのでメモリ（105），（205）においてあるブロ
ック（1B）と隣りのブロック（1B）との境界BLで直線が
折れ線になる可能性がある。 そこで、実際にどの程度の折れ線になるか、すなわ
ち、どの程度の誤差を生じるかを検討したものが、第６
図である。なお、同図において、太線（５）は、画素
（３）により描画された直線（折れ線）であり、同図Ａ
は格子（11）での描画、同図Ｂは目的とする直線（４）
から導出した描画、同図Ｃは始点及び終点を格子（11）
上に限定した描画である。 そして、この図によると、格子（11）の間隔の1/2ず
れることがあるが、これはアンチエリアシング処理を行
わない場合よりも誤差が小さい。特に、2000×2000画素
を20×20インチのスクリーン上に表示すると、解像度は
４本/mmであり、この1/2格子の誤差といえば、８本/mm
であり、実用上、全く問題にならない。 なお、上述においてメモリ（101），（201）をRAMと
し、これにDDAなどにより必要なパターンデータを書き
込んでもよい。 Ｈ 発明の効果 この発明によれば、少なくとも２個のパターン用のメ
モリにおける描画パターンの選択、これらの少なくとも
２個のパターン用のメモリに対する描画を行うアドレス
の発生、バレルシフタに対するシフト量の設定及びビッ
トブロック転送だけを行い、しかもそのビットブロック
転送は１回（１サイクル）でよいので、少なくとも２個
のパターン用メモリのリード・モディファイア・ライト
モードのサイクルタイムで制限される速度まで高速に描
画を行うことができる。 また、この発明によれば、少なくとも２個のパターン
用メモリのデータはアンチエイリアシングの情報をも有
しており、その少なくとも２個のパターン用のメモリの
それぞれ選択されたブロックから取り出されたパターン
のビットデータによって、輝度の重みづけを決定するた
めのテーブルメモリを設け、そのテーブルメモリによっ
て、少なくも２個の表示用のメモリのデータを輝度の重
みづけして描画データを得、その描画データをラスタス
キャン型のディスプレイに供給して、アンチエイリアシ
ング処理の行われた描画を行うようにしたので、テーブ
ルメモリの情報を参照するだけで、高速なアンチエイリ
アシング処理が可能となる。
【図面の簡単な説明】
第１図はこの発明の一例の系統図、第２図〜第14図はそ
の証明のための図である。 （１），（11）は格子、（２），（12）は格子点、
（３），（13）は画素である。
の証明のための図である。 （１），（11）は格子、（２），（12）は格子点、
（３），（13）は画素である。
Claims (1)
- (57)【特許請求の範囲】 １．それぞれ同一サイズの複数個のブロックを備える少
なくとも２個の表示用のメモリと、該少なくとも２個の
表示用のメモリのブロックと同一サイズの複数個のブロ
ックを備え、それぞれブロック毎に異なるビットパター
ンを有する少なくとも２個のパターン用のメモリと、該
少なくとも２個のパターン用のメモリのそれぞれ選択さ
れたブロックから取り出されたパターンのビットデータ
に基づいて、輝度の重みづけを決定するためのテーブル
メモリとを設け、 上記少なくとも２個のパターン用のメモリの所定のブロ
ックアドレスのブロックからそれぞれ所望のパターンの
データを取り出し、 該取り出された組のデータをバレルシフタを通じて、上
記少なくとも２個の表示用のメモリにそれぞれビットブ
ロック転送すると共に、 上記テーブルメモリによって、上記少なくとも２個の表
示用のメモリのデータをそれぞれ輝度の重みづけして描
画データを得、 該描画データをラスタスキャン型のディスプレイに供給
して、アンチエイリアシング処理の行われた描画を行う
ようにしたことを特徴とするビットマップディスプレイ
システムにおける描画方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031107A JP2913635B2 (ja) | 1987-02-13 | 1987-02-13 | ビツトマツプデイスプレイシステムにおける描画方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62031107A JP2913635B2 (ja) | 1987-02-13 | 1987-02-13 | ビツトマツプデイスプレイシステムにおける描画方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63198094A JPS63198094A (ja) | 1988-08-16 |
| JP2913635B2 true JP2913635B2 (ja) | 1999-06-28 |
Family
ID=12322178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62031107A Expired - Lifetime JP2913635B2 (ja) | 1987-02-13 | 1987-02-13 | ビツトマツプデイスプレイシステムにおける描画方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913635B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8723868B2 (en) * | 2010-09-23 | 2014-05-13 | General Electric Company | Systems and methods for displaying digitized waveforms on pixilated screens |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59834B2 (ja) * | 1980-05-07 | 1984-01-09 | セイコーインスツルメンツ株式会社 | 直線発生回路 |
| JPS6098485A (ja) * | 1983-11-04 | 1985-06-01 | カシオ計算機株式会社 | 表示装置 |
| JPS60247689A (ja) * | 1984-05-24 | 1985-12-07 | 三菱電機株式会社 | 表示装置 |
-
1987
- 1987-02-13 JP JP62031107A patent/JP2913635B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63198094A (ja) | 1988-08-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |