JP2904049B2 - 半導体装置の試験方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置の試験方法に
係わり、特にウェハー段階における試験時間を短縮した
半導体装置の試験方法に関する。

【０００２】

【従来の技術】最近の半導体装置は製造プロセスの高密
度化とウェハーサイズの拡大によって、ウェハー１枚あ
たりに形成される半導体チップの数量が増大しており、
ウェハー段階における電気的特性試験のコストもそれに
比例して増大してきている。

【０００３】まず、従来から一般的に行われるウェハー
試験方の一例を工程図で示した図４を参照すると、この
例のウェハー試験方法は、測定が開始されるとまずテス
トＴ１を実行し（図４−４０１）、不良ならば次のチッ
プに移り、良品ならばテストＴｉを経てテストＴｎまで
実行し（図４−４０３〜４０６）、全てのテスト結果が
良品と判定されれば（図４−４０７）良品数を計数して
（図４−４０９）次のチップへ移動する（図４−４１
０）。

【０００４】すなわち、ウェハー１枚中の全半導体チッ
プについて、第１テストから第ｎテストまでの全テスト
項目を順番に試験する。

【０００５】その結果、不良が発生した場合は、そのチ
ップの測定を途中で終了し、次のチップの試験に移行す
る。

【０００６】しかし半導体製造技術の向上により、非常
に高い歩留を安定して得ている半導体装置があり、この
半導体装置がまだウェハー状態にある段階でサンプリン
グした半導体チップが、高い歩留を維持している場合は
ロットでみても全体的に歩留が高い傾向がある。

【０００７】また半導体装置の製造プロセスが基本的に
バッチ処理であることも含めて、同一ロット内にある半
導体装置は同様の特性を示す傾向があり、サンプリング
したチップの特性から全体の特性を推測することができ
る。

【０００８】次に、上述した歩留状態の傾向をふまえ
て、一般的な半導体装置の試験方法における試験項目か
ら一部の試験を省略した一例が特開昭６０−４２６６４
号公報に記載されている。同公報記載の工程図を本発明
の実施例で使用する工程図と対照させて図示した図５を
参照すると、この試験方法は、測定フローの途中までは
上述した一般的なフロー同様であるが、良品数の計数時
点で、あらかじめ設定された良品数の設定値と比較され
る（図５−５０１）。比較結果の良品数が基準値よりも
少なければ全ウェハーについて全テスト項目試験を実行
する（図５−５０２）。

【０００９】途中までの良品数が設定値のＮ個となった
時の測定結果より、ロットの特性を検討する。まず、試
験総数と良品数の計数と各テスト項目Ｔｉの測定結果の
保存をを行い、その良品数が設定値Ｎを越えた場合に測
定を中断して、それまでの試験結果の検討処理に入る
（図５−５０３）。良品数を試験総数で除算することで
歩留を求め（図５−５０４）、続いて各測定データから
テスト項目ごとの平均値や標準偏差等の統計データを計
算（図５−５０５）し、過去のロットの同様な統計デー
タおよび基準値との比較を行う（図５−５０６，５０
７）。その結果、前記のデータが基準値内であるテスト
項目をスキップし（図５−５０８）、被試験半導体チッ
プ（以下、被試験チップと称す）の残りについて前記ス
キップされたテスト項目を試験しない。

【００１０】スキップ測定（図５−５０９）は、テスト
がスキップであれば（図５−５１０）テストＴｉをスキ
ップ測定する（図５−５１１）。テスト結果が良品なら
ば良品数を計数し、不良ならば次のチップへ移動する
（図５−５１２〜５１５）。

【００１１】以上述べたように、この従来例Ｂでは測定
フロー全体の構成は変えずに個々のテスト項目について
スキップの可否を決めて、総テスト時間の短縮を目指し
ている。

【００１２】一方、一部試験の省略を行なう他の従来例
が特開昭６０−２２６１３２号公報に記載されている。
同公報記載の工程図も本発明の実施例で使用する工程図
と対照させて図示した図６を参照すると、この試験方法
は、良品数の計数時点で、あらかじめ設定された良品数
の設定値と比較され、測定結果の検討に入り、歩留デー
タを計算するところまで（図６−６０１〜６０４）は上
述した従来例と同様である。

【００１３】次に、測定結果の検討の際に各テスト項目
の測定順の変更を検討している。すなわち、この測定結
果の検討の際にテスト項目別不良数の集計およびテスト
項目の見直し処理を行う（図６−６０５，６０６）。見
直しの内容は不良発生のないテスト項目は省略し（図６
−６０８）、不良数の多いテスト項目および試験実行時
間の短いテスト項目から試験を行うよう順序変更をする
（図６−６０９）ことと、順序変更後のフローにより試
験を実行すること（図６−６１０）である。この見直し
により、順序変更を実施しないときより早期に不良を検
出できると同時に、不良発生のないテスト項目について
は試験を省略して総試験時間の短縮を目指している。

【００１４】

【発明が解決しようとする課題】これらの従来の半導体
装置の試験方法は、図５を用いて説明した従来例では、
被試験チップの各テスト項目別に良品数カウントだけで
なく、実際の測定データおよび過去の同様なデータを格
納しておくデータ領域または記憶装置を確保する必要が
あり、さらにテスト項目の省略の可否の基準を過去の同
種の半導体装置の測定結果に求めているため、生産量や
試験項目数や被試験チップ数の増大に比例して更に大き
なデータ格納領域または記憶装置が必要になる。

【００１５】一方、図５を用いて説明した従来例ではテ
スト項目の測定順を変更しているが、この手法も試験項
目の増大に比例して試験順序の変更のための処理時間が
増えることとなる。

【００１６】従って、これらの従来例においては、最近
の半導体装置のテスト項目の増大によって、被試験半導
体チップの純粋な試験時間以外のコストが大幅に増加す
ることになる。

【００１７】本発明の目的は、上述した欠点に鑑みなさ
れたものであり、テスト項目や被試験チップ数の多い半
導体装置のウェハー段階での試験に関して、より簡便な
手法で試験時間の短縮を提供することにある。

【００１８】本発明の半導体装置の試験方法の特徴は、
半導体チップ群が形成されたウェハーの製造工程で、Ｉ
Ｃテスタを用いて前記半導体チップの電気的特性を測定
する半導体装置の試験方法において、ロット内の前記ウ
ェハの全てを対象とし、これらウェハー上のあらかじめ
定めた抜き取り試験適用個所に形成された所定の前記半
導体チップを選択する第１のフローと前記第１のフロー
により選択された被試験半導体チップにのみ所定の試験
項目を全て実施し、その実施結果から前記ウェハー毎の
良品数をこのウェハー毎の被試験半導体チップ総数で除
して求めた値をこのウェハーの歩留として前記ウェハー
毎に採取する第２のフローとを実施するサンプリング測
定の工程と、前記歩留まりを参照して、前記歩留が予め
定める第１基準値以上である第１のウェハー判定水準と
前記歩留が前記第１基準値よりも低く予め定める第２基
準値以上である第２のウェハー判定水準と前記歩留が前
記第２基準値未満の第３のウェハー判定水準とに従って
前記ウェハーをそれぞれ分類し、かつ前記判定水準それ
ぞれに識別フラグを設定するウェハー判定の工程と、試
験対象の全ウェハーの良品チップ総数をこれら全ウェハ
ーの被試験半導体チップ総数で除して求めたチップ良品
率が予め定める第３基準値以上であるウェハーのロット
を判別する第１のロット判定水準と、前記チップ良品率
が前記第３基準値よりも低く予め定める第４基準値以上
であるウェハーのロットを判別する第２のロット判定水
準と、前記チップ良品率が前記第４基準値未満であるウ
ェハーのロットを判別する第３のロット判定水準とに分
類し、当該ロットがどの水準に相当するかを判定して未
測定の前記被試験半導体チップの試験の処理を決定する
ロット判定の工程とからなることにある。

【００１９】また、前記ロット判定の工程は、前記第１
のロット判定基準に分類されたロットの未測定の前記被
試験半導体チップはマーキングによる除去のみとし前記
試験を省略する第１の処理と、前記第２のロット判定基
準に分類されたロットの未測定の前記被試験半導体チッ
プのうち、前記第１のウェハー判定水準に分類されたウ
ェハーはマーキングによる除去のみとし前記試験を省略
する第１の判定フロー並びに前記第２および前記第３の
ウェハー判定水準に分類されたウェハーの未測定の前記
被試験半導体チップは全数測定する第２の判定フローを
実施する第２の処理と、前記第３のロット判定基準に分
類されたロットの未測定の前記被試験半導体チップを全
数試験する第３の処理とを用いることができる。

【００２０】さらに、前記ウェハー判定の工程が、前記
所定の第２基準値以下の範囲を示す前記第３のウェハー
判定水準に属する前記ウェハーを前記試験対象から除去
する工程を有することもできる。

【００２１】

【００２２】さらにまた、前記電気的特性の測定は、前
記第１の工程で選択さたチップの全数に対してあらかじ
め定めた測定項目を全項目実施し、そ結果の歩留データ
による前記第２の工程で分類された前記ウェハーの全数
またはチップの良品が前記第２の良品率以下のウェハー
を除去した残りのいずれか一方のウェハーを前記第３の
工程でロット判定して分類し、この分類の結果、前記良
ウェハーの存在が高いロットのウェハーのうち前記第１
の良品率以上のウェハーおよび前記第１の良品率以下で
あって第２の良品率以上のウェハーは、周辺部のみマー
キングして未試験のチップも含めてそれ以後の試験を省
略し、前記良ウェハーの存在が中程度のロットのウェハ
ーのうち前記第１の良品率以上のウェハーは、周辺部の
みマーキングして未試験のチップも含めてそれ以後の試
験を省略しそれ以外のウェハーは全数あらかじめ定めた
測定項目を全項目実施し、良ウェハーの存在が低いロッ
トのウェハーは全数あらかじめ定めた測定項目を全項目
実施することができる。

【００２３】

【実施例】まず、本発明を図面を参照しながら説明す
る。

【００２４】図１は本発明の第１の実施例の試験方法の
工程図であり、図２は本実施例で測定する半導体チップ
のサンプリング位置を示すウェハーの平面図である。図
１および図２を併せて参照すると、ＩＣテスターを用い
て半導体チップの電気的特性の測定であって、測定開始
後のサンプリング測定を行う際に、ウェハーの面内分布
を考慮して抜き取り箇所を決定しておき（図２において
黒丸で表示）、全ウェハーに対して前記抜き取り箇所を
全テスト項目測定する（図１−１１）。

【００２５】次に、サンプリング測定の結果を検討する
処理に移行する（図１−１２）。サンプリング測定の結
果として、ウェハー毎の良品数をこのウェハー毎の被試
験チップ総数によって除算した値をこのウェハーの歩留
とする（図１−１３）。得られた歩留により、ウェハー
を歩留が非常に良い水準（イ）（図１の例では９０％以
上）、歩留が非常に悪い水準（ハ）（図１の例では１０
％未満）、残りの歩留が中程度に良い水準（ロ）（図１
の例では１０％以上９０％未満）に分類し、識別のため
のフラグデータをそれぞれ設定する（図１−１４）。

【００２６】このとき、歩留の非常に悪い水準（図１の
（ハ））の除去を行っていないが、これは不良ウェハー
であっても抜き取り割合が小さければ、後工程の全数測
定においてある程度の良品が救済できる可能性を残すた
めである。ただし、後述する第２の実施例に比べて測定
時間は長くなる。

【００２７】次にウェハー判定結果を検討し、ロット判
定の処理を行う（図１−１５）。このロット判定は、前
工程で設定したフラグデータを集計して得られる、ロッ
ト内の良ウェハーの数または割合を基準とする。

【００２８】図１の判定基準の数値は１つの例である
が、良ウェハーが非常に多い場合、すなわち工程１４に
おける良品チップが９０％以上存在すると判定されたウ
ェハーが９０％（つまり、試験対象の全ウェハーの良品
チップ総数をこれらの全ウェハーの被試験チップ総数で
除算して求めたチップ良品率）以上存在するロットの場
合（図１の（ニ））、良ウェハーが中程度の場合、すな
わち工程１４における良品チップが９０％以上存在する
と判定されたウェハーが５０％以上存在するロット（良
品率５０％以上）の場合（図１の（ホ））、良ウェハー
が少ない場合、すなわち工程１４における良品チップが
９０％以上存在すると判定されたウェハーが５０％未満
存在するロット（チップ良品率５０％未満）の場合（図
１の（ヘ））に分類し、当該ロットがどの水準に相当す
るかで未測定の被試験チップの処理を決定する（図１−
１５）。

【００２９】このロット判定された被試験チップの処理
（図１−１６）は、まず第１の処理として、良ウェハー
が多い場合（図１の（ニ））、工程１１でサンプリング
されなかった未測定の被試験チップの大部分も良品であ
ると推定できるが、半導体装置製造段階、特に拡散済み
ウェハーの入庫段階までの運搬時に、周辺部分が運搬冶
具等との接触により損傷を受けることが一般に知られて
いるので、良ウェハーの周辺領域は不良とみなして、あ
らかじめ除去しておく必要がある。

【００３０】したがって、良ウェハー（イ）（ウェハー
毎の良品チップ総数をそのウェハーの被試験チップ総数
で除算して求めた値、すなわち歩留が９０％以上）の割
合が非常に多いロット（図１（ニ）；チップ良品率９０
％以上）については良ウェハーの周辺マーキングによる
除去のみとするが、残りの未測定の被試験チップ（ロ）
と（ハ）も同様にマーキングのみとし、試験を省略する
フローを選択する（図１−１７）。

【００３１】この場合の試験時間は（サンプリング測定
に要する時間＋判定に要する時間）となるので、抜き取
り割合に左右されるが、通常の測定方法に比べて大幅に
短縮される。

【００３２】次に第２の処理として、良ウェハーの割合
が中程度のロットの場合（図１（ホ）；５０％〜９０
％）は、良ウェハー（チップ良品率が９０％以上）につ
いては工程１７の処理を適用して周辺マーキングによる
除去のみとするが（図１−１８）、残りのウェハーにつ
いては未測定の被試験チップでは、ロット合計で不良の
後工程流出の可能性が最大５０％近くになるため、全数
測定するフローを選択する（図１−１９）。

【００３３】この場合の測定時間も、前記第１の処理と
同様に計算できるが、最大５０％の全数測定があるた
め、抜き取り割合が小さいときにはこの場合でも通常の
場合より短縮される。

【００３４】最後に第３の処理として、良ウェハーの割
合が低い場合は（図１（ヘ）；５０％未満）、未測定の
被試験チップは不良流出の可能性が更に増えるため、ウ
ェハー判定の結果によらず全数測定するフローを選択す
る（図１−１８）。この場合の試験時間は実質的には全
数を全項目測定し、さらに測定省略のための検討過程が
あるため、通常よりも長くなる。

【００３５】本発明の第２の実施例の試験方法の工程図
を示した図３を参照すると、第１の実施例との相違点
は、第１の実施例における、ウェハー判定工程において
良品率が１０％未満と判定された不良ウェハーを除去し
ていることである。それ以外の処理工程は第１の実施例
と同様であるから、ここでの説明は省略する。

【００３６】すなわち、サンプリング測定後のウェハー
判定時に非常に歩留の悪かったウェハーをを除去してい
るので、測定時間の短縮のみを考慮する場合にはこの第
２の実施例の方が有効である。

【００３７】上述した第１および第２の実施例の試験方
法によれば、１ロット内の各ウェハーについて、測定開
始後のサンプリング測定を行う際に、ウェハーの面内分
布を考慮して抜き取り箇所を決定しておき、その抜き取
り箇所の被試験チップのみを選択し、それを全項目試験
した結果により、ウェハー毎の良否判定と１ロット全体
の良否を判定する。良と判定されたウェハーについて
は、それ以後の被試験半導体チップの試験を省略するの
で測定時間の短縮に効果がある。

【００３８】特に小サイズで、ウェハー当たりのチップ
数が多く、実績として歩留の非常によい半導体装置の試
験に適用する場合、抜き取りの割合を小さく設定できる
ので効果が大きい。たとえば抜き取りの割合を１０％と
設定した場合、判定に必要な時間を除けば良ウェハーの
試験時間は通常の試験方法（全チップ全項目測定法）の
１０分の１となる。またそのロットが全て良ウェハーで
構成されていれば、ロットとしての測定時間もおよそ１
０分の１になる。

【００３９】測定したロットが低歩留のため、結果とし
て試験時間が長くなったとしても、他の大部分のロット
が非常に高歩留であれば、本試験方法を適用することは
全体としてその半導体装置の試験コストの低減に大きな
効果がある。

【００４０】また、試験されなかったチップが不良だっ
たとしても、現状では組立工程以降の選別試験において
全数試験しているので最終的な信頼性上の問題はない。

【００４１】

【発明の効果】以上説明したように本発明は、ロット内
のウェハーの全てを対象とし、これらウェハー上のあら
かじめ定めた抜き取り試験適用個所に位置する所定の半
導体チップを選択する第１の工程と、この第１の工程に
より選択された被試験チップにのみ所定の試験項目を全
て実施してウェハー毎の歩留を採取する第２の工程と、
得られた歩留から試験対象の全ウェハーの良品チップ総
数をこれらのウェハーの被試験チップ総数で除算して求
めたチップ良品率によりウェハーをあらかじめ定めた分
類項目ごとに分類する第３の工程と、この第３の工程の
分類結果を用いてあらかじめ定めた所定の測定フローか
らロットを選択する第４の工程とを有し、抜き取り箇所
の被試験チップのみを選択し、それを全項目試験した結
果により、ウェハー毎の良否判定と１ロット全体の良否
を判定する。良と判定されたウェハーについては、それ
以後の被試験チップの試験を省略するので測定時間の短
縮に効果がある。

【００４２】また、測定したロットが低歩留のため、結
果として試験時間が長くなったとしても、他の大部分の
ロットが非常に高歩留であれば、本試験方法を適用する
ことは全体としてその半導体装置の試験コストの低減に
大きな効果がある。選別試験において全数試験している
ので最終的な信頼性上の問題はない。

【図面の簡単な説明】

【図１】本発明の第１の実施例の試験方法を示す工程図
である。

【図２】図１のサンプリング測定の状況を示すウェハー
の平面図である。

【図３】本発明の第２の実施例の試験方法を示す工程図
である。

【図４】従来の半導体装置の試験方法の一例の工程図で
ある。

【図５】従来の半導体装置の試験方法の他の例の工程図
である。

【図６】従来の半導体装置の試験方法さらに他の例の工
程図である。

【符号の説明】

１１〜２０ 第１の実施例の試験方法における処理工
程 ２１ ウェハー ２２ サンプリング測定対象外のチップ ２３ サンプリング測定対象のチップ ３１〜４１ 第２の実施例の試験方法における処理工
程 ４０１〜４１０，５０１〜５２５，６０１〜６１０
従来例の試験方法における処理工程

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 半導体チップ群が形成されたウェハーの
   製造工程で、ＩＣテスタを用いて前記半導体チップの電
   気的特性を測定する半導体装置の試験方法において、ロ
   ット内の前記ウェハの全てを対象とし、これらウェハー
   上のあらかじめ定めた抜き取り試験適用個所に形成され
   た所定の前記半導体チップを選択する第１のフローと前
   記第１のフローにより選択された被試験半導体チップに
   のみ所定の試験項目を全て実施し、その実施結果から前
   記ウェハー毎の良品数をこのウェハー毎の被試験半導体
   チップ総数で除して求めた値をこのウェハーの歩留とし
   て前記ウェハー毎に採取する第２のフローとを実施する
   サンプリング測定の工程と、前記歩留まりを参照して、
   前記歩留が予め定める第１基準値以上である第１のウェ
   ハー判定水準と前記歩留が前記第１基準値よりも低く予
   め定める第２基準値以上である第２のウェハー判定水準
   と前記歩留が前記第２基準値未満の第３のウェハー判定
   水準とに従って前記ウェハーをそれぞれ分類し、かつ前
   記判定水準それぞれに識別フラグを設定するウェハー判
   定の工程と、試験対象の全ウェハーの良品チップ総数を
   これら全ウェハーの被試験半導体チップ総数で除して求
   めたチップ良品率が予め定める第３基準値以上であるウ
   ェハーのロットを判別する第１のロット判定水準と、前
   記チップ良品率が前記第３基準値よりも低く予め定める
   第４基準値以上であるウェハーのロットを判別する第２
   のロット判定水準と、前記チップ良品率が前記第４基準
   値未満であるウェハーのロットを判別する第３のロット
   判定水準とに分類し、当該ロットがどの水準に相当する
   かを判定して未測定の前記被試験半導体チップの試験の
   処理を決定するロット判定の工程とからなることを特徴
   とする半導体装置の試験方法。
2. 【請求項２】 前記ロット判定の工程は、前記第１のロ
   ット判定基準に分類されたロットの未測定の前記被試験
   半導体チップはマーキングによる除去のみとし前記試験
   を省略する第１の処理と、前記第２のロット判定基準に
   分類されたロットの未測定の前記被試験半導体チップの
   うち、前記第１のウェハー判定水準に分類されたウェハ
   ーはマーキングによる除去のみとし前記試験を省略する
   第１の判定フロー並びに前記第２および前記第３のウェ
   ハー判定水準に分類されたウェハーの未測定の前記被試
   験半導体チップは全数測定する第２の判定フローを実施
   する第２の処理と、前記第３のロット判定基準に分類さ
   れたロットの未測定の前記被試験半導体チップを全数試
   験する第３の処理とを用いる請求項１記載の半導体装置
   の試験方法。
3. 【請求項３】 前記ウェハー判定の工程が、前記所定の
   第２基準値以下の範囲を示す前記第３のウェハー判定水
   準に属する前記ウェハーを前記試験対象から除去する工
   程を有する請求項１記載の半導体装置の試験方法。