JP2903044B2 - ビデオ信号変換器及び方法 - Google Patents

Description

【発明の詳細な説明】 技術分野 本発明は、ビデオ信号変換器に関するものであって、
更に詳細には、ビデオ入力信号を受け付け且つそれらを
異なったスキャン速度を持ったビデオモニター上に表示
させるべく変換し且つ表示上特別の効果を与える汎用ス
キャン変換器に関するものである。

従来技術 種々のタイプのビデオ変換器が公知である。典型的な
ビデオ変換器においては、ビデオ入力信号があるスキャ
ン速度で供給され、且つ該ビデオ変換器内のプロセサが
その入力ビデオデータを変換器へ転送する。該変換器
は、デジタル形態に変換されたその情報をモニターへ供
給し、該モニター上で異なったスキャン速度で表示させ
る。典型的に、この変換は、実時間ではない。何故なら
ば、その変換は、最初に、ビデオ信号の全ての赤成分を
変換し、次いで全ての緑成分を変換し、次いで最後に全
ての青成分を変換するものだからである。このタイプの
スキャン変換は、実行上比較的廉価であるが、非常に速
度が遅い。

別のタイプのビデオ変換器は、時間ベース変換器（TB
C）と呼ばれるものであり、この場合、ビデオ信号は、
電荷結合素子（CCD）回路を使用して、アナログ形態で
格納される。従って、入力フレームの全体は実時間速度
で格納される。CCDの出力は、異なった速度でシフト
し、従ってスキャン変換を与える。別のタイプのビデオ
変換器においては、入力ビデオデータは、減少した分解
能又は減少したカラー品質で成分（通常、黒及び白成分
のみか、又はカラー成分）で採取される。該データは、
従来バーストモードと呼ばれているモードで転送され、
そのモードでは、入力回路が、情報を、システムデータ
バスを介してビデオ回路へ転送することを可能とする。
このタイプのスキャン変換器は、何等かの汎用適用を有
している。何故ならば、それは、殆どいずれの種類の回
路への転送も可能とするからである。それは、スキャン
変換器内のソフトウエアがハードウエアメモリ位置を記
憶せねばならないという欠点を有している。典型的に、
このシステムによって与えられる分解能は、非常に劣っ
ており、比較的少量の情報を実時間で転送することが可
能であるに過ぎない。

別のタイプの変換器は、ビデオカードであり、それ
は、ある一つの速度でビデオフレームを格納し、次いで
高価なマルチスキャンモニターを使用することにより、
格納したビデオフレームを非インターレース速度で出力
することを可能とする。別の欠点としては、ビデオカー
ドは、２つのスキャン速度の間を移行すべく継続的にプ
ログラムされねばならないことである。この変換器は、
実時間表示を与えるものではない。

従って、従来技術においては、ホストコンピュータに
よって使用するために及び異なったスキャン速度のビデ
オモニター上で表示すべく、即ちインターレースビデオ
から非インターレースビデオとするためにデジタル出力
信号を与える真の意味での実時間ビデオ変換技術は与え
られていない。変換器からのデジタル出力データを必要
とするコンピュータビデオシステムにおいて使用するた
めに使用可能な高分解能且つ高速度のビデオ変換器は存
在しない。

目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、ビデオ入力信号を
受け付け且つそれを異なったスキャン速度を持ったビデ
オモニター上で表示することを可能とし、その際に表示
に特別の効果を与えることを可能とする汎用のスキャン
変換器及び変換方法を提供することを目的とする。

構 成 本発明によれば、汎用ビデオスキャン変換器が提供さ
れ、それは、NTSC、PAL、EGA、VGA、又は典型的にはRGB
S、Ｓ−ビデオ又は複合形態でのその他のスタンダード
なビデオ入力を受け付け、且つこれらのビデオ入力を表
示するために変換し、且つそれらをウインドとして非イ
ンターレースビデオモニター上に重畳させる。本発明に
よれば、アップスキャン（upscan）速度は、フレームバ
ッファ分解能に依存する。アップスキャン変換器は、低
スキャン周波数のビデオを受け付け、且つそれをビデオ
情報を喪失することなしに高スキャン速度のモニター上
に表示することを可能とする。幾つかの動作モードが与
えられており、連続フレームグラビング（grabbing、即
ち掴み取り）、単一フレームグラビング（即ち、グラブ
−ホールド、乃至は掴み取り−保持）、及びダイナミッ
クスケーリング等の動作モードを包含している。これら
の各モードは、ウインド寸法決定及びビデオスクリーン
内でのウインド位置をユーザの制御下とすることを可能
とする。

本発明に基づいて提供される装置は、好適には、高分
解能画像を与える実時間ビデオ変換器である。本発明に
よれば、入力ビデオ信号が与えられたレート即ち速度で
本装置によって受け取られ、且つ変換後に、入力信号の
ものと異なったスキャン速度及び異なった分解能を持っ
たモニター上に実時間で表示させる。本発明の１実施例
によれば、各画素（ピクセル）は24ビットで表示され
る。従って、３原色ビデオカラーの各々に対するビデオ
信号に８ビットが与えられる。これは、各ビデオカラー
成分に対して256（2⁸）強度レベルを与える。従って、
各画素は、16,777,216（即ち256³）個のカラー、のいず
れか１つとすることが可能である。

従来公知の如く、Ｓビデオは、広がりつつあるスタン
ダード（基準）であり、それは、テレビに写しだされる
画像の品質を改善するために、市販の中間品質のビデオ
テープレコーダで使用されるものである。Ｓビデオは、
クロミナンスとルミナンス（輝度）とを包含する２ワイ
ヤ基準である。更に、典型的なテレビはインターレース
型モニターであり、その場合、各画面は、スクリーンの
１つのパスにおいて全ての奇数ラインが描かれ、次いで
第２のパスにおいて、偶数ラインがスクリーン上に描か
れることによって、描写される。従って、フレーム全体
を完成するのには、２つのフィールド、即ちパスを必要
とする。非インターレース型モニターは、従来高分解能
モニターであり、その場合、画面全体は１つの完全なパ
スで描写され、従ってフリッカーと呼称されるスクリー
ンリフレッシュの人工的な影響は除去される。又、連続
フレームグラビングは、連続的に入力情報を変換し且つ
それを非インターレース型モニター上に表示するプロセ
スである。典型的なテレビ放送の如く、連続という用語
は、このプロセスが実時間で行われるという事実のこと
を意味している。単一フレームのグラブ−アンド−ホー
ルド（grab and hold）ということは、一度に１つの
フレームを取るか又は幾つかのフレームを観察し且つそ
の特定の１つ又は幾つかのフレームに凍結することを意
味している。典型的には、このことは、例えばディスク
ドライブ等のコンピュータメモリ装置内に特定のフレー
ムを格納するために行われる。このプロセスは、テープ
編集又はフレーム編集及びアニメーション用に有用であ
る。ダイナミックスケーリングとは、フルサイズのスク
リーン画像を寸法を小さくして表示するプロセスを意味
している。

本発明によれば、ビデオ画像を最初にデジタル形態へ
変換し、次いで該デジタルデータを画素バッファへ供給
する。該デジタルビデオデータを、入力ビデオデータと
同期する速度で制御ラインを介して画素バッファへ書き
込む。制御シーケンサが、画素バッファへ書込パルスを
供給し、それは画素バッファの充填を開始する。該制御
シーケンサは、又、該データを画素バッファから読み取
る速度を制御する。データが画素バッファから抽出され
ると、制御シーケンサは、同時的に、フレームバッファ
制御ラインをトグル動作すると共に、画素バッファデー
タを、フレームバッファデータバスを介して、フレーム
バッファ内に書き込む。ホストプロセサは、任意の時間
において、アドレス発生器内に異なったスタートアドレ
スをロードすることによって、変換したビデオのスクリ
ーン位置を変化させることが可能である。該ホストプロ
セサは、又は、該変換をスタート及びストップさせるこ
とが可能であり、又、変換したビデオ画像のウインド寸
法をダイナミックにスケール、即ち拡縮させることが可
能である。該フレームバッファは、例えば従来コンピュ
ータ内に設けられる如く、変換したビデオ信号をモニタ
ー及び／又はデジタルメモリ装置へ供給する。

実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。

第１図は、本発明の１実施例に基づいて構成された変
換器を示した概略ブロック図である。図示した如く、デ
ジタルビデオデータ、即ちホストから又は従来のビデオ
アナログ信号フォーマットから既にデジタル形態へ変換
されているデータは、ライン２上を画素バッファ４へ送
給される。画素バッファ４は、フレームバッファデータ
バス６上のデータを従来のフレームバッファ８へ供給す
る。フレームバッファ８は、従来「ダム（dumb）」フレ
ームバッファ、即ち内蔵されたインテリジェンスを有す
ることのないフレームバッファと呼ばれる要素を有して
いる。従来公知の如く、フレームバッファ８は、ビデオ
RAM（VRAM）、ビデオRAM制御器、及びデジタル・アナロ
グ出力変換器等を有している。更に、フレームバッファ
８内には、これらの構成要素を一体的にリンクし、且つ
VRAMの内容をモニター12上に表示するためのタイミング
回路が設けられている。

従って、該データは、フレームバッファ８内のビデオ
RAM内に書き込まれ、ビデオRAMの出力はフレームバッフ
ァ８内の従来のデジタル・アナログ変換器（不図示）へ
供給され、且つ該デジタル・アナログ変換器の出力はビ
デオモニター12へ供給されて、画像を表示する。従っ
て、フレームバッファ８の出力は、モニター12のスクリ
ーンをビデオRAM内に格納されているデータで連続的に
リフレッシュする。画素バッファ４は、好適には、ビデ
オデジタルデータ情報の幾つかの画素（１実施例におい
て64画素）を保持するのに十分な格納能力を有してい
る。画素バッファ４内のデータのステータス（即ち、フ
レームバッファ８へ書き込むことが可能な画素バッファ
４内にデータが或るか否か）が、ステータスライン16上
の画素及びフレームバッファ制御シーケンサ14へ供給さ
れる。制御シーケンサ14は、好適には、クロック信号18
の形態でのタイミング信号、及び水平及び垂直同期信号
20が供給される。更に、フレームバッファ８がビジーで
あるか否かを表すフレームバッファ８からのフレームバ
ッファビジーステータス信号22も制御シーケンサ14へ供
給される。

画素バッファ４は、好適には、デジタル化されたビデ
オデータの画素当たり24個のビットを有することが可能
である（しかし、それに制限されるものではない）。フ
レームバッファデータバス６への画素バッファ４の出力
は、好適には、各８ビットの赤、緑及び青のデータを有
している。赤チャンネル（不図示）は、好適には、最小
桁バイトであり且つデータビット０乃至７上に存在す
る。緑チャンネル（不図示）は、好適には、データビッ
ト８乃至15上にあり、且つ青チャンネル（不図示）デー
タビット16乃至23上にある。データビット24乃至31は、
典型的には、使用されない。

ホストプロセサは、スキャン変換が進行中に、プロセ
サアドレス／データ／制御バス23上の信号をフレームバ
ッファ８へ供給することによってフレームバッファ８内
のVRAMへ直接アクセスすることも可能である。このマル
チタスクの特徴は、スキャン変換を、フレームバッファ
８への直接的ホストアクセスと共存することを可能と
し、且つ幾つかの動作モードを有している。これらの種
々のモードは、どれほどの時間フレームバッファ８が、
ホストアクセスに対してスキャン変換に割り当てるべき
であるかをユーザが選択することを許容する（即ち、１
実施例においては、該モードは、スキャン変換が、95
％、50％、30％又は20％の時間実行され、残りの時間が
直接的ホストアクセスである）。

このマルチタスク特徴は、ホスト対フレームバッファ
８アクセス期間中にバス23上のプロセサアドレス、デー
タ及び制御信号をラッチ（保持）することによって達成
される。次いで、該ホストは、典型的には20マイクロ秒
である所定の期間の間オフ状態に保持される。次いで、
フレームバッファ８が、ライン22上のフレームバッファ
ビジー信号をアサート、即ち活性化させ、次いで、ホス
トトランザクションが行われる。実際のトランザクショ
ン期間中、画素バッファ４は、データのバックアップを
開始する。これは問題ではない。何故ならば、ビデオブ
ランキング期間中、画素バッファ４は空にするのに十分
な時間を有しているからである。

スキャン変換専用の時間の割合が50％未満に選択され
ると、変換器は、減少された速度（非実時間）で動作す
る。即ち、一つ置きのフレームが変換される。このこと
は、ホストプロセサがフレームバッファ８の完全な制御
を有する場合の一層長い時間を許容する。

本変換器の動作は、制御シーケンサ14の制御レジスタ
内に位置されているスタートビットをクリアする（ゼロ
にセットする）ことによってホルト、即ち停止される。
制御シーケンサ14は、フレームバッファ制御ライン28上
のフレームバッファ８へコマンドを発行する。これらの
制御ライン28は、画素バッファ４データをVRAM内に書き
込むために必要とされるVRAMタイミングを発生する。

制御シーケンサ14は、通常、アイドル（IDLE）状態に
ある。スタートビットが１にセットされると、制御シー
ケンサ14は、バッファ読取／書込ライン15、ステータス
ライン16、出力イネーブル（OE）制御ライン17を使用し
て、画素バッファ４の全ての側面を制御する。フレーム
バッファスクリーンリフレシュ／転送サイクル期間中、
フレームバッファビジービット（ライン22上）は１の値
となる。このことは、制御シーケンサ14に警告を与え、
且つ制御シーケンサ14をして一時的にシャットダウンさ
せ、即ちトライステート条件とさせ、且つ全ての出力信
号6,28,37は、不活性状態となる。このことは、この時
に、プロセサがフレームバッファ８の制御を取り戻すこ
とを可能とさせる。

然し乍ら、画素バッファ４は、データで充填され続
け、且つバックアップを開始する。然し乍ら、このこと
は、問題ではない。何故ならば、各入力ビデオスキャン
ラインの終わりにおける従来のブランキング期間中に、
画素バッファ４は、そのデータをフレームバッファ８へ
アンロードさせるのに十分な時間を有しているからであ
る。画素バッファ４が、それが新たなビデオスキャンラ
インのスタートにおいて空ではない点にまでバックアッ
プされると、制御シーケンサ14が、リセットライン（バ
ッファR/Wライン15のひとつ）上にコマンドを与えるこ
とによって画素バッファ４の内容をクリアする。制御シ
ーケンサ14は、ストップ／スタートライン30、アドレス
制御ライン32、出力イネーブル（OE）制御ライン34によ
って、アドレス発生器36へ接続されている。アドレス発
生器36内のアドレスレジスタ（第６図参照）は、スキャ
ンされるべきウインドの左上角部に対応するリニアアド
レス値−好適には1,152である何等かの値を有する読取
／書込レジスタである。

該アドレスレジスタの出力は、アドレス発生器ブロッ
ク内に位置されている加算器へ供給される。該加算器
は、前の内部の計算されたアドレスに基づいて全てのス
キャンラインのスタートアドレスを計算する。奇数フィ
ールドの最初のラインを除いて、１実施例においては2,
304である値を、全ての新たなスキャンラインのスター
トにおける内部的に計算されたアドレスへ加算される。
奇数フィールドの最初のラインにおいて（従来、奇数及
び偶数フィールドが交互に与えられて１つのスクリーン
画像を形成している）。値（１実施例においては1,15
2）が該内部的に計算されたアドレスへ加算される。こ
の値1,152は、１つのタイプのモニターに対してライン
当たりの可視水平画素数である。この加算の結果は、ア
ドレス発生器内のカウンタ内にロードされる。該カウン
タは、制御シーケンサ14の制御下において、フレームバ
ッファ８へ書き込まれるべき全ての画素に対して１だけ
インクリメントされる。従って、該カウンタは、インク
リメントされるアドレスを発生し、それはフレームバッ
ファアドレスバス37上をフレームバッファ８へ供給され
る。前述した如く、アドレス発生器36は、該プロセスに
よって供給される制御信号26の制御下にある。アドレス
発生器36の入力端は、又、プロセサアドレス／データバ
ス24へ接続されており、従ってアドレス発生器36は、そ
のスタートアドレスに対してプログラムすることが可能
である。

次に、第２図に概略ブロック図で示した本発明の別の
実施例について説明すると、この実施例においては、付
加的な回路及びユーザインターフェースが設けられてい
る。

第２図に示した如く、種々のタイプのビデオアナログ
入力信号44、即ちRGBS、Ｓビデオ、及び複合ビデオがDC
回復及びデコーダ回路46へ供給される。RGBS信号はRGB
（Red即ち赤、Green即ち緑、及びBlue即ち青）及び同期
（Synchronization）のことを意味しており、これはス
タンダードなRGBS信号である。Ｓビデオは、前述した如
く、スーパービデオ（Y/C）である。複合ビデオは、従
来の１ワイヤビデオ伝送（全世界を通じて受け入れられ
ているテレビフォーマット）であり、その場合、クロミ
ナンス及び輝度成分は単一の導体上に一体的に多重化さ
れる。従って、本発明によれば、第２図に示した実施例
は、これら３つのタイプの全てのビデオ信号を受け付け
ることが可能である。本発明によれば、その他のタイプ
のアナログビデオ信号を変換させることも可能である。

DC回復とは、入力ビデオ信号の電圧レベルを特定のDC
電圧バイアスレベルから基準電圧レベルへ変化させるDC
回復プロセスのことを意味している。従って、電圧対電
圧レベル調節が、全てのスキャンラインにおいてダイナ
ミックな態様で与えられており、従って画像が一層明る
くなったり又は暗くなったりすると、この作用はDC信号
レベルに影響を与えることはない。殆どの場合に、この
入力信号はAC結合型であるから、完全なDC成分、典型的
には1.0Vオフセット、が除去され、且つその信号は、好
適には3.5Vであるデコーダ回路に便利なバイアスレベル
でフロートする。

ブロック46内のビデオデコーダは、複合ビデオ、又は
Ｓビデオ又はRGBS信号をレッド（赤）とグリーン（緑）
とブルー（青）の成分へ変換することを必要とするアナ
ログ成分を有している。ブロック46のデコーダは、更
に、RGBSビデオ源及び上述した如きその他のタイプのビ
デオもスイッチインする従来のビデオスイッチを有して
いる。デコードされた赤、緑及び青の成分50は、画素バ
ッファブロック52及びADC内の従来のアナログ・デジタ
ル変換器（ADC）へ供給される。各RGBS信号成分は、ブ
ロック52内において８ビット値にデジタル化される。従
来、０の値が黒であり、且つFFの値がフルオン、即ち最
大信号強度である。

デコーダ46は、更に、電圧制御型クリスタルオシレー
タ（VCXO）及びローバスト（robust、即ち堅牢な）位相
検知器回路56に対して条件付き水平同期パルス（CSYN
C）を供給する。これらのVCXO及びローバスト位相検知
器56は従来公知である。VCXOはシステムクロック信号及
びサンプルクロック信号58をADC及び制御シーケンサ62
へ供給する。VCXOは、入力条件付水平同期パルス（CSYN
C）54へフェーズロックされる。VCXOはクロック信号58
を発生し、それは、本発明の１実施例に従えば、水平同
期パルス（CSYNC54）よりも776倍早い（NTSCの場合）か
又は944倍早い（PALの場合）。これらのクロック信号周
波数は、夫々、12.2098MHz及び14.750MHzの周波数に対
応する。

ブロック56内のローバスト位相検知器は、インテリジ
ェント位相検知を可能とする内部処理を具備する回路で
ある。従って、基準信号（即ち、CSYNC信号54）がしば
らくの間休止すると、ローバスト位相検知器は、バウン
スオーバする、即ち該信号の欠落部分に亘ってフライホ
イール動作する。従って、入力基準信号54内の僅かな中
断を許容される。更に、ローバスト位相検知器56は、大
きな位相エラーを検知し且つこれらのエラーを考慮にい
れてダイナミックにそれ自身再調節することが可能であ
る。このことは、有益である。何故ならば、多くの廉価
なビデオテープレコーダにおいて、同期信号54が外部的
に注入され、且つ最大で、１ライン（180゜）同期ズレ
とすることが可能である。ローバスト位相検知器は、こ
の180゜の位相ずれ条件を検知し、且つこの条件から回
復する。制御ライン59は、ローバスト位相検知器回路
を、制御シーケンサ62へ接続している。制御ライン59
は、いつ有効なビデオデータが使用可能であるかを通告
する。

本発明のこの実施例によれば、第１図に示した実施例
に関連して説明した画素バッファと同一のブロック52内
にアナログ・デジタル変換器が設けられている。ブロッ
ク52内の画素バッファは、従来のFIFOメモリの形態とす
ることも可能であり、又は一連のラッチ型フリップフロ
ップ回路とすることも可能である。従って、デコーダ46
及びブロック52内のアナログ・デジタル変換器によって
デジタルフォーマットに変換された情報は、画素バッフ
ァブロック52へ供給される。上述した画素バッファは、
フレームバッファ64がビデオRAMメモリの制御を取り戻
さねばならないか又はその制御を持っている期間中、使
用中である。ビデオRAMの内容は、モニターにとって正
しく且つフレームバッファに対して正しい速度で表示さ
れねばならないので、モニター80スクリーンのアップデ
ートがモニター80との同期ロックを喪失することを防止
するために、前記制御が必要とされる短い期間が存在し
ている。次いで、画素バッファ52は、フレームバッファ
データバス57上を入力データをフレームバッファ64へ供
給する前に、該入力データ数個の画素分の期間の間バッ
ファする。メモリ制御が放棄されると、制御シーケンサ
62（画素バッファ52を制御する）は、フレームバッファ
64内のビデオRAMのアップデートを継続する。画素バッ
ファ52の寸法は、絶対的に最下位のスキャン速度と絶対
的に最高のスキャン速度との間の差異によって決定され
る。この差異が大きければ大きい程、必要とされる画素
バッファ52の寸法は一層大きい。本発明の１実施例によ
れば、画素バッファ52は、64画素を保持し、各24ビット
が15.734KHzのスキャン速度から64KHzの１つへ移行す
る。

前述した如く、画素バッファ52のコンフィギュレーシ
ョン、即ち形態は、従来のフリップフロップ、又はFIFO
型メモリとすることが可能である。本発明の１実施例に
よれば、該FIFOメモリは、廉価であるという理由で使用
される。FIFO型メモリの使用が好適である別の理由は、
正確なスキャン速度が知られていない場合に、FIFO型メ
モリの可変能力が、可変スキャン速度に対処することが
可能だからである。従って、ラッチ型フリップフロップ
は、最高スキャン速度と最低スキャン速度との間のスキ
ャン差異が既知であり、従って必要とされるラッチ型フ
リップフロップの正確な数を与えることが可能である場
合に、使用される。

画素及びフレームバッファ制御シーケンサ（「制御シ
ーケンサ」）62は、第１図の実施例に関連して説明した
のと同様の態様で、画素バッファ52及びフレームバッフ
ァ64を制御する。制御シーケンサ62も、ライン63上をデ
コーダ46へDAC（デジタル・アナログ変換器）制御信号
を供給する。これらの信号は、ユーザが、デコーダ46内
において、輝度、コントラスト、ヒュー、及び飽和を調
節することを可能とする。制御シーケンサ62は、バッフ
ァ読取／書込ライン66、ステータスライン68、OE制御ラ
イン70によって画素バッファ52へ接続されており、且つ
制御ライン74によってフレームバッファ64へ接続されて
いる。制御シーケンサ62は、好適には、入力及び出力信
号の速度を制御する状態マシンである。制御シーケンサ
62がトリガーされてフレームグラブを開始すると、制御
シーケンサ62は、例えば水平及び垂直同期信号20又はど
のフレームのラインがライン59上に与えられているかを
表す信号等の特定の入力信号を探す。

該フレームのこのアクティブなスキャンラインにおい
て、制御シーケンサ62は、画素バッファ書込（buf R/
W）ライン66上でコマンドを受け取ると、画素バッファ5
2の充填を開始し、且つフレームバッファ制御ライン74
を介してフレームバッファ64内のビデオRAMへの書込を
開始する。又、制御シーケンサ62は、ライン78上のフレ
ームバッファビジー信号を探す。このフレームバッファ
ビジー信号は、フレームバッファ64がビジー、即ち使用
中、であることを表すフィードバック信号であり、従っ
てフレームバッファ64が正にリフレッシュサイクル又は
ホストアクセスを実行するところであり且つフレームバ
ッファ64内のビデオRAMの制御を必要とすることを制御
シーケンサ62に警告する。フレームバッファ64へのホス
トアクセスは、プロセサアドレス／データ／制御バス79
上でフレームバッファ64のホストポート77へ直接的にホ
ストによってデジタルビデオデータを与えることによっ
て実行される。ホストポート77は、アドレス／データ／
制御バッファ及びラッチ（不図示）を有している。

この時に、制御シーケンサ62は、フレームバッファ64
への全ての信号をインアクティブ乃至は不活性状態とさ
せることによって、即ちトライステートに移行させるこ
とにより、フレームバッファビジー信号をアクノレッ
ジ、即ち認知し、従ってフレームバッファ64がデータを
モニター80へ送給するタスクを実行することを許容す
る。同時に、制御シーケンサ62は、入力信号のサンプリ
ングを停止しないが、その代わりに、それらを画素バッ
ファ52へ指向させる。このバッファ動作ステップは、入
力ビデオ信号44が性質上連続的なものであるために、必
要とされる。ライン78上のフレームバッファビジー信号
が、フレームバッファ64がもはやビジーではないことを
表すや否や、制御シーケンサ62は新たなサイクルを開始
する。OE（出力イネーブル）制御ライン70、82は、画素
バッファ52及びアドレス発生器84の夫々に対してフレー
ムバッファバスラインをトライステート状態とさせる制
御信号を担持する。

上述した如く、制御シーケンサ62は、更に、アドレス
発生器84を制御し、本実施例においては、これはモード
制御、アドレス、及び寸法決定用レジスタを有してい
る。本実施例におけるアドレス発生器84は、第１図に関
連して説明した前の実施例におけるアドレス発生器と同
様であり、且つ２つのステージを有している。プロセサ
データは、プロセサアドレス／データバス86上をプログ
ラムアドレス発生器84、モード制御、アドレス、及び寸
法決定用レジスタへ供給される。プロセサ（ホスト）制
御ライン87は、プログラムした情報の上述したレジスタ
内への実際の書込を行う。このことは、本装置のユーザ
インターフェース部分を以下に説明する如くにアクティ
ブ、即ち活性状態とさせることを可能とさせる。

アドレス発生器84のアドレスレジスタは、従来技術で
は画像の左上角であるスクリーン上のどこに画像を配置
すべくというスタート位置を収納している。この配置
は、ウインド、即ちフルサイズのモニタースクリーンよ
りも小さな寸法のスクリーン上に与えられる画像、を与
えることを可能とする。フィードバックループ（即ち、
ストップ／スタートライン88）が、制御シーケンサ62と
アドレス発生器84との間に設けられている。従って、ア
ドレスはアドレス発生器84によってインクリメントさ
れ、且つデータはフレームバッファ64VRAMへ書き込まれ
る。従って、フレームバッファ64へのデータは、画素バ
ッファ52から、フレームバッファデータバス57上に供給
され、且つ該データのアドレスはフレームバッファアド
レスバス92上のアドレス発生器84によって与えられる。
フレームバッファビジー信号がフレームバッファビジー
ライン78上を制御シーケンサ62に到達すると、制御シー
ケンサ62はデータの流れをシャットダウンし且つフレー
ムバッファ64へのアドレス92及び制御ライン74もシャッ
トダウンする。この時に、アドレス発生器84はアドレス
のインクリメント動作を停止する。従って、アドレスと
データとは、アドレス発生器84及び制御シーケンサ62が
再度スタートされると、データがモニター80のスクリー
ン上のどこに配置されることを意図されているかという
点において、常に合致している。従って、アドレス発生
器84をバッファすることは必要ではない。位相検知器56
のステータスは、ステータスライン94上でアドレス発生
器84へ供給され、ホストプロセサがこのビットをポール
し且つ入力ラインビデオに関する情報を獲得することを
可能とする。

本発明によれば、上述した如きユーザインターフェー
スが与えられる。このユーザインターフェースは、好適
には、ホストコンピュータシステムのプロセサ上で稼動
するＣ言語プログラムの形態のソフトウエアで実現され
ている。このソフトウエアユーザインターフェースの目
的は、上述した如くスケーリング及びウインド位置レジ
スタへのアクセスを可能とすることにより、本変換器を
ユーザーフレンドリー、即ち使い勝手いの良いものとす
ることである。この画像走査特徴は、本変換器の使用特
性を向上させている。

以下の説明は、本発明に基づいてのソフトウエア動作
の説明である。全ての内部レジスタは32ビットフォーマ
ットを有している。レジスタデータは、８個の最小桁ビ
ットであり、即ちD07−D00である。制御シーケンサ62内
の制御レジスタ（第３図参照）は、プロセサに関連する
ソフトウエアが、第２図のビデオ源44を選択し、本変換
器の動作をスタート及びストップさせ、且つプロセサア
ドレス／データバス86及びプロセサ制御信号87の使用に
よりウインドスケーリングをイネーブルすることを可能
としている。該制御レジスタは読取／書込レジスタであ
る。SDAビットは、直列データのことを示している。SCL
ビットは、直列クロックのことを示している。SCLビッ
トは、輝度、コントラスト、ヒュー、及び画像の飽和を
デジタル的に制御することを可能とするブロック46内の
DACへの通信ビットである。Ｘで示した２ビットは、本
発明のこの実施例においては使用されない。FSビット
は、ブロック84内の寸法レジスタがアクティブとなるこ
と（即ちスケーリング）をイネーブルさせるためのフル
サイズビットである。FSビットにおける値１は、寸法レ
ジスタがフルサイズ画像を与えることをイネーブルす
る。スタートビットは、このレジスタ内の１が本変換器
の動作をスタートさせるために使用される。このスター
トビットにおける値が０であると、本変換器の動作を停
止させる。VS1及びVS0ビットは、ビデオ源44（第２図参
照）の選択を表す。以下の表に示す如く、VS1及びVS0
は、複合又はＳビデオ又はRGB入力を表すために使用さ
れる VS1 VS0 ０ ０ 複合 ０ １ Ｓビデオ １ Ｘ RGB 従って、この好適実施例によれば、ビデオ入力のタイ
プは、VS1とVS0ビットの使用によって自動的に検知さ
れ、且つIDC（入力デバイス接続）ビットと比較され
る。

第４図におけるステータスレジスタ（ブロック84内の
モード制御の一部）は、図示した如くのビットを有して
いる。IDCビットが１であると、このことは、制御レジ
スタにおけるVS1及びVS0ビットによって選択されるビデ
オ源がアクティブであることを表す。IDCビットに対す
る値が０であると、ビデオ源への接続が不良であるか、
又はビデオ源へのパワーがないことを表す。IDCビット
は、有効ビデオ源が選択されたか否かを決定するために
ポールされる。SCLDビットは上述した如きビットであ
る。VSYNCビットがゼロであると、このことは、選択さ
れたビデオ源が垂直リトレース中であることを表す。VS
YNCビットは、典型的に、フルフィールドが完全である
ことを確保するためにフレームを凍結する期間中に使用
される。

この実施例におけるブロック84内に設けられる別のレ
ジスタは、ｘ−ｙ寸法レジスタ（第５図参照）であり、
それはダイナミックウインド寸法決定を可能とする。16
個の内の値の１つを各ｘ及びｙニブル内にロードするこ
とが可能である。ｘ及びｙは、モニター80のスクリーン
上のウインドとなるように、画像の寸法を減少させる場
合に、画素がｘ及びｙ方向において破棄される速度であ
る。

ダイナミックウインドスケーリングは、ユーザがビデ
オウインドを種々の寸法にスケーリング、即ち拡縮する
ことを可能とする。画素脱落方法を使用してこのタスク
を実行する。この方法においては、入力デジタル化画素
データは画素バッファ52内に選択的に書き込まないもの
とする。ｘ方向において、画素は選択的に書き込まれる
ことがない。ｙ方向においては、全ラインが選択的に書
き込まれることがない。制御信号X_SIZE及びY_SIZE（選
択的画素脱落を与えるブロック84内の寸法決定回路から
の出力）は、直接的に、制御シーケンサ62内に入る。X_
SIZE又はY_SIZEが活性状態であると、制御シーケンサ62
は、X_SIZE又はY_SIZEが活性状態である限り、画素バッ
ファ52への書込動作をディスエーブルする。何故なら
ば、選択したウインド寸法を受け入れるために、画素及
びラインを脱落させることが可能だからである。

この選択的画素脱落を達成することが可能な幾つかの
アルゴリズムがある。その１つは、n/mアルゴリズムで
あり、ｍは入力可視デジタル画素の全数であり（前画素
バッファ52）、且つｎはスキャン変換ビデオウインド内
に所望される画素数である。ｘ方向において、ｍは640
に等しい。ｙ方向において、画素の代わりに水平ライン
がカウントされるという点を除いて、同一の公式を適用
可能であり、且つｙ方向において、ｍは480である。

本発明の１実施例においては、このアルゴリズムの簡
単化したものを具体化している。この具体例は、16個の
固定ウインド寸法を可能とさせる。このために、ブロッ
ク84内２個のｘ−ｙ寸法レジスタは、各々が４ビットで
あることを必要とするに過ぎない（即ち、１個の８ビッ
トレジスタを第５図に示した如くに２つのニブルに区画
したもの）。固定スケール寸法に対して実行される公式
は、（15−ｄ）／（16−ｄ）であり、ｄはウインドスケ
ール比を制御する。このｄの値は、プロセサアドレス／
データバス86及びプロセサ制御信号バス87からｘ−ｙ寸
法レジスタ内にロードする。このｘ−ｙ寸法レジスタ
は、異なった値でロードして、ウインドに「ストレッ
チ」した、即ち引き延ばされた感じを与えることが可能
である。フルサイズ（640×480）は、制御／ステータス
レジスタ内のFSビットをセットすることによって達成さ
れる。このｘ−ｙ寸法レジスタ及び制御／ステータスレ
ジスタは両方共ブロック84内に位置されている。

第２図のアドレス発生器84内のリニアスタートアドレ
スレジスタは、表示されるべきウインドの左上角の値
（即ち、ウインド位置）−前述した如く好適には1,152
である値を有している。第６図は、３個の８ビットレジ
スタとして示したこのレジスタのビット配置を示してい
る。本発明のこの好適実施例によれば、リニアスタート
アドレスレジスタは、リニアフレームバッファ方法の形
態であり、そのアドレスは全てライン毎に一つのストリ
ームの形態である。一方、左端が常に偶数二進ブレーク
ポイント（即ち、256、512、768、1024等）にある二進
タイプのストリームを使用することが可能である。従っ
て、リニアアドレス構成が本発明に従って使用されてい
る。

本発明の別の実施例によれば、上述した回路はASICフ
ォーマットで実現される。第２図に示したブロック56、
62、84の各々は、従来製造される１つ又はそれ以上のAS
ICチップとして実現されている。該ASICチップは、集積
回路内に設けられるものと同一の論理回路及びその他の
構成要素を包含している。該回路は、他の実施例と異な
るものとすることが可能である。ASICチップ＋フレーム
バッファ64回路は、好適には、プリント回路基板上に表
面装着し、且つ相互接続する。そのプリント回路基板
は、好適には、ホストコンピュータのバスと便利に相互
接続する公知のタイプのものとする。

本発明の１実施例は、画素毎を基礎として、フレーム
バッファメモリ内に書き込むデータを制御する方法を包
含している。この方法は、任意の形状の多数のオーバー
ラップするウインドのクリッピング、グラフィック又は
文書の重ね合わせ、及びアニメーションをサポートして
いる。ウインドクリッピングは、複数個のグラフィック
ウインドをオーバラップさせ且つその内の１つを、たと
え現在のビデオウインドが活性状態（即ち、システムが
ビデオを実時間で変換中）であっても、最前部のウイン
ドとさせることである。これらのウインドは、任意の形
状及び寸法とすることが可能である。

ウインドクリッピングは、各画素に対しRAM内のメモ
リビットを専用とさせることによって達成される。この
専用メモリビットは、別の実施例においては、フレーム
バッファビットの一つである。従って、幅がＸビットで
あり高さがＹビットであり（スクリーン画素幅及び高
さ）且つ１ビットの深さのプレーン、即ち面が確立され
る。この専用ビットは、特定の画素に対する入力デジタ
ルビデオをフレームバッファ８内に書き込むべきか否か
を決定する。従って、この専用メモリビットは、１ビッ
ト深さのプレーンを表し、そのアレイ特性はフレームバ
ッファ８のものと合致する。この１ビット深さプレーン
は、以後、マスクプレーンと呼称し、第７図にMASK RA
M90として示したものである。第７図は、MASKプレート9
0への付加的な入力及び出力束ハードウエア制御ライン
を除いて第１図のものと同様である。

システムがフレームバッファ８内のウインドをアップ
デートすると、マスクプレーン90はウインドの位置（即
ち、全てのウインドの「シャドウ」即ち影）に関する情
報を有している。最前部ウインドは、通常、アップデー
トされるべき最後のウインドである。現在のビデオウイ
ンドは、ラインビデオウインドが最前部ウインドとなる
ためには、現存する影をクリアせねばならない。現在の
ウインドが活性状態であると、MASK RAM90からのデー
タが読み取られ且つ制御シーケンサ14によって評価され
る。画素毎を基礎として、フレームバッファ制御28を介
しての現在のビデオは、既存のウインドの影に遭遇する
と、禁止される。この方法は、他のウインドを最前部ウ
インドとなることを可能とし、且つ現在のビデオウイン
ドをクリップすることを可能とする。

マスクプレーン90はプロセサアドレス／データ／制御
バス23及びフレームバッファ制御ライン96を介してシス
テム適用によってアクセスすることが可能であるから、
マスクプレーン90は、例えばグラフィック又は文書の現
在のビデオウインドへの重ね合わせ等の特別の効果のた
めに使用することも可能である。このことは、任意の形
状の影、即ちウインド、文字、及び記号、をマスクプレ
ーン90内に書き込むシステム適用によって達成される。
マスクプレーン90内に書き込まれるデータは、現在のビ
デオウインドのどの領域をクリップすべきかを決定す
る。

マスクプレーン90は、３本の制御ライン92、94、96へ
接続されている。制御ライン92は、制御シーケンサ14が
マスクプレーン90を制御してマスクプレーン90データ
（即ち、シャドウ、乃至は影）が制御シーケンサ14によ
って評価され、従って制御シーケンサ14が書込を禁止す
ることが可能であることを可能とする。制御ライン94
（フレームバッファ制御28の一部）は、マスクプレーン
90がフレームバッファ８へ書込−禁止制御信号を供給す
ることを可能としている。制御ライン96は、フレームバ
ッファ８がマスクプレーン90を制御することを可能とし
ている。マスクプレーン90は、それに書き込むべき「シ
ャドウ（影）」データを有することを必要とし、従っ
て、該シャドウデータは制御シーケンサ14によって評価
することが可能である。制御シーケンサ14は、フレーム
バッファ制御28の使用によりフレームバッファ８への書
込を禁止することが可能である。マスクプレーン90は、
フレームバッファ８からのデータを受け取るためにフレ
ームバッファデータバス98へ接続されている。

以上、本発明の具体的実施の態様に付いて詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明の１実施例を示した概略ブロック図、第
２図は本発明の別の実施例を示した概略ブロック図、第
３図乃至第６図は第２図の実施例に従ったレジスタを示
した各概略図、第７図は本発明の更に別の実施例を示し
た概略ブロック図、である。 （符号の説明） 4:画素バッファ 8:フレームバッファ 12:モニター 14:制御シーケンサ 36:アドレス発生器 46:デコーダ回路

フロントページの続き (72)発明者 デイビッド エム．スミス アメリカ合衆国，カリフォルニア 95008，キャンベル，ウエストモント アベニュー 48922 (56)参考文献 特開 昭58−91492（ＪＰ，Ａ) 特開 昭60−198588（ＪＰ，Ａ) 特開 昭61−125294（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】ビデオ信号を変換するビデオ信号変換器に
   おいて、 ビデオ信号の一部を格納する画素バッファ、 前記ビデオ信号の表示位置を決定するアドレス発生器、 前記画素バッファに動作結合されており前記ビデオ信号
   と前記表示位置とを格納するフレームバッファ、 前記フレームバッファ内に格納されている複数個の表示
   ウインドの各々の位置に関するデータを収納するメモ
   リ、 互いに前記複数個の表示ウインドの出現を制御するため
   に前記データを使用する手段、 前記画素バッファ及び前記アドレス発生器に動作接続さ
   れており所定のイベントの発生により前記画素バッファ
   内に格納されているビデオ信号の一部及び表示位置を前
   記フレームバッファへ供給する制御シーケンサ、 を有しており、ホストプロセサが制御バスを介して直接
   的にフレームバッファへアクセスすると前記フレームバ
   ッファは前記制御シーケンサへビジー信号を供給して前
   記制御シーケンサを一時的に不活性状態とさせることを
   特徴とするビデオ信号変換器。
2. 【請求項２】ビデオ信号を変換するビデオ信号変換方法
   において、 ビデオ信号の一部を格納し、 所定のイベントの発生により前記ビデオ信号の格納した
   部分をフレームバッファへ供給し、 前記ビデオ信号に対するディスプレイ上の位置を決定
   し、 前記フレームバッファ内に格納されている複数個のディ
   スプレイウインドの各々の位置に関するデータを格納
   し、 前記格納したデータによって前記複数個のディスプレイ
   ウインドの各々の出現を相対的に制御し、 前記フレームバッファ内の前記ビデオ信号の部分を前記
   決定した位置において前記ディスプレイへ供給する、 上記各ステップを有しており、ホストプロセサが制御バ
   スを介して直接的にフレームバッファへアクセスすると
   前記フレームバッファは前記制御シーケンサへビジー信
   号を供給して前記制御シーケンサを一時的に不活性状態
   とさせることを特徴とするビデオ信号変換方法。