JP2901124B2 - 安定化電源回路 - Google Patents
安定化電源回路Info
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Description
【０００１】
【産業上の利用分野】本発明は２電源方式のレギュレー
タに設けられる安定化電源回路に関する。
タに設けられる安定化電源回路に関する。
【０００２】
【従来の技術】従来の三端子レギュレータに代表される
シリーズ型レギュレータの安定化電源回路を図を参照し
て説明する。図２は従来の安定化電源回路の回路図、図
３は２電源方式の安定化電源回路の回路図である。従来
の安定化電源回路は、図２に示すように、トランジスタ
Ｑ１、Ｑ２・・・Ｑ１０からなる基準電圧発生回路と、
出力トランジスタＱ１１と、抵抗Ｒ６、Ｒ７、Ｒ８、ト
ランジスタＱ１２からなる消費電力抑制回路と、ツェナ
ーダイオードＺＤ、抵抗Ｑ９からなるツェナーダイオー
ド回路とを含んでいる。
シリーズ型レギュレータの安定化電源回路を図を参照し
て説明する。図２は従来の安定化電源回路の回路図、図
３は２電源方式の安定化電源回路の回路図である。従来
の安定化電源回路は、図２に示すように、トランジスタ
Ｑ１、Ｑ２・・・Ｑ１０からなる基準電圧発生回路と、
出力トランジスタＱ１１と、抵抗Ｒ６、Ｒ７、Ｒ８、ト
ランジスタＱ１２からなる消費電力抑制回路と、ツェナ
ーダイオードＺＤ、抵抗Ｑ９からなるツェナーダイオー
ド回路とを含んでいる。
【０００３】基準電圧発生回路は、基準電圧を生成し出
力トランジスタのベースに与えるものであり、消費電力
抑制回路は出力トランジスタのエミッタ電流を検出し、
この検出結果に応じて基準電圧発生回路に生成された基
準電圧を変化させるものであり、ツェナーダイオード回
路は入力端子と出力端子との間の電圧を検出するもので
ある。
力トランジスタのベースに与えるものであり、消費電力
抑制回路は出力トランジスタのエミッタ電流を検出し、
この検出結果に応じて基準電圧発生回路に生成された基
準電圧を変化させるものであり、ツェナーダイオード回
路は入力端子と出力端子との間の電圧を検出するもので
ある。
【０００４】出力トランジスタＱ１１は、コレクタが入
力端子１に、エミッタが抵抗Ｒ８を通して出力端子２
に、ベースがトランジスタＱ１０のエミッタにそれぞれ
接続されている。
力端子１に、エミッタが抵抗Ｒ８を通して出力端子２
に、ベースがトランジスタＱ１０のエミッタにそれぞれ
接続されている。
【０００５】出力端子２と接地端子３との間には抵抗Ｒ
１０、Ｒ１１が直列接続され、両抵抗Ｒ１０、Ｒ１１の
接続点ＰがトランジスタＱ３のベースに接続されてい
る。
１０、Ｒ１１が直列接続され、両抵抗Ｒ１０、Ｒ１１の
接続点ＰがトランジスタＱ３のベースに接続されてい
る。
【０００６】出力トランジスタＱ１１のベース・エミッ
タ間には、抵抗Ｒ６、Ｒ７が直列接続されており、両抵
抗Ｒ６、Ｒ７の抵抗分岐点ＱがトランジスタＱ１２のベ
ースに接続されている。
タ間には、抵抗Ｒ６、Ｒ７が直列接続されており、両抵
抗Ｒ６、Ｒ７の抵抗分岐点ＱがトランジスタＱ１２のベ
ースに接続されている。
【０００７】また、ツェナーダイオードＺＤのカソード
は入力端子１に、アノードは抵抗Ｒ９を通してトランジ
スタＱ１２のベースに接続されており、トランジスタＱ
１２のコレクタはトランジスタＱ１０のベースとトラン
ジスタＱ２のコレクタに接続されている。また、トラン
ジスタＱ１２のエミッタは、出力端子２に接続されてい
る。そして、トランジスタＱ１２によって出力トランジ
スタＱ１１のベース電流を制御するように構成されてい
る。抵抗Ｒ１２は各トランジスタＱ１０、Ｑ１１のベー
ス・エミッタ間電圧差の補正用に設けられている。本例
では、各トランジスタＱ１０、Ｑ１１はダーリントン接
続の構成となっている。
は入力端子１に、アノードは抵抗Ｒ９を通してトランジ
スタＱ１２のベースに接続されており、トランジスタＱ
１２のコレクタはトランジスタＱ１０のベースとトラン
ジスタＱ２のコレクタに接続されている。また、トラン
ジスタＱ１２のエミッタは、出力端子２に接続されてい
る。そして、トランジスタＱ１２によって出力トランジ
スタＱ１１のベース電流を制御するように構成されてい
る。抵抗Ｒ１２は各トランジスタＱ１０、Ｑ１１のベー
ス・エミッタ間電圧差の補正用に設けられている。本例
では、各トランジスタＱ１０、Ｑ１１はダーリントン接
続の構成となっている。
【０００８】前記安定化回路は、負荷短絡時または出力
トランジスタＱ１１のオン時において、出力トランジス
タＱ１１の消費電力が一定耐量を超えたときに出力トラ
ンジスタＱ１１の出力を抑制することによりデバイスを
破壊から保護するように構成されている。
トランジスタＱ１１のオン時において、出力トランジス
タＱ１１の消費電力が一定耐量を超えたときに出力トラ
ンジスタＱ１１の出力を抑制することによりデバイスを
破壊から保護するように構成されている。
【０００９】図２において、入力電圧をＶIN、出力電圧
をＶO 、出力電流ＩO とすると、 ＶIN≧ＶO ＋Ｒ8 ×ＩO ＋ＶBEQ11 ＋ＶBEQ10 ＋ＶCEQ2
＋ＶR2 但し、Ｒ8 は、抵抗Ｒ８の抵抗値、ＶBEQ11 、ＶBEQ10
はトランジスタＱ１１、Ｑ１０のベース・エミッタ間の
電圧、ＶCEQ2はトランジスタＱ２のコレクタ・エミッタ
間の電圧、ＶR2は抵抗Ｒ２における電圧降下である。
をＶO 、出力電流ＩO とすると、 ＶIN≧ＶO ＋Ｒ8 ×ＩO ＋ＶBEQ11 ＋ＶBEQ10 ＋ＶCEQ2
＋ＶR2 但し、Ｒ8 は、抵抗Ｒ８の抵抗値、ＶBEQ11 、ＶBEQ10
はトランジスタＱ１１、Ｑ１０のベース・エミッタ間の
電圧、ＶCEQ2はトランジスタＱ２のコレクタ・エミッタ
間の電圧、ＶR2は抵抗Ｒ２における電圧降下である。
【００１０】上式において、出力電流ＩO ＝１Ａを流す
場合には、通常入力電圧ＶINをＶIN≧ＶO ＋２．５Ｖに
設定する必要がある。従って、出力トランジスタＱ１１
の消費電力ＰO は ＰO ≧（ＶIN−Ｖ0 ）×Ｉ0 ・・・(1) となる。
場合には、通常入力電圧ＶINをＶIN≧ＶO ＋２．５Ｖに
設定する必要がある。従って、出力トランジスタＱ１１
の消費電力ＰO は ＰO ≧（ＶIN−Ｖ0 ）×Ｉ0 ・・・(1) となる。
【００１１】(1) 式において、ＶIN−Ｖ0 ＝２．５Ｖ、
ＩO ＝１Ａとすると、ＰO ≧２．５Ｗとなり、これ以下
に消費電力を抑えることができない。
ＩO ＝１Ａとすると、ＰO ≧２．５Ｗとなり、これ以下
に消費電力を抑えることができない。
【００１２】これに対して、図３に示すように、図２の
回路をＡ点で切り離し、バイアス電圧ＶB と入力電圧Ｖ
INの２電源に分けた場合、入力電圧ＶINと出力電圧Ｖ0
とは次式の関係がある。すなわち、 ＶIN≧ＶO ＋Ｒ8 ×ＩO ＋ＶCEQ11 ・・・(2) 但し、ＶCEQ11 はトランジスタＱ１１のコレクタ・エミ
ッタ間電圧、ここでＲ8 ＝０．２Ω、ＩO ＝１Ａにおけ
るＶCEQ11 ＝０．２Ｖとすると、 ＶIN−ＶO ≧０．２×１＋０．２＝０．４Ｖ となる。
回路をＡ点で切り離し、バイアス電圧ＶB と入力電圧Ｖ
INの２電源に分けた場合、入力電圧ＶINと出力電圧Ｖ0
とは次式の関係がある。すなわち、 ＶIN≧ＶO ＋Ｒ8 ×ＩO ＋ＶCEQ11 ・・・(2) 但し、ＶCEQ11 はトランジスタＱ１１のコレクタ・エミ
ッタ間電圧、ここでＲ8 ＝０．２Ω、ＩO ＝１Ａにおけ
るＶCEQ11 ＝０．２Ｖとすると、 ＶIN−ＶO ≧０．２×１＋０．２＝０．４Ｖ となる。
【００１３】従って、出力トランジスタＱ１１の消費電
力ＰO は、(1) 式より ＰO ≧０．４×１＝０．４Ｗ となり、大幅な消費電力の低減を行うことができる。
力ＰO は、(1) 式より ＰO ≧０．４×１＝０．４Ｗ となり、大幅な消費電力の低減を行うことができる。
【００１４】また、前記２電源方式においては、入力電
圧ＶINを印加したままで、バイアス電圧ＶB を０Ｖにす
ることにより、トランジスタＱ１０のベース電流を断つ
ことができるので、レギュレータとしてオン・オフ状態
を得ることになる。
圧ＶINを印加したままで、バイアス電圧ＶB を０Ｖにす
ることにより、トランジスタＱ１０のベース電流を断つ
ことができるので、レギュレータとしてオン・オフ状態
を得ることになる。
【００１５】
【発明が解決しようとする課題】しかしながら、前記図
３に示す回路構成のままでは、バイアス電圧ＶB ＝０
Ｖ、すなわちトランジスタＱ１０のベースに電流が供給
されていない場合でも、入力電圧ＶINにより入力端子１
からツェナーダイオードＺＤ、抵抗Ｒ９、Ｒ７、Ｒ８、
Ｒ１０、Ｒ１１とを漏れ電流が流れる経路が存在する。
従って、無負荷時にツェナー電圧ＶZDより大きい電圧が
入力端子１に印加されると、出力電圧ＶO が出力され
る。すなわち、漏れ電流が流れるという問題点があっ
た。
３に示す回路構成のままでは、バイアス電圧ＶB ＝０
Ｖ、すなわちトランジスタＱ１０のベースに電流が供給
されていない場合でも、入力電圧ＶINにより入力端子１
からツェナーダイオードＺＤ、抵抗Ｒ９、Ｒ７、Ｒ８、
Ｒ１０、Ｒ１１とを漏れ電流が流れる経路が存在する。
従って、無負荷時にツェナー電圧ＶZDより大きい電圧が
入力端子１に印加されると、出力電圧ＶO が出力され
る。すなわち、漏れ電流が流れるという問題点があっ
た。
【００１６】本発明は上記事情に鑑みて創案されたもの
で、バイアス電圧が０Ｖの場合でも、入力端子より接地
に漏れ電流が流れないようにして損失を少なくした安定
化電源回路を提供することを目的としている。
で、バイアス電圧が０Ｖの場合でも、入力端子より接地
に漏れ電流が流れないようにして損失を少なくした安定
化電源回路を提供することを目的としている。
【００１７】
【課題を解決するための手段】本発明に係る安定化電源
回路は、入力端子と出力端子との間にコレクタ・エミッ
タが結合された出力トランジスタと、別入力されたバイ
アス電圧に基づいて出力電圧を安定化させるための基準
電圧を生成するとともに当該基準電圧を出力トランジス
タのベースに与える基準電圧発生回路と、出力トランジ
スタのエミッタ電流を検出するとともに当該検出結果に
応じて基準電圧発生回路にて生成される基準電圧を変化
させる消費電力抑制回路と、入力端子と出力端子との間
の電圧を検出するツェナーダイオード回路とを具備した
安定化電源回路であって、出力トランジスタのベース・
エミッタ間電圧を検出するとともに当該検出結果がある
値以下であれば入力端子からツェナーダイオード回路に
かけて流れる漏れ電流を遮断せしめる遮断回路を備えて
いる。
回路は、入力端子と出力端子との間にコレクタ・エミッ
タが結合された出力トランジスタと、別入力されたバイ
アス電圧に基づいて出力電圧を安定化させるための基準
電圧を生成するとともに当該基準電圧を出力トランジス
タのベースに与える基準電圧発生回路と、出力トランジ
スタのエミッタ電流を検出するとともに当該検出結果に
応じて基準電圧発生回路にて生成される基準電圧を変化
させる消費電力抑制回路と、入力端子と出力端子との間
の電圧を検出するツェナーダイオード回路とを具備した
安定化電源回路であって、出力トランジスタのベース・
エミッタ間電圧を検出するとともに当該検出結果がある
値以下であれば入力端子からツェナーダイオード回路に
かけて流れる漏れ電流を遮断せしめる遮断回路を備えて
いる。
【００１８】
【作用】バイアス電圧が所定値以下になると、出力トラ
ンジスタが動作しない。このとき出力トランジスタのベ
ース・エミッタ間電圧がある値以下となり、遮断回路が
遮断動作となる。これにより入力端子からツェナーダイ
オード回路にかけて流れる漏れ電流が遮断される。
ンジスタが動作しない。このとき出力トランジスタのベ
ース・エミッタ間電圧がある値以下となり、遮断回路が
遮断動作となる。これにより入力端子からツェナーダイ
オード回路にかけて流れる漏れ電流が遮断される。
【００１９】
【実施例】以下、図面を参照して本発明に係る安定化電
源回路の一実施例を説明する。図１は本発明の一実施例
に係る安定化電源回路の回路図で、基準電圧発生回路を
除く部分を破線で示している。従来技術と同一の部品は
同一の符号を付して説明を行う。
源回路の一実施例を説明する。図１は本発明の一実施例
に係る安定化電源回路の回路図で、基準電圧発生回路を
除く部分を破線で示している。従来技術と同一の部品は
同一の符号を付して説明を行う。
【００２０】本実施例に係る安定化電源回路は、トラン
ジスタＱ１、Ｑ２・・・Ｑ１０からなり、別入力された
バイアス電圧に基づいて出力電圧を安定化させるための
基準電圧を生成する基準電圧発生回路と、抵抗Ｒ７、Ｒ
８、Ｒ１４、トランジスタＱ１２からなる消費電力抑制
回路と、ツェナーダイオードＺＤと抵抗Ｒ９からなるツ
ェナーダイオード回路と、トランジスタＱ１３、１４等
からなる遮断回路を含んでいる。
ジスタＱ１、Ｑ２・・・Ｑ１０からなり、別入力された
バイアス電圧に基づいて出力電圧を安定化させるための
基準電圧を生成する基準電圧発生回路と、抵抗Ｒ７、Ｒ
８、Ｒ１４、トランジスタＱ１２からなる消費電力抑制
回路と、ツェナーダイオードＺＤと抵抗Ｒ９からなるツ
ェナーダイオード回路と、トランジスタＱ１３、１４等
からなる遮断回路を含んでいる。
【００２１】前記遮断回路は、トランジスタＱ１１のベ
ース・エミッタ間電圧を検出するとともに、上記バイア
ス電圧が所定値以下になるに伴い、トランジスタＱ１１
のベース・エミッタ間電圧がある値以下になると、トラ
ンジスタ１３、１４がともにオフとなり、その結果、入
力端子から上記ツェナーダイオード回路にかけて流れる
漏れ電流を遮断せしめるものである。
ース・エミッタ間電圧を検出するとともに、上記バイア
ス電圧が所定値以下になるに伴い、トランジスタＱ１１
のベース・エミッタ間電圧がある値以下になると、トラ
ンジスタ１３、１４がともにオフとなり、その結果、入
力端子から上記ツェナーダイオード回路にかけて流れる
漏れ電流を遮断せしめるものである。
【００２２】前記トランジスタＱ１３は、エミッタが入
力端子１に、コレクタがツェナーダイオードのカソード
に、ベースがトランジスタＱ１４のコレクタにそれぞれ
接続されている。
力端子１に、コレクタがツェナーダイオードのカソード
に、ベースがトランジスタＱ１４のコレクタにそれぞれ
接続されている。
【００２３】前記トランジスタＱ１４は、エミッタが抵
抗Ｒ１４を介して出力トランジスタＱ１１のエミッタ
に、ベースが出力トランジスタＱ１１のベースに、コレ
クタがトランジスタＱ１３のベースにそれぞれ接続され
ている。
抗Ｒ１４を介して出力トランジスタＱ１１のエミッタ
に、ベースが出力トランジスタＱ１１のベースに、コレ
クタがトランジスタＱ１３のベースにそれぞれ接続され
ている。
【００２４】前記抵抗Ｒ１４は、出力トランジスタＱ１
１、トランジスタＱ１４のベース・エミッタ間電圧Ｖ
BEQ11 、ＶBEQ14 の電圧差を補正するものである。
１、トランジスタＱ１４のベース・エミッタ間電圧Ｖ
BEQ11 、ＶBEQ14 の電圧差を補正するものである。
【００２５】次に、第１の発明に係る安定化電源回路の
動作について説明する。 出力電流Ｉ0 が出力している場合 出力トランジスタＱ１１はオン状態で、ベース・エミッ
タ間電圧ＶBEQ11 は立ち上がった状態となる。トランジ
スタＱ１４は、オン状態となり、抵抗Ｒ１３及びトラン
ジスタＱ１３のベース電流を引き抜くことで、トランジ
スタＱ１３はオン状態になる。すなわち、消費電力抑制
回路は入力端子１からトランジスタＱ１３、ツェナーダ
イオードＺＤ、抵抗Ｒ９を通し、トランジスタＱ１２の
ベースに接続される構成となる。すなわち、図３と同等
の回路構成となる。
動作について説明する。 出力電流Ｉ0 が出力している場合 出力トランジスタＱ１１はオン状態で、ベース・エミッ
タ間電圧ＶBEQ11 は立ち上がった状態となる。トランジ
スタＱ１４は、オン状態となり、抵抗Ｒ１３及びトラン
ジスタＱ１３のベース電流を引き抜くことで、トランジ
スタＱ１３はオン状態になる。すなわち、消費電力抑制
回路は入力端子１からトランジスタＱ１３、ツェナーダ
イオードＺＤ、抵抗Ｒ９を通し、トランジスタＱ１２の
ベースに接続される構成となる。すなわち、図３と同等
の回路構成となる。
【００２６】この時のピーク出力電流をＩ0Pとすれば、 ＶBEQ12 ＝ＶBEQ11 ×｛Ｒ7 ／（Ｒ6 ＋Ｒ7 ）｝＋Ｉ0P×Ｒ8 ・・・(3) となる。例えば、ＶBEQ12 ＝ＶBEQ11 ＝０．７Ｖ、Ｒ6
＝６００Ω、Ｒ7 ＝４００Ω、Ｒ8 ＝０．２Ωとする
と、Ｉ0P≒２Ａとなる。
＝６００Ω、Ｒ7 ＝４００Ω、Ｒ8 ＝０．２Ωとする
と、Ｉ0P≒２Ａとなる。
【００２７】前記ピーク出力電流Ｉ0Pで、負荷短絡時又
は負荷が重くなると、出力端子２の出力電圧Ｖ0 の低下
により、出力トランジスタＱ１１のコレクタ・エミッタ
間電圧ＶCE11は入力端子電圧１の入力電圧をＶINとする
と、 ＶCE11＝ＶIN−Ｖ0 −Ｉ0P×Ｒ8 ・・・(4) で表され、このときの出力トランジスタＱ１１での消費
電力Ｐ01は Ｐ01≒ＶCE11×Ｉ0P＝（ＶIN−Ｖ0 −Ｉ0P×Ｒ8 ）×Ｉ0P・・・(5) デバイスとしての消費電力Ｐ0 はその他回路部での電力
消費を無視すると、 Ｐ0 ≒（ＶIN−Ｖ0 ）×Ｉ0P・・・(6) となり、出力電圧Ｖ0 の低下とともに消費電力が増大す
る。例えば、ＶIN−Ｖ0＝２０Ｖとなれば、Ｐ0 ＝４０
Ｗとなる。
は負荷が重くなると、出力端子２の出力電圧Ｖ0 の低下
により、出力トランジスタＱ１１のコレクタ・エミッタ
間電圧ＶCE11は入力端子電圧１の入力電圧をＶINとする
と、 ＶCE11＝ＶIN−Ｖ0 −Ｉ0P×Ｒ8 ・・・(4) で表され、このときの出力トランジスタＱ１１での消費
電力Ｐ01は Ｐ01≒ＶCE11×Ｉ0P＝（ＶIN−Ｖ0 −Ｉ0P×Ｒ8 ）×Ｉ0P・・・(5) デバイスとしての消費電力Ｐ0 はその他回路部での電力
消費を無視すると、 Ｐ0 ≒（ＶIN−Ｖ0 ）×Ｉ0P・・・(6) となり、出力電圧Ｖ0 の低下とともに消費電力が増大す
る。例えば、ＶIN−Ｖ0＝２０Ｖとなれば、Ｐ0 ＝４０
Ｗとなる。
【００２８】入出力端子間の電圧差（ＶIN−Ｖ0 ）が増
大してツェナーダイオードＺＤのツェナー電圧ＶZDを超
えると、抵抗Ｒ９を通して入力端子１より抵抗分岐点Ｑ
に電流が流れ込み、出力電流Ｉ0Pを押さえ、消費電力を
制限する。
大してツェナーダイオードＺＤのツェナー電圧ＶZDを超
えると、抵抗Ｒ９を通して入力端子１より抵抗分岐点Ｑ
に電流が流れ込み、出力電流Ｉ0Pを押さえ、消費電力を
制限する。
【００２９】以下、数値を用いて具体例を説明する。 ＶIN−Ｖ0 ＝Ｉ0P2 ×Ｒ8 ＋（Ｉ1 ＋Ｉ2 ）Ｒ7 ＋Ｉ1 ×Ｒ9 ＋ＶZD・・・(7) ＶBE11＝Ｉ2 ×Ｒ6 ＋ (Ｉ1 ＋Ｉ2 ) ×Ｒ7 ・・・(8) ＶBE12＝Ｉ0P2 ×Ｒ8 ＋ (Ｉ1 ＋Ｉ2 ) ×Ｒ7 ・・・(9) (7) 、(8) 式より ＶIN−Ｖ0 ＝Ｉ0P2 ×Ｒ8 ＋Ｉ1 ( Ｒ7 ＋Ｒ9 ) ＋｛Ｒ7 ／（Ｒ6 ＋Ｒ7 ）｝× （ＶBEQ11 −Ｒ7 ×Ｉ1 ）・・・(10) となる。
【００３０】簡単化のため、 Ｉ1 ≒ (ＶIN−Ｖ0 −ＶZD）／Ｒ9 ・・・(11) とし、前記通りＶIN−Ｖ0 ≒２０Ｖ、ＶZD＝８Ｖ、Ｒ6
＝６００Ω、Ｒ7 ＝４００Ω、Ｒ8 ＝０．２Ω、Ｒ9 ＝
１５ＫΩとすると、Ｉ0P2 ≒０．８２Ａとなり、消費電
力Ｐ02はＰ02≒１６．４Ｗに抑制されている。すなわ
ち、消費電力抑制回路の動作によって消費電力は約４１
％に減少する。
＝６００Ω、Ｒ7 ＝４００Ω、Ｒ8 ＝０．２Ω、Ｒ9 ＝
１５ＫΩとすると、Ｉ0P2 ≒０．８２Ａとなり、消費電
力Ｐ02はＰ02≒１６．４Ｗに抑制されている。すなわ
ち、消費電力抑制回路の動作によって消費電力は約４１
％に減少する。
【００３１】出力電流Ｉ0 が出力していない場合（出
力が無負荷の場合） 抵抗Ｒ１１を流れる電流Ｉ11｛Ｉ11＝Ｖ０／（Ｒ10＋Ｒ
11）｝が抵抗Ｒ６、Ｒ７、Ｒ１４を流れる。ここに、出
力トランジスタＱ１１のベース・エミッタ間電圧Ｖ
BEQ11 が立ち上がらないように抵抗Ｒ６、Ｒ７、Ｒ１４
を設定することにより、前記電圧ＶBEQ11 が立ち上がら
ず、トランジスタＱ１４はトランジスタＱ１１とともに
オフ状態であり、トランジスタＱ１３もオフ状態とな
る。すなわち、消費電力抑制回路が遮断された状態とな
る。
力が無負荷の場合） 抵抗Ｒ１１を流れる電流Ｉ11｛Ｉ11＝Ｖ０／（Ｒ10＋Ｒ
11）｝が抵抗Ｒ６、Ｒ７、Ｒ１４を流れる。ここに、出
力トランジスタＱ１１のベース・エミッタ間電圧Ｖ
BEQ11 が立ち上がらないように抵抗Ｒ６、Ｒ７、Ｒ１４
を設定することにより、前記電圧ＶBEQ11 が立ち上がら
ず、トランジスタＱ１４はトランジスタＱ１１とともに
オフ状態であり、トランジスタＱ１３もオフ状態とな
る。すなわち、消費電力抑制回路が遮断された状態とな
る。
【００３２】この状態で、入力端子４のバイアス電圧Ｖ
B を零ボルト付近に低下させるか、あるいはバイアス電
圧ＶB をオープンにすると、トランジスタＱ２よりトラ
ンジスタＱ１０のベースに電流供給がなされないため、
各トランジスタＱ１０、Ｑ１１はオフ状態となる。従っ
て、入力電圧ＶIN及びバイアス電圧ＶB からの電流経路
がないので、漏れ電流が流れず、出力電圧Ｖ0 が出力さ
れない。
B を零ボルト付近に低下させるか、あるいはバイアス電
圧ＶB をオープンにすると、トランジスタＱ２よりトラ
ンジスタＱ１０のベースに電流供給がなされないため、
各トランジスタＱ１０、Ｑ１１はオフ状態となる。従っ
て、入力電圧ＶIN及びバイアス電圧ＶB からの電流経路
がないので、漏れ電流が流れず、出力電圧Ｖ0 が出力さ
れない。
【００３３】
【発明の効果】以上説明したように、本発明に係る安定
化電源回路は、遮断回路としてツェナーダイオード回路
オン・オフ用トランジスタＱ１３と、出力電流が流れた
ときのみ前記トランジスタＱ１３をオンさせるトランジ
スタＱ１４を具備している。そして、出力トランジスタ
に電力消費が生じたときのみ消費電力抑制回路を作動さ
せ、消費電力を低減される。また、出力電流が出力して
いない場合には消費電力抑制回路を遮断し、入力電圧及
びバイアス電圧から接地に漏れ電流が流れないので、損
失が少なくなるという利点がある。
化電源回路は、遮断回路としてツェナーダイオード回路
オン・オフ用トランジスタＱ１３と、出力電流が流れた
ときのみ前記トランジスタＱ１３をオンさせるトランジ
スタＱ１４を具備している。そして、出力トランジスタ
に電力消費が生じたときのみ消費電力抑制回路を作動さ
せ、消費電力を低減される。また、出力電流が出力して
いない場合には消費電力抑制回路を遮断し、入力電圧及
びバイアス電圧から接地に漏れ電流が流れないので、損
失が少なくなるという利点がある。
【図１】本発明に係る安定化電源回路の回路図である。
【図２】従来の安定化電源回路の回路図である。
【図３】従来の異なる安定化電源回路の回路図である。
Ｑ トランジスタ Ｒ 抵抗 ＺＤ ツェナーダイオード
Claims (1)
- 【請求項１】 入力端子と出力端子との間にコレクタ・
エミッタが結合された出力トランジスタと、別入力され
たバイアス電圧に基づいて出力電圧を安定化させるため
の基準電圧を生成するとともに当該基準電圧を出力トラ
ンジスタのベースに与える基準電圧発生回路と、出力ト
ランジスタのエミッタ電流を検出するとともに当該検出
結果に応じて基準電圧発生回路にて生成される基準電圧
を変化させる消費電力抑制回路と、入力端子と出力端子
との間の電圧を検出するツェナーダイオード回路とを具
備した安定化電源回路において、出力トランジスタのベ
ース・エミッタ間電圧を検出するとともに当該検出結果
がある値以下であれば入力端子からツェナーダイオード
回路にかけて流れる漏れ電流を遮断せしめる遮断回路を
設けたことを特徴とする安定化電源回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18667493A JP2901124B2 (ja) | 1993-06-29 | 1993-06-29 | 安定化電源回路 |
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| KR1019940015126A KR0134651B1 (ko) | 1993-06-29 | 1994-06-29 | 안정화 전원 회로 및 에미터 폴로워 출력 전류 제한 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18667493A JP2901124B2 (ja) | 1993-06-29 | 1993-06-29 | 安定化電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0720954A JPH0720954A (ja) | 1995-01-24 |
| JP2901124B2 true JP2901124B2 (ja) | 1999-06-07 |
Family
ID=16192673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18667493A Expired - Fee Related JP2901124B2 (ja) | 1993-06-29 | 1993-06-29 | 安定化電源回路 |
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|---|---|
| JP (1) | JP2901124B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP6026294B2 (ja) * | 2013-01-22 | 2016-11-16 | Fdk株式会社 | 過電流保護回路とそれを備える充電装置 |
-
1993
- 1993-06-29 JP JP18667493A patent/JP2901124B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH0720954A (ja) | 1995-01-24 |
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