JPH0613862A - ＧａＡｓＦＥＴ保護電源回路 - Google Patents
ＧａＡｓＦＥＴ保護電源回路Info
- Publication number
- JPH0613862A JPH0613862A JP4168105A JP16810592A JPH0613862A JP H0613862 A JPH0613862 A JP H0613862A JP 4168105 A JP4168105 A JP 4168105A JP 16810592 A JP16810592 A JP 16810592A JP H0613862 A JPH0613862 A JP H0613862A
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- JP
- Japan
- Prior art keywords
- power supply
- bias voltage
- drain
- gaas fet
- voltage
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】ＧａＡｓＦＥＴを使用した電子回路の電源をオ
ン・オフする場合，ゲート電圧が０Ｖ状態下でドレイン
電圧のみが印加され，過電流でＦＥＴが破壊されること
を抑止する。 【構成】２分岐したマイナス電源−Ｖccの一方にＲ１，
Ｃ１から成る積分回路を挿入し，２分岐した他方にはト
ランジスタスイッチＱを設け，トランジスタスイッチＱ
を積分回路の出力端電圧で制御し，積分回路挿入系統と
トランジスタスイッチ挿入系統の出力間にある一定の時
間差を設ける。この時間差をＧａＡｓＦＥＴのバイアス
印加のタイムシーケンスに利用し，ＧａＡｓＦＥＴの過
大電流による破壊を防止する。
ン・オフする場合，ゲート電圧が０Ｖ状態下でドレイン
電圧のみが印加され，過電流でＦＥＴが破壊されること
を抑止する。 【構成】２分岐したマイナス電源−Ｖccの一方にＲ１，
Ｃ１から成る積分回路を挿入し，２分岐した他方にはト
ランジスタスイッチＱを設け，トランジスタスイッチＱ
を積分回路の出力端電圧で制御し，積分回路挿入系統と
トランジスタスイッチ挿入系統の出力間にある一定の時
間差を設ける。この時間差をＧａＡｓＦＥＴのバイアス
印加のタイムシーケンスに利用し，ＧａＡｓＦＥＴの過
大電流による破壊を防止する。
Description
【０００１】
【産業上の利用分野】本発明はＧａＡｓＦＥＴ（ガリュ
ウムひ素電界効果トランジスタ）保護電源回路に関し，
特に超高周波を利用する無線通信機器における超高周波
ＧａＡｓＦＥＴを過電流による破壊から保護する機能を
付与したＧａＡｓＦＥＴ保護電源回路に関する。
ウムひ素電界効果トランジスタ）保護電源回路に関し，
特に超高周波を利用する無線通信機器における超高周波
ＧａＡｓＦＥＴを過電流による破壊から保護する機能を
付与したＧａＡｓＦＥＴ保護電源回路に関する。
【０００２】
【従来の技術】超高周波ＧａＡｓＦＥＴを使用する場
合，ゲート，ソース，ドレイン各電極のバイアス印加順
序を誤まると，これを破壊することがある。
合，ゲート，ソース，ドレイン各電極のバイアス印加順
序を誤まると，これを破壊することがある。
【０００３】バイアスは，たとえば，一般的なドレイン
接地型で使用する場合，電源投入は，最初にゲートに制
御電圧を印加し，次にドレインに印加しなくてはならな
い。
接地型で使用する場合，電源投入は，最初にゲートに制
御電圧を印加し，次にドレインに印加しなくてはならな
い。
【０００４】また，この場合の電源断はまずドレインの
電圧をオフとし，次にゲートの電圧をオフとする順序で
行なわなければ，ドレインに過大電流が流れ，ＧａＡｓ
ＦＥＴを破壊するおそれがある。
電圧をオフとし，次にゲートの電圧をオフとする順序で
行なわなければ，ドレインに過大電流が流れ，ＧａＡｓ
ＦＥＴを破壊するおそれがある。
【０００５】従来は，ゲート，ドレインのバイアス供給
回路に時定数を持たせ，電源投入時にはドレイン電圧立
上りを遅らせる回路が使用されている。
回路に時定数を持たせ，電源投入時にはドレイン電圧立
上りを遅らせる回路が使用されている。
【０００６】
【発明が解決しようとする課題】超高周波ＧａＡｓＦＥ
Ｔ用の従来の電源回路では，ドレインまたはソースバイ
アス電源に時定数を持たせ，ドレインまたはソースバイ
アス電圧の立上りをゲートバイアス電圧の立上りよりも
遅らせているため，電源断時，このドレインまたはソー
スバイアス回路に存在する時定数の影響で，ゲートバイ
アス電圧が０Ｖになったにもかかわらずドレインまたは
ソースバイアス電圧が０Ｖになりきれず，ドレインまた
はソース電流が流れ，最悪の場合ＧａＡｓＦＥＴを破壊
するという問題点があった。
Ｔ用の従来の電源回路では，ドレインまたはソースバイ
アス電源に時定数を持たせ，ドレインまたはソースバイ
アス電圧の立上りをゲートバイアス電圧の立上りよりも
遅らせているため，電源断時，このドレインまたはソー
スバイアス回路に存在する時定数の影響で，ゲートバイ
アス電圧が０Ｖになったにもかかわらずドレインまたは
ソースバイアス電圧が０Ｖになりきれず，ドレインまた
はソース電流が流れ，最悪の場合ＧａＡｓＦＥＴを破壊
するという問題点があった。
【０００７】本発明の目的は上述した問題を解決し，電
源断時のドレインバイアス電圧とゲートバイアス電圧の
立下りの順序が，必ずドレイン電圧断の次にゲート電圧
断とさせ，ドレイン電圧のみが印加された状態で過大電
流が流れてＧａＡｓＦＥＴが破壊されることを抑止した
ＧａＡｓＦＥＴ保護電源回路を提供することにある。
源断時のドレインバイアス電圧とゲートバイアス電圧の
立下りの順序が，必ずドレイン電圧断の次にゲート電圧
断とさせ，ドレイン電圧のみが印加された状態で過大電
流が流れてＧａＡｓＦＥＴが破壊されることを抑止した
ＧａＡｓＦＥＴ保護電源回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明のＧａＡｓＦＥＴ
保護電源回路は，正負いずれか１系統の直流電源を入力
して２分岐し，一方を積分回路を介してＧａＡｓＦＥＴ
のゲートバイアス用電圧として出力し，他方を前記積分
回路の出力によって制御されるトランジスタスイッチ回
路を介して前記ＧａＡｓＦＥＴのドレインもしくはソー
スバイアス用電圧として出力し，かつ前記直流電源の投
入時には前記ゲートバイアス用電圧を前記ドレインもし
くはソースバイアス用電圧よりも早く立ち上げ，また前
記直流電源の断時には前記ドレインもしくはソースバイ
アス用電圧を前記ゲートバイアス用電圧よりも早く立ち
下げるようにして前記ＧａＡｓＦＥＴを保護する構成を
有する。
保護電源回路は，正負いずれか１系統の直流電源を入力
して２分岐し，一方を積分回路を介してＧａＡｓＦＥＴ
のゲートバイアス用電圧として出力し，他方を前記積分
回路の出力によって制御されるトランジスタスイッチ回
路を介して前記ＧａＡｓＦＥＴのドレインもしくはソー
スバイアス用電圧として出力し，かつ前記直流電源の投
入時には前記ゲートバイアス用電圧を前記ドレインもし
くはソースバイアス用電圧よりも早く立ち上げ，また前
記直流電源の断時には前記ドレインもしくはソースバイ
アス用電圧を前記ゲートバイアス用電圧よりも早く立ち
下げるようにして前記ＧａＡｓＦＥＴを保護する構成を
有する。
【０００９】また本発明のＧａＡｓＦＥＴ保護電源回路
は，正負２系統の直流電源を入力として構成を有する。
は，正負２系統の直流電源を入力として構成を有する。
【００１０】
【実施例】次に，本発明について図面を参照して説明す
る。
る。
【００１１】図１は，本発明の第１の実施例の回路図
（Ａ）および出力電圧特性図（Ｂ）である。
（Ａ）および出力電圧特性図（Ｂ）である。
【００１２】図１は，ＧａＡｓＦＥＴをドレイン接地方
式で使用した場合で，バイアス電圧としてソースにマイ
ナス，ゲートにもマイナスの電位を印加する場合を例と
している。
式で使用した場合で，バイアス電圧としてソースにマイ
ナス，ゲートにもマイナスの電位を印加する場合を例と
している。
【００１３】図１の（Ｂ）を参照して説明するに，マイ
ナス電源−Ｖccは２分岐され，一方はＲ１，Ｃ１より構
成される積分回路によって適当な時定数を持たせること
により，ゲートバイアス用電圧ＶG 特性１を得，ａ点の
電圧に達した時に他方のソース系統に構成されたトラン
ジスタスイッチＱをオンとし，ソースバイアス用電圧Ｖ
s を発生する。
ナス電源−Ｖccは２分岐され，一方はＲ１，Ｃ１より構
成される積分回路によって適当な時定数を持たせること
により，ゲートバイアス用電圧ＶG 特性１を得，ａ点の
電圧に達した時に他方のソース系統に構成されたトラン
ジスタスイッチＱをオンとし，ソースバイアス用電圧Ｖ
s を発生する。
【００１４】また，電源断時は，図１（Ｂ）のＲ１，Ｃ
１からなる積分回路出力電圧がｂ点に達した時，トラン
ジスタスイッチＱを断とし，ソースバイアス用電圧Ｖs
は急激に降下して０Ｖとなる。
１からなる積分回路出力電圧がｂ点に達した時，トラン
ジスタスイッチＱを断とし，ソースバイアス用電圧Ｖs
は急激に降下して０Ｖとなる。
【００１５】一方，ゲートバイアス用電圧ＶG は，Ｒ
１，Ｃ１による時定数でゆるやかに電圧が降下し，ソー
スバイアス用電圧Ｖs との間に時間差を生ずる。
１，Ｃ１による時定数でゆるやかに電圧が降下し，ソー
スバイアス用電圧Ｖs との間に時間差を生ずる。
【００１６】この時間差は，積分回路のＲ１，Ｃ１およ
びトランジスタスイッチＱのバイアス用抵抗Ｒ３および
Ｒ４を選択することにより，所望の時間を設定すること
ができる。
びトランジスタスイッチＱのバイアス用抵抗Ｒ３および
Ｒ４を選択することにより，所望の時間を設定すること
ができる。
【００１７】図２は本発明の第２の実施例の回路図
（Ａ）および出力電圧特性図（Ｂ）である。
（Ａ）および出力電圧特性図（Ｂ）である。
【００１８】図２（Ａ）に示す回路は，ソース接地方式
で使用できＧａＡｓＦＥＴの保護電源回路であり，本実
施例の場合，ドレインバイアス用電圧ＶD の制御は前述
した図１と同じスイッチングトランジスタＱで行なう。
で使用できＧａＡｓＦＥＴの保護電源回路であり，本実
施例の場合，ドレインバイアス用電圧ＶD の制御は前述
した図１と同じスイッチングトランジスタＱで行なう。
【００１９】図２に示すｃ点の電圧は，ツェナーダイオ
ードＣＲのツェナー電圧を適宜選択することにより決定
される。
ードＣＲのツェナー電圧を適宜選択することにより決定
される。
【００２０】抵抗Ｒ９，コンデンサＣ３からなる積分回
路は，図１のＲ１，Ｃ１と同様に所定の時定数を提供す
る。また抵抗Ｒ５は電流制限用，抵抗Ｒ６はスイッチン
グトランジスタＱのバイアス点設定用，抵抗Ｒ７はツェ
ナーダイオードＣＲのバイアス点設定用で，さらにコン
デンサＣ２はドレインバイアス用ＶD の立上り時間を調
節し，抵抗Ｒ８はドレイン電圧ＶD の立下りを早くする
目的で利用される。
路は，図１のＲ１，Ｃ１と同様に所定の時定数を提供す
る。また抵抗Ｒ５は電流制限用，抵抗Ｒ６はスイッチン
グトランジスタＱのバイアス点設定用，抵抗Ｒ７はツェ
ナーダイオードＣＲのバイアス点設定用で，さらにコン
デンサＣ２はドレインバイアス用ＶD の立上り時間を調
節し，抵抗Ｒ８はドレイン電圧ＶD の立下りを早くする
目的で利用される。
【００２１】図２（Ｂ）に示す如く，ゲートバイアス用
電圧ＶG はゆるやかに電圧が降下し，一方ドレインバイ
アス用電圧ＶD は急激に電圧降下して，両電圧間には所
望の時間差が確保できるものとなっている。
電圧ＶG はゆるやかに電圧が降下し，一方ドレインバイ
アス用電圧ＶD は急激に電圧降下して，両電圧間には所
望の時間差が確保できるものとなっている。
【００２２】
【発明の効果】以上説明したように本発明は，超高周波
ＧａＡｓＦＥＴを動作させる場合，ある一定のゲートバ
イアス用電圧に達した時にソースまたはドレインバイア
ス用電圧が立ち上がるように制御し，かつゲートバイア
ス用電圧がＧａＡｓＦＥＴのゲートに印加されてない限
りドレイン電圧およびソースバイアス用電圧が印加され
ないように制御することにより，ドレインバイアス用電
圧およびソースバイアス用電圧のみの印加による過大電
流を抑止し，ＧａＡｓＦＥＴの破壊を防止することがで
きる効果がある。
ＧａＡｓＦＥＴを動作させる場合，ある一定のゲートバ
イアス用電圧に達した時にソースまたはドレインバイア
ス用電圧が立ち上がるように制御し，かつゲートバイア
ス用電圧がＧａＡｓＦＥＴのゲートに印加されてない限
りドレイン電圧およびソースバイアス用電圧が印加され
ないように制御することにより，ドレインバイアス用電
圧およびソースバイアス用電圧のみの印加による過大電
流を抑止し，ＧａＡｓＦＥＴの破壊を防止することがで
きる効果がある。
【図１】本発明の第１の実施例の回路図（Ａ）および出
力電圧特性図（Ｂ）である。
力電圧特性図（Ｂ）である。
【図２】本発明の第２の実施例の回路図（Ａ）および出
力電圧特性図（Ｂ）である。
力電圧特性図（Ｂ）である。
１ ゲートバイアス用電圧ＶG 特性 ２ ソースバイアス用電圧Ｖs 特性 ３ ドレインバイアス用電圧ＶD 特性 ４ ゲートバイアス用電圧ＶG 特性 Ｃ１〜Ｃ３ コンデンサ ＣＲ ツェナーダイオード Ｑ スイッチングトランジスタ Ｒ１〜Ｒ９ 抵抗
Claims (2)
- 【請求項１】 正負いずれか１系統の直流電源を入力し
て２分岐し，一方を積分回路を介してＧａＡｓＦＥＴの
ゲートバイアス用電圧として出力し，他方を前記積分回
路の出力によって制御されるトランジスタスイッチ回路
を介して前記ＧａＡｓＦＥＴのドレインもしくはソース
バイアス用電圧として出力し，かつ前記直流電源の投入
時には前記ゲートバイアス用電圧を前記ドレインもしく
はソースバイアス用電圧よりも早く立ち上げ，また前記
直流電源の断時には前記ドレインもしくはソースバイア
ス用電圧を前記ゲートバイアス用電圧よりも早く立ち下
げるようにして前記ＧａＡｓＦＥＴを保護することを特
徴とするＧａＡｓＦＥＴ保護電源回路。 - 【請求項２】 正負２系統の直流電源を入力として構成
したことを特徴とする請求項１記載のＧａＡｓＦＥＴ保
護電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04168105A JP3113951B2 (ja) | 1992-06-26 | 1992-06-26 | ＧａＡｓＦＥＴ保護電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04168105A JP3113951B2 (ja) | 1992-06-26 | 1992-06-26 | ＧａＡｓＦＥＴ保護電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0613862A true JPH0613862A (ja) | 1994-01-21 |
| JP3113951B2 JP3113951B2 (ja) | 2000-12-04 |
Family
ID=15861941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04168105A Expired - Fee Related JP3113951B2 (ja) | 1992-06-26 | 1992-06-26 | ＧａＡｓＦＥＴ保護電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3113951B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006041087A1 (ja) | 2004-10-13 | 2006-04-20 | Sony Corporation | 高周波集積回路 |
| JP2010103796A (ja) * | 2008-10-24 | 2010-05-06 | New Japan Radio Co Ltd | 高周波回路のスイッチング方法及び高周波回路 |
| JP2013229017A (ja) * | 2012-03-30 | 2013-11-07 | Furukawa Electric Co Ltd:The | シーケンス装置 |
| CN104298290A (zh) * | 2014-08-12 | 2015-01-21 | 上海航天电子通讯设备研究所 | 宇航用GaAsMMIC器件加电装置 |
-
1992
- 1992-06-26 JP JP04168105A patent/JP3113951B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006041087A1 (ja) | 2004-10-13 | 2006-04-20 | Sony Corporation | 高周波集積回路 |
| US8797697B2 (en) | 2004-10-13 | 2014-08-05 | Sony Corporation | High frequency integrated circuit |
| JP2010103796A (ja) * | 2008-10-24 | 2010-05-06 | New Japan Radio Co Ltd | 高周波回路のスイッチング方法及び高周波回路 |
| JP2013229017A (ja) * | 2012-03-30 | 2013-11-07 | Furukawa Electric Co Ltd:The | シーケンス装置 |
| CN104298290A (zh) * | 2014-08-12 | 2015-01-21 | 上海航天电子通讯设备研究所 | 宇航用GaAsMMIC器件加电装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3113951B2 (ja) | 2000-12-04 |
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