JP2882461B2 - マイクロコンピュータおよびこれを用いたインサーキットエミュレータ - Google Patents
マイクロコンピュータおよびこれを用いたインサーキットエミュレータInfo
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Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
に関し、特に、デバッグ用機能を有するマイクロコンピ
ュータに関する。
に関し、特に、デバッグ用機能を有するマイクロコンピ
ュータに関する。
【０００２】
【従来の技術】従来のこの種のマイクロコンピュータ
は、ターゲットシステムをデバッグするためのインサー
キットエミュレータに組み込まれて使用される。一般的
なインサーキットエミュレータは、ユーザーメモリの代
行をなすエミュレーションメモリを備えている。
は、ターゲットシステムをデバッグするためのインサー
キットエミュレータに組み込まれて使用される。一般的
なインサーキットエミュレータは、ユーザーメモリの代
行をなすエミュレーションメモリを備えている。
【０００３】例えば、特開昭６４−４８４１号公報に示
されるように、従来のインサーキットエミュレータは、
マイクロコンピュータと、エミュレーションメモリと、
マイクロコンピュータの外部バスサイクルがエミュレー
ションメモリに対するアクセスか否かを判定するエミュ
レーションメモリアクセス検出器と、エミュレーション
メモリアクセス検出器がエミュレーションメモリに対す
るアクセスと判定したときにインサーキットエミュレー
タで必要とするウエイト数を発生するウエイト発生器と
を有している。
されるように、従来のインサーキットエミュレータは、
マイクロコンピュータと、エミュレーションメモリと、
マイクロコンピュータの外部バスサイクルがエミュレー
ションメモリに対するアクセスか否かを判定するエミュ
レーションメモリアクセス検出器と、エミュレーション
メモリアクセス検出器がエミュレーションメモリに対す
るアクセスと判定したときにインサーキットエミュレー
タで必要とするウエイト数を発生するウエイト発生器と
を有している。
【０００４】このインサーキットエミュレータにおい
て、マイクロコンピュータが外部バスサイクルを起動す
ると、エミュレーションメモリアクセス検出器にてエミ
ュレーションメモリに対するアクセスか、あるいはユー
ザー資源に対するアクセスかを判定する。エミュレーシ
ョンメモリに対するアクセスの時には、ウエイト発生器
でインサーキットエミュレータで必要とするウエイト数
を発生する。
て、マイクロコンピュータが外部バスサイクルを起動す
ると、エミュレーションメモリアクセス検出器にてエミ
ュレーションメモリに対するアクセスか、あるいはユー
ザー資源に対するアクセスかを判定する。エミュレーシ
ョンメモリに対するアクセスの時には、ウエイト発生器
でインサーキットエミュレータで必要とするウエイト数
を発生する。
【０００５】次に、図４〜図７を参照して、従来の一般
的なインサーキットエミュレータのエミュレーションメ
モリ制御の具体構成例を説明する。
的なインサーキットエミュレータのエミュレーションメ
モリ制御の具体構成例を説明する。
【０００６】図４は、従来のデバッグ用機能を有するマ
イクロコンピュータに含まれる外部バス制御手段のブロ
ック図である。図５は、従来のマイクロコンピュータを
使用し、エミュレーションメモリ機能を実現したインサ
ーキットエミュレータと、デバッグ対象となるターゲッ
トシステムとを接続したときの構成図である。図６は、
図５に示したインサーキットエミュレータに含まれ、エ
ミュレーションメモリ制御を行うマッピング回路の詳細
なブロック図である。図７は、マイクロコンピュータの
エミュレーションメモリ制御の動作を示すタイミングチ
ャートである。
イクロコンピュータに含まれる外部バス制御手段のブロ
ック図である。図５は、従来のマイクロコンピュータを
使用し、エミュレーションメモリ機能を実現したインサ
ーキットエミュレータと、デバッグ対象となるターゲッ
トシステムとを接続したときの構成図である。図６は、
図５に示したインサーキットエミュレータに含まれ、エ
ミュレーションメモリ制御を行うマッピング回路の詳細
なブロック図である。図７は、マイクロコンピュータの
エミュレーションメモリ制御の動作を示すタイミングチ
ャートである。
【０００７】図４を参照すると、従来のマイクロコンピ
ュータ３６に含まれる外部バス制御手段３６１におい
て、ＡＤＤＲ−ＬＡＴ６は、マイクロコンピュータ３６
内部のアドレス信号であるＣＡＤＤＲ信号１１をマイク
ロコンピュータ３６内部の他の機能手段からの外部バス
サイクル起動要求信号であるＣＹＣＬＥ−ＲＥＱ信号９
をトリガとし保持するものである。
ュータ３６に含まれる外部バス制御手段３６１におい
て、ＡＤＤＲ−ＬＡＴ６は、マイクロコンピュータ３６
内部のアドレス信号であるＣＡＤＤＲ信号１１をマイク
ロコンピュータ３６内部の他の機能手段からの外部バス
サイクル起動要求信号であるＣＹＣＬＥ−ＲＥＱ信号９
をトリガとし保持するものである。
【０００８】バスコントローラ３５には、マイクロコン
ピュータ３６内部の他の機能手段から要求されたバスサ
イクルがリードアクセスであるかライトアクセスである
かを示すＣＹＣＬＥ−ＲＷ信号８と、ＣＹＣＬＥ−ＲＥ
Ｑ信号９とＡＤＤＲ−ＬＡＴ６から出力されるＬＡＤＤ
Ｒ信号１３が入力される。そして、ＣＹＣＬＥ−ＲＥＱ
信号９が入力されると、ＣＹＣＬＥ−ＲＷ信号８がライ
トバスサイクルを示すときにはマイクロコンピュータ３
６内部のデータ信号であるＣＤＡＴ信号１２とを基に外
部バスサイクルのアドレス信号であるＡ信号１９と、外
部バスサイクルが起動されたことを示すＢＣＹＳＴ信号
２０と、外部データバス信号であるＤ信号２４が有効で
あることを示すＤＳＴＢ信号２１と、外部バスサイクル
がリードアクセスであるかライトアクセスであるかを示
すＲ／Ｗ信号２２と、外部バスサイクルがライトバスサ
イクルであるときにはライトデータを示すＤ信号２４を
出力する一方、外部バスサイクルがリードバスサイクル
であるときには外部よりＤ信号２４を入力し、また、外
部回路より通知される外部バスサイクル延長要求信号で
あるＷＡＩＴ信号２３が解除されると、マイクロコンピ
ュータ３６内部の他の機能手段に対し外部バスサイクル
が終了したことを示すＣＹＣＬＥ−ＥＮＤ信号１０を出
力し、ＤＳＴＢ信号２１を解除するものである。
ピュータ３６内部の他の機能手段から要求されたバスサ
イクルがリードアクセスであるかライトアクセスである
かを示すＣＹＣＬＥ−ＲＷ信号８と、ＣＹＣＬＥ−ＲＥ
Ｑ信号９とＡＤＤＲ−ＬＡＴ６から出力されるＬＡＤＤ
Ｒ信号１３が入力される。そして、ＣＹＣＬＥ−ＲＥＱ
信号９が入力されると、ＣＹＣＬＥ−ＲＷ信号８がライ
トバスサイクルを示すときにはマイクロコンピュータ３
６内部のデータ信号であるＣＤＡＴ信号１２とを基に外
部バスサイクルのアドレス信号であるＡ信号１９と、外
部バスサイクルが起動されたことを示すＢＣＹＳＴ信号
２０と、外部データバス信号であるＤ信号２４が有効で
あることを示すＤＳＴＢ信号２１と、外部バスサイクル
がリードアクセスであるかライトアクセスであるかを示
すＲ／Ｗ信号２２と、外部バスサイクルがライトバスサ
イクルであるときにはライトデータを示すＤ信号２４を
出力する一方、外部バスサイクルがリードバスサイクル
であるときには外部よりＤ信号２４を入力し、また、外
部回路より通知される外部バスサイクル延長要求信号で
あるＷＡＩＴ信号２３が解除されると、マイクロコンピ
ュータ３６内部の他の機能手段に対し外部バスサイクル
が終了したことを示すＣＹＣＬＥ−ＥＮＤ信号１０を出
力し、ＤＳＴＢ信号２１を解除するものである。
【０００９】図６を参照すると、後述する図５のインサ
ーキットエミュレータ７０中に含まれるマッピング回路
３７において、ＭＡＰ−ＲＥＧ４１は、インサーキット
エミュレータ内部のエミュレーションメモリ領域の範囲
を示すものである。ＣＭＰ４２は、ＭＡＰ−ＲＥＧ４１
の出力信号であるＭＲＤＡＴ信号４５とＡ信号１９とを
比較し一致信号であるＭＨＩＴ信号４６を出力するもの
である。メモリ制御回路４３は、Ａ信号１９と、ＢＣＹ
ＳＴ信号２０と、ＤＳＴＢ信号２１と、Ｒ／Ｗ信号２２
と、ＭＨＩＴ信号４６と、動作の基準となるＣＬＫ信号
３１とを入力し、エミュレーションメモリをアクセスす
るためのエミュレーションメモリアドレス信号ＭＭＡ信
号４７と、エミュレーションメモリリードを示すＭＲＤ
信号４８と、エミュレーションメモリライトを示すＭＷ
Ｒ信号４９とを出力するものである。マスク制御回路４
４は、ＢＣＹＳＴ信号２０と、ＤＳＴＢ信号２１とを入
力し、図５に示すターゲットシステム３４に対しＢＣＹ
ＳＴ信号２０と同じ意味あいを持つＭＢＣＹＳＴ信号５
０と、ターゲットシステム３４に対しＤＳＴＢ信号２１
と同じ意味あいを持つＭＤＳＴＢ信号５１とを出力す
る。マスク制御回路４４はさらに、ターゲットシステム
３４からのバスサイクル延長要求信号であるＴＷＡＩＴ
信号５２と、ＭＨＩＴ信号４６を入力し、ＭＨＩＴ信号
４６がアクティブであればインサーキットエミュレータ
内部のエミュレーションメモリのアクセスタイムに合致
したＷＡＩＴ信号２３を出力する一方、ＭＨＩＴ信号４
６がインアクティブであればＴＷＡＩＴ信号５２をその
ままＷＡＩＴ信号２３として出力するものである。
ーキットエミュレータ７０中に含まれるマッピング回路
３７において、ＭＡＰ−ＲＥＧ４１は、インサーキット
エミュレータ内部のエミュレーションメモリ領域の範囲
を示すものである。ＣＭＰ４２は、ＭＡＰ−ＲＥＧ４１
の出力信号であるＭＲＤＡＴ信号４５とＡ信号１９とを
比較し一致信号であるＭＨＩＴ信号４６を出力するもの
である。メモリ制御回路４３は、Ａ信号１９と、ＢＣＹ
ＳＴ信号２０と、ＤＳＴＢ信号２１と、Ｒ／Ｗ信号２２
と、ＭＨＩＴ信号４６と、動作の基準となるＣＬＫ信号
３１とを入力し、エミュレーションメモリをアクセスす
るためのエミュレーションメモリアドレス信号ＭＭＡ信
号４７と、エミュレーションメモリリードを示すＭＲＤ
信号４８と、エミュレーションメモリライトを示すＭＷ
Ｒ信号４９とを出力するものである。マスク制御回路４
４は、ＢＣＹＳＴ信号２０と、ＤＳＴＢ信号２１とを入
力し、図５に示すターゲットシステム３４に対しＢＣＹ
ＳＴ信号２０と同じ意味あいを持つＭＢＣＹＳＴ信号５
０と、ターゲットシステム３４に対しＤＳＴＢ信号２１
と同じ意味あいを持つＭＤＳＴＢ信号５１とを出力す
る。マスク制御回路４４はさらに、ターゲットシステム
３４からのバスサイクル延長要求信号であるＴＷＡＩＴ
信号５２と、ＭＨＩＴ信号４６を入力し、ＭＨＩＴ信号
４６がアクティブであればインサーキットエミュレータ
内部のエミュレーションメモリのアクセスタイムに合致
したＷＡＩＴ信号２３を出力する一方、ＭＨＩＴ信号４
６がインアクティブであればＴＷＡＩＴ信号５２をその
ままＷＡＩＴ信号２３として出力するものである。
【００１０】図５を参照すると、従来のこのシステム
は、従来のマイクロコンピュータ３６、マッピング回路
３７（図６）、およびエミュレーションメモリ３９を含
むインサーキットエミュレータ７０と、デバッグ対象と
なるターゲットシステム３４と、ＢＵＦ３８とを有して
いる。
は、従来のマイクロコンピュータ３６、マッピング回路
３７（図６）、およびエミュレーションメモリ３９を含
むインサーキットエミュレータ７０と、デバッグ対象と
なるターゲットシステム３４と、ＢＵＦ３８とを有して
いる。
【００１１】インサーキットエミュレータ７０におい
て、マイクロコンピュータ３６は、図４に示す外部バス
制御手段３６１を持つ従来のマイクロコンピュータであ
り、Ａ信号１９と、ＢＣＹＳＴ信号２０と、ＤＳＴＢ信
号２１とを出力する一方、動作の基準となるＣＬＫ信号
３１と、ＷＡＩＴ信号２３とを入力する。さらに、Ｄ信
号２４を入出力するものである。エミュレーションメモ
リ３９は、ターゲットシステム３４のメモリを代行する
ものであり、アクセスをするためには一定のアクセス時
間が必要となるものである。マッピング回路３７は、図
６に示す構成をしており、マイクロコンピュータ３６か
らのＡ信号１９と、ＢＣＹＳＴ信号２０と、ＤＳＴＢ信
号２１と、Ｒ／Ｗ信号２２と、ＣＬＫ信号３１とを入力
し、エミュレーションメモリ３９をアクセスするための
ＭＭＡ信号４７と、ＭＲＤ信号４８と、ＭＷＲ信号４９
とを生成するものであり、マイクロコンピュータ３６の
アクセスがエミュレーションメモリ３９へのアクセスを
検出するとエミュレーションメモリ３９用のＷＡＩＴ信
号２３を出力し、マイクロコンピュータ３６のアクセス
がエミュレーションメモリ３９へのアクセスでないこと
を検出するとＴＷＡＩＴ信号５２をＷＡＩＴ信号２３へ
直接伝えるものである。
て、マイクロコンピュータ３６は、図４に示す外部バス
制御手段３６１を持つ従来のマイクロコンピュータであ
り、Ａ信号１９と、ＢＣＹＳＴ信号２０と、ＤＳＴＢ信
号２１とを出力する一方、動作の基準となるＣＬＫ信号
３１と、ＷＡＩＴ信号２３とを入力する。さらに、Ｄ信
号２４を入出力するものである。エミュレーションメモ
リ３９は、ターゲットシステム３４のメモリを代行する
ものであり、アクセスをするためには一定のアクセス時
間が必要となるものである。マッピング回路３７は、図
６に示す構成をしており、マイクロコンピュータ３６か
らのＡ信号１９と、ＢＣＹＳＴ信号２０と、ＤＳＴＢ信
号２１と、Ｒ／Ｗ信号２２と、ＣＬＫ信号３１とを入力
し、エミュレーションメモリ３９をアクセスするための
ＭＭＡ信号４７と、ＭＲＤ信号４８と、ＭＷＲ信号４９
とを生成するものであり、マイクロコンピュータ３６の
アクセスがエミュレーションメモリ３９へのアクセスを
検出するとエミュレーションメモリ３９用のＷＡＩＴ信
号２３を出力し、マイクロコンピュータ３６のアクセス
がエミュレーションメモリ３９へのアクセスでないこと
を検出するとＴＷＡＩＴ信号５２をＷＡＩＴ信号２３へ
直接伝えるものである。
【００１２】同じく図５において、ターゲットシステム
３４は、インサーキットエミュレータのデバッグ対象と
なるシステムである。ＢＵＦ３８は、駆動許可信号であ
るＭＤＳＴＢ信号５１がアクティブになるとターゲット
システム３４のデータバスであるＴＤＡＴ信号４０とＤ
信号２４とを接続するものである。
３４は、インサーキットエミュレータのデバッグ対象と
なるシステムである。ＢＵＦ３８は、駆動許可信号であ
るＭＤＳＴＢ信号５１がアクティブになるとターゲット
システム３４のデータバスであるＴＤＡＴ信号４０とＤ
信号２４とを接続するものである。
【００１３】次に、図４〜図６に図７を併せ参照して、
マイクロコンピュータ３６の動作について説明する。
尚、図７中、マイクロコンピュータ３６において外部バ
スが起動されていない１クロック間をＴｉサイクルと
し、外部バスサイクルが起動されたときの１クロック間
をＴ１サイクルとし、Ｔ１サイクルの次の１クロック間
から外部バスサイクルが終了するまでの各１クロック間
をＴ２サイクルとする。
マイクロコンピュータ３６の動作について説明する。
尚、図７中、マイクロコンピュータ３６において外部バ
スが起動されていない１クロック間をＴｉサイクルと
し、外部バスサイクルが起動されたときの１クロック間
をＴ１サイクルとし、Ｔ１サイクルの次の１クロック間
から外部バスサイクルが終了するまでの各１クロック間
をＴ２サイクルとする。
【００１４】いま、マイクロコンピュータ３６において
Ｔｉサイクル時に外部バスへのライトアクセス要求が発
生すると、まずマイクロコンピュータ３６内の他の機能
手段からＣＹＣＬＥ−ＲＥＱ信号９が１クロック間だけ
出力される。
Ｔｉサイクル時に外部バスへのライトアクセス要求が発
生すると、まずマイクロコンピュータ３６内の他の機能
手段からＣＹＣＬＥ−ＲＥＱ信号９が１クロック間だけ
出力される。
【００１５】このとき同時に、ライトデータの出力がＣ
ＡＤＴ信号１２上に開始され、ＣＹＣＬＥ−ＲＷ信号８
がライトであることを示す“Ｌ”を出力する。
ＡＤＴ信号１２上に開始され、ＣＹＣＬＥ−ＲＷ信号８
がライトであることを示す“Ｌ”を出力する。
【００１６】ＡＤＤＲ−ＬＡＴ６は、ＣＹＣＬＥ−ＲＥ
Ｑ信号９の立ち下がりでＣＡＤＤＲ信号１１を保持しＬ
ＡＤＤＲ信号１３をバスコントローラ３５へ出力する。
Ｑ信号９の立ち下がりでＣＡＤＤＲ信号１１を保持しＬ
ＡＤＤＲ信号１３をバスコントローラ３５へ出力する。
【００１７】バスコントローラ３５は、ＣＹＣＬＥ−Ｒ
ＥＱ信号９を受けると、Ｔ１サイクルへ遷移し、ＣＹＣ
ＬＥ−ＲＥＱ信号９を１クロック遅らせ生成したＢＣＹ
ＳＴ信号２０と、ＣＹＣＬＥ−ＲＷ信号８を１クロック
遅らせ生成したＲ／Ｗ信号２２と、ＬＡＤＤＲ信号１３
より生成したＡ信号１９と、ＣＤＡＴ信号１２を１クロ
ック遅らせ生成したＤ信号２４とを外部に出力する。
ＥＱ信号９を受けると、Ｔ１サイクルへ遷移し、ＣＹＣ
ＬＥ−ＲＥＱ信号９を１クロック遅らせ生成したＢＣＹ
ＳＴ信号２０と、ＣＹＣＬＥ−ＲＷ信号８を１クロック
遅らせ生成したＲ／Ｗ信号２２と、ＬＡＤＤＲ信号１３
より生成したＡ信号１９と、ＣＤＡＴ信号１２を１クロ
ック遅らせ生成したＤ信号２４とを外部に出力する。
【００１８】マッピング回路３７のＣＭＰ４２は、Ａ信
号１９と予め設定してあるＭＡＰ−ＲＥＧ４１から出力
されるＭＲＤＡＴ信号４５とを比較して比較時間を経過
した後に安定したＭＨＩＴ信号４６をメモリ制御回路４
３とマスク制御回路４４に出力する。
号１９と予め設定してあるＭＡＰ−ＲＥＧ４１から出力
されるＭＲＤＡＴ信号４５とを比較して比較時間を経過
した後に安定したＭＨＩＴ信号４６をメモリ制御回路４
３とマスク制御回路４４に出力する。
【００１９】マスク制御回路４４は、ＢＣＹＳＴ信号２
０が出力され、Ｔ１サイクルに遷移したことが通知され
るとＭＢＣＹＳＴ信号５０を出力しないようにマスクす
る。
０が出力され、Ｔ１サイクルに遷移したことが通知され
るとＭＢＣＹＳＴ信号５０を出力しないようにマスクす
る。
【００２０】メモリ制御回路４３は、ＢＣＹＳＴ信号２
０が出力され、Ｔ１サイクルに遷移したことが通知され
るとエミュレーションメモリ３９アクセスのためのＭＭ
Ａ信号４７を出力する。
０が出力され、Ｔ１サイクルに遷移したことが通知され
るとエミュレーションメモリ３９アクセスのためのＭＭ
Ａ信号４７を出力する。
【００２１】次のクロックで、バスコントローラ３５
は、Ｔ２サイクルに遷移し、ＣＹＣＬＥ−ＲＥＱ信号９
より生成したＤＳＴＢ信号２１を出力する。
は、Ｔ２サイクルに遷移し、ＣＹＣＬＥ−ＲＥＱ信号９
より生成したＤＳＴＢ信号２１を出力する。
【００２２】マスク制御回路４４は、Ｔ１サイクルの次
のクロックはＴ２サイクルであることを認識しているの
で、出力の安定したＭＨＩＴ信号４６がマイクロコンピ
ュータ３６のバスサイクルがエミュレーションメモリ３
９にヒットしていればＭＢＣＹＳＴ信号５０のマスクを
続け、ＭＤＳＴＢ信号５１のマスクを開始し、ＷＡＩＴ
信号２３をインアクティブにする。マスク制御回路４４
はまた、ＭＨＩＴ信号４６がエミュレーションメモリ３
９にヒットしていることを示していなければＢＣＹＳＴ
信号２０を１クロック遅らせて生成した信号をＭＢＣＹ
ＳＴ信号５０として出力する。このとき、マイクロコン
ピュータ３６は、Ｔ２サイクルであるがターゲットシス
テム３４にはＴ１サイクルと見えるのでＴＷＡＩＴ信号
５２は無効とし、ＷＡＩＴ信号２３をアクティブにしマ
イクロコンピュータ３６がウエイト状態となるように制
御する。
のクロックはＴ２サイクルであることを認識しているの
で、出力の安定したＭＨＩＴ信号４６がマイクロコンピ
ュータ３６のバスサイクルがエミュレーションメモリ３
９にヒットしていればＭＢＣＹＳＴ信号５０のマスクを
続け、ＭＤＳＴＢ信号５１のマスクを開始し、ＷＡＩＴ
信号２３をインアクティブにする。マスク制御回路４４
はまた、ＭＨＩＴ信号４６がエミュレーションメモリ３
９にヒットしていることを示していなければＢＣＹＳＴ
信号２０を１クロック遅らせて生成した信号をＭＢＣＹ
ＳＴ信号５０として出力する。このとき、マイクロコン
ピュータ３６は、Ｔ２サイクルであるがターゲットシス
テム３４にはＴ１サイクルと見えるのでＴＷＡＩＴ信号
５２は無効とし、ＷＡＩＴ信号２３をアクティブにしマ
イクロコンピュータ３６がウエイト状態となるように制
御する。
【００２３】メモリ制御回路４３は、ＭＨＩＴ信号４６
がアクティブであると、ＤＳＴＢ信号２１とＲ／Ｗ信号
２２によりエミュレーションメモリ３９に対するＭＲＤ
信号４８またはＭＷＲ信号４９の出力を開始する。
がアクティブであると、ＤＳＴＢ信号２１とＲ／Ｗ信号
２２によりエミュレーションメモリ３９に対するＭＲＤ
信号４８またはＭＷＲ信号４９の出力を開始する。
【００２４】マイクロコンピュータ３６は、マスク制御
回路４４によりウエイト状態となるように制御されてい
るので、次のクロックでもＴ２サイクルを継続する。
回路４４によりウエイト状態となるように制御されてい
るので、次のクロックでもＴ２サイクルを継続する。
【００２５】マスク制御回路４４は、エミュレーション
メモリ３９ヒット時は、エミュレーションメモリ３９に
必要なウエイト数が確保できたのでこのＴ２サイクルで
ＢＣＹＳＴ信号２０より生成したＭＷＡＩＴ信号５３を
ＷＡＩＴ信号２３として出力し、マイクロコンピュータ
３６にバスサイクル終了要求を出力する。マスク制御回
路４４はまた、エミュレーションメモリ３９ミスヒット
時はこのＴ２サイクルからＴＷＡＩＴ信号５２マスクを
解除しＷＡＩＴ信号２３としてマイクロコンピュータ３
６に伝える。
メモリ３９ヒット時は、エミュレーションメモリ３９に
必要なウエイト数が確保できたのでこのＴ２サイクルで
ＢＣＹＳＴ信号２０より生成したＭＷＡＩＴ信号５３を
ＷＡＩＴ信号２３として出力し、マイクロコンピュータ
３６にバスサイクル終了要求を出力する。マスク制御回
路４４はまた、エミュレーションメモリ３９ミスヒット
時はこのＴ２サイクルからＴＷＡＩＴ信号５２マスクを
解除しＷＡＩＴ信号２３としてマイクロコンピュータ３
６に伝える。
【００２６】マイクロコンピュータ３６は、Ｔ２サイク
ル時のクロック立ち下がり時点で取り込んだＷＡＩＴ信
号２３が外部バスサイクル終了要求を示していれば、外
部バス制御手段３６１内のバスコントローラ３５によっ
てマイクロコンピュータ３６内部の他の機能手段にＣＹ
ＣＬＥ−ＥＮＤ信号１０を出力し、ＤＳＴＢ信号２１を
インアクティブとする。このとき、マイクロコンピュー
タ３６内部の他の機能手段は、他の外部バスサイクルの
要求があれば半クロック後にＣＹＣＬＥ−ＲＥＱ信号９
等をアクティブとし上述の処理を繰り返す。
ル時のクロック立ち下がり時点で取り込んだＷＡＩＴ信
号２３が外部バスサイクル終了要求を示していれば、外
部バス制御手段３６１内のバスコントローラ３５によっ
てマイクロコンピュータ３６内部の他の機能手段にＣＹ
ＣＬＥ−ＥＮＤ信号１０を出力し、ＤＳＴＢ信号２１を
インアクティブとする。このとき、マイクロコンピュー
タ３６内部の他の機能手段は、他の外部バスサイクルの
要求があれば半クロック後にＣＹＣＬＥ−ＲＥＱ信号９
等をアクティブとし上述の処理を繰り返す。
【００２７】
【発明が解決しようとする課題】図４〜図７に示した例
をも含め、従来のマイクロコンピュータを使用したイン
サーキットエミュレータは、マイクロコンピュータの出
力するバスサイクル関連信号を基にマイクロコンピュー
タのバスサイクルがエミュレーションメモリへのヒット
したか否かの判定をする必要がある。このために、判定
のための時間が必要となり、エミュレーションメモリミ
スヒット時のターゲットシステムへのマイクロコンピュ
ータのバス制御信号出力をリアルタイムで行うことがで
きないという問題がある。
をも含め、従来のマイクロコンピュータを使用したイン
サーキットエミュレータは、マイクロコンピュータの出
力するバスサイクル関連信号を基にマイクロコンピュー
タのバスサイクルがエミュレーションメモリへのヒット
したか否かの判定をする必要がある。このために、判定
のための時間が必要となり、エミュレーションメモリミ
スヒット時のターゲットシステムへのマイクロコンピュ
ータのバス制御信号出力をリアルタイムで行うことがで
きないという問題がある。
【００２８】また、エミュレーションメモリミスヒット
時はＴ１サイクルの次のＴ２サイクルがターゲットシス
テムにとって見かけ上のＴ１サイクルとなるので、バス
サイクル終結を示すウエイト信号等をこの期間マイクロ
コンピュータに伝えないようにするための回路が必要に
なる。このため、ウエイト信号等の信号の遅延が悪くな
り、インサーキットエミュレータとしての入力規格値が
悪くなるという問題がある。
時はＴ１サイクルの次のＴ２サイクルがターゲットシス
テムにとって見かけ上のＴ１サイクルとなるので、バス
サイクル終結を示すウエイト信号等をこの期間マイクロ
コンピュータに伝えないようにするための回路が必要に
なる。このため、ウエイト信号等の信号の遅延が悪くな
り、インサーキットエミュレータとしての入力規格値が
悪くなるという問題がある。
【００２９】本発明の課題は、自らが含まれるインサー
キットエミュレータがリアルタイムでエミュレーション
できるようにするマイクロコンピュータを提供すること
である。
キットエミュレータがリアルタイムでエミュレーション
できるようにするマイクロコンピュータを提供すること
である。
【００３０】本発明の課題は、ウエイト信号等のバスサ
イクル信号の遅延の問題がなく、入力規格値が良好なイ
ンサーキットエミュレータを提供することである。
イクル信号の遅延の問題がなく、入力規格値が良好なイ
ンサーキットエミュレータを提供することである。
【００３１】
【課題を解決するための手段】本発明によれば、外部記
憶装置をアクセスするアクセス要求信号およびアドレス
信号を出力する第１の制御手段と、前記アクセス要求信
号が入力され、前記外部記憶装置をアクセスする第１の
バス制御信号を出力する第２の制御手段と、エミュレー
ションメモリのアドレス領域を記憶する記憶手段と、前
記記憶手段の内容と前記アドレス信号とを比較する第３
の制御手段と、前記アクセス要求信号が入力され、前記
エミュレーションメモリをアクセスする第２のバス制御
信号を出力する第４の制御手段とを有し、前記第３の制
御手段の比較結果出力に応じて前記第２および第４の制
御手段を切り換えて動作させることを特徴とするマイク
ロコンピュータが得られる。
憶装置をアクセスするアクセス要求信号およびアドレス
信号を出力する第１の制御手段と、前記アクセス要求信
号が入力され、前記外部記憶装置をアクセスする第１の
バス制御信号を出力する第２の制御手段と、エミュレー
ションメモリのアドレス領域を記憶する記憶手段と、前
記記憶手段の内容と前記アドレス信号とを比較する第３
の制御手段と、前記アクセス要求信号が入力され、前記
エミュレーションメモリをアクセスする第２のバス制御
信号を出力する第４の制御手段とを有し、前記第３の制
御手段の比較結果出力に応じて前記第２および第４の制
御手段を切り換えて動作させることを特徴とするマイク
ロコンピュータが得られる。
【００３２】本発明によればまた、前記第２の制御手段
は、前記外部記憶装置からのウエイト信号が入力され、
ウエイト制御するものであり、前記第４の制御手段は、
前記エミュレーションメモリからのウエイト信号が入力
され、ウエイト制御するものである前記マイクロコンピ
ュータが得られる。
は、前記外部記憶装置からのウエイト信号が入力され、
ウエイト制御するものであり、前記第４の制御手段は、
前記エミュレーションメモリからのウエイト信号が入力
され、ウエイト制御するものである前記マイクロコンピ
ュータが得られる。
【００３３】本発明によればさらに、前記マイクロコン
ピュータと、前記エミュレーションメモリとを有し、前
記外部記憶装置に対してデバッグを行うインサーキット
エミュレータが得られる。
ピュータと、前記エミュレーションメモリとを有し、前
記外部記憶装置に対してデバッグを行うインサーキット
エミュレータが得られる。
【００３４】
【実施例】以下、図面を参照して、本発明の実施例によ
るマイクロコンピュータを説明する。
るマイクロコンピュータを説明する。
【００３５】図１は、本発明のマイクロコンピュータの
外部バス制御手段の実施例を示すブロック図である。図
２は、本発明のマイクロコンピュータを使用したインサ
ーキットエミュレータを外部記憶装置としてのターゲッ
トシステムに対して接続したときのシステム構成図であ
る。図３は、本発明のマイクロコンピュータの動作の概
要を示すタイミングチャートである。尚、図１〜図３に
おいて、従来例と同一または同様の構成部、信号、なら
びに状態には、図４〜図７におけるものと同符号を付し
ている。
外部バス制御手段の実施例を示すブロック図である。図
２は、本発明のマイクロコンピュータを使用したインサ
ーキットエミュレータを外部記憶装置としてのターゲッ
トシステムに対して接続したときのシステム構成図であ
る。図３は、本発明のマイクロコンピュータの動作の概
要を示すタイミングチャートである。尚、図１〜図３に
おいて、従来例と同一または同様の構成部、信号、なら
びに状態には、図４〜図７におけるものと同符号を付し
ている。
【００３６】図１を参照すると、本実施例によるマイク
ロコンピュータに含まれる外部バス制御手段３２１にお
けるＡＤＤＲ−ＬＡＴ６は、従来例で説明したものと同
じものであり、接続される信号も同じ動作をするもので
ある。また、図示はしないが、後述するＣＹＣＬＥ−Ｒ
ＥＱ信号９およびＣＡＤＤＲ信号１１を出力する第１の
制御手段も、外部バス制御手段３２１と同様に、本マイ
クロコンピュータにおける複数の内部機能手段のひとつ
であって、外部バス制御手段３２１と同様にアドレス信
号線により他の手段と接続されている。
ロコンピュータに含まれる外部バス制御手段３２１にお
けるＡＤＤＲ−ＬＡＴ６は、従来例で説明したものと同
じものであり、接続される信号も同じ動作をするもので
ある。また、図示はしないが、後述するＣＹＣＬＥ−Ｒ
ＥＱ信号９およびＣＡＤＤＲ信号１１を出力する第１の
制御手段も、外部バス制御手段３２１と同様に、本マイ
クロコンピュータにおける複数の内部機能手段のひとつ
であって、外部バス制御手段３２１と同様にアドレス信
号線により他の手段と接続されている。
【００３７】また、図２を参照すると、本実施例による
マイクロコンピュータ３２を含むインサーキットエミュ
レータ６０と接続されるターゲットシステム３４も、従
来例で説明したものと同じものであり、接続される信号
も同じ動作をするものである。
マイクロコンピュータ３２を含むインサーキットエミュ
レータ６０と接続されるターゲットシステム３４も、従
来例で説明したものと同じものであり、接続される信号
も同じ動作をするものである。
【００３８】さて、図１を参照すると、本実施例による
マイクロコンピュータに含まれる外部バス制御手段３２
１において、ＭＡＰ−ＲＥＧ１は、エミュレーションメ
モリ領域を設定する記憶手段としてのレジスタであり、
その内容（設定された値）をＲＤＡＴ信号２５としてＣ
ＭＰ２に出力する。
マイクロコンピュータに含まれる外部バス制御手段３２
１において、ＭＡＰ−ＲＥＧ１は、エミュレーションメ
モリ領域を設定する記憶手段としてのレジスタであり、
その内容（設定された値）をＲＤＡＴ信号２５としてＣ
ＭＰ２に出力する。
【００３９】ＣＭＰ２は、ＲＤＡＴ信号２５とＣＡＤＤ
Ｒ信号１１を常時比較して比較結果をＨＩＴ信号２６と
してバスコントローラ選択手段３に出力するものであ
る。
Ｒ信号１１を常時比較して比較結果をＨＩＴ信号２６と
してバスコントローラ選択手段３に出力するものであ
る。
【００４０】バスコントローラ選択手段３は、ＨＩＴ信
号２６を受けてエミュレーションメモリ用バスコントロ
ーラ４を選択するＥＢＳＥＬ信号２７とバスコントロー
ラ５を選択するＮＢＳＥＬ信号２８とを出力するもので
ある。ＣＭＰ２とバスコントローラ選択手段３とによ
り、第３の制御手段が構成される。
号２６を受けてエミュレーションメモリ用バスコントロ
ーラ４を選択するＥＢＳＥＬ信号２７とバスコントロー
ラ５を選択するＮＢＳＥＬ信号２８とを出力するもので
ある。ＣＭＰ２とバスコントローラ選択手段３とによ
り、第３の制御手段が構成される。
【００４１】第４の制御手段としてのエミュレーション
メモリ用バスコントローラ４は、ＣＹＣＬＥ−ＲＥＱ信
号９と、ＣＹＣＬＥ−ＲＷ信号８と、ＥＢＳＥＬ信号２
７と、ＬＡＤＤＲ信号１３と、エミュレーションメモリ
３３のアクセスのバスサイクルを延長させるためのＥＭ
ＷＡＩＴ信号１５とを入力する一方、第２のバス制御信
号（エミュレーションメモリ３３アクセスのためのアド
レス信号ＥＭＡ信号１４、エミュレーションメモリ３３
アクセスのためのリード制御信号であるＥＭＲＤ信号１
６、および、エミュレーションメモリ３３アクセスのた
めのライト制御信号であるＥＭＷＲ信号１７）を出力
し、さらに、エミュレーションメモリ３３アクセスのた
めのデータバス信号であるＥＤ信号１８（これも第２の
バス制御信号の１つ）を入出力するものである。
メモリ用バスコントローラ４は、ＣＹＣＬＥ−ＲＥＱ信
号９と、ＣＹＣＬＥ−ＲＷ信号８と、ＥＢＳＥＬ信号２
７と、ＬＡＤＤＲ信号１３と、エミュレーションメモリ
３３のアクセスのバスサイクルを延長させるためのＥＭ
ＷＡＩＴ信号１５とを入力する一方、第２のバス制御信
号（エミュレーションメモリ３３アクセスのためのアド
レス信号ＥＭＡ信号１４、エミュレーションメモリ３３
アクセスのためのリード制御信号であるＥＭＲＤ信号１
６、および、エミュレーションメモリ３３アクセスのた
めのライト制御信号であるＥＭＷＲ信号１７）を出力
し、さらに、エミュレーションメモリ３３アクセスのた
めのデータバス信号であるＥＤ信号１８（これも第２の
バス制御信号の１つ）を入出力するものである。
【００４２】第２の制御手段としてのバスコントローラ
５は、従来例のバスコントローラ３５の機能、即ち、第
１の制御手段が出力するＣＹＣＬＥ−ＲＥＱ信号９を入
力すると所定の時間を経過した後にターゲットシステム
３４をアクセスするための第１のバス制御信号（Ａ信号
１９、ＢＣＹＳＴ信号２０、ＤＳＴＢ信号２１、Ｒ／Ｗ
信号２２、ＷＡＩＴ信号２３、およびＤ信号２４）を出
力する機能に加えて、バスコントローラ５をアクティブ
にするためのＮＢＳＥＬ信号２８を入力する機能をも持
つものである。
５は、従来例のバスコントローラ３５の機能、即ち、第
１の制御手段が出力するＣＹＣＬＥ−ＲＥＱ信号９を入
力すると所定の時間を経過した後にターゲットシステム
３４をアクセスするための第１のバス制御信号（Ａ信号
１９、ＢＣＹＳＴ信号２０、ＤＳＴＢ信号２１、Ｒ／Ｗ
信号２２、ＷＡＩＴ信号２３、およびＤ信号２４）を出
力する機能に加えて、バスコントローラ５をアクティブ
にするためのＮＢＳＥＬ信号２８を入力する機能をも持
つものである。
【００４３】図２を参照すると、マイクロコンピュータ
３２は、図１の外部バス制御手段３２１を持つものであ
る。
３２は、図１の外部バス制御手段３２１を持つものであ
る。
【００４４】エミュレーションメモリ３３は、従来例の
エミュレーションメモリ３９の機能に加え、エミュレー
ションメモリアクセスウエイト数を要求するＥＭＷＡＩ
Ｔ信号１５を出力する機能を持つものである。
エミュレーションメモリ３９の機能に加え、エミュレー
ションメモリアクセスウエイト数を要求するＥＭＷＡＩ
Ｔ信号１５を出力する機能を持つものである。
【００４５】次に、本実施例による動作について、図１
および２に図３を併せ参照して説明する。
および２に図３を併せ参照して説明する。
【００４６】いま、Ｔｉサイクル時にマイクロコンピュ
ータ３２内部にて外部バスアクセス要求が発生すると、
マイクロコンピュータ３２内部の他の機能手段はＣＹＣ
ＬＥ−ＲＥＱ信号９とＣＹＣＬＥ−ＲＷ信号８をアクテ
ィブにし、同時にＣＡＤＤＲ信号１１にアクセスアドレ
スを出力する。
ータ３２内部にて外部バスアクセス要求が発生すると、
マイクロコンピュータ３２内部の他の機能手段はＣＹＣ
ＬＥ−ＲＥＱ信号９とＣＹＣＬＥ−ＲＷ信号８をアクテ
ィブにし、同時にＣＡＤＤＲ信号１１にアクセスアドレ
スを出力する。
【００４７】外部バス制御手段３２１中のＣＭＰ２は、
ＣＡＤＤＲ信号１１が確定すると、ＲＤＡＴ信号２５と
の比較を行い、比較結果が一致したときにはＨＩＴ信号
２６をアクティブにしバスコントローラ選択手段３に伝
える。
ＣＡＤＤＲ信号１１が確定すると、ＲＤＡＴ信号２５と
の比較を行い、比較結果が一致したときにはＨＩＴ信号
２６をアクティブにしバスコントローラ選択手段３に伝
える。
【００４８】バスコントローラ選択手段３は、ＨＩＴ信
号２６がアクティブであればＥＢＳＥＬ信号２７を生成
しエミュレーションメモリ用バスコントローラ４に伝え
る一方、ＨＩＴ信号２６がインアクティブであればＮＢ
ＳＥＬ信号２８を生成しバスコントローラ５へ伝える。
号２６がアクティブであればＥＢＳＥＬ信号２７を生成
しエミュレーションメモリ用バスコントローラ４に伝え
る一方、ＨＩＴ信号２６がインアクティブであればＮＢ
ＳＥＬ信号２８を生成しバスコントローラ５へ伝える。
【００４９】次に、Ｔ１サイクルになると、エミュレー
ションメモリ用バスコントローラ４は、ＬＡＤＤＲ信号
１３をもとにＥＭＡ信号１４を生成し出力し、要求され
たバスサイクルがライトサイクルであればＣＤＡＴ信号
１２をもとにＥＤ信号１８を出力する。
ションメモリ用バスコントローラ４は、ＬＡＤＤＲ信号
１３をもとにＥＭＡ信号１４を生成し出力し、要求され
たバスサイクルがライトサイクルであればＣＤＡＴ信号
１２をもとにＥＤ信号１８を出力する。
【００５０】また、バスコントローラ５は、ＬＡＤＤＲ
信号１３をもとにＡ信号１９を生成して出力し、ＮＢＳ
ＥＬ信号２８がアクティブであればＢＣＹＳＴ信号２０
とＲ／Ｗ信号２２とを生成して出力する一方、ＮＢＳＥ
Ｌ信号２８がインアクティブであればＲ／Ｗ信号２２を
リードを示す値にする。
信号１３をもとにＡ信号１９を生成して出力し、ＮＢＳ
ＥＬ信号２８がアクティブであればＢＣＹＳＴ信号２０
とＲ／Ｗ信号２２とを生成して出力する一方、ＮＢＳＥ
Ｌ信号２８がインアクティブであればＲ／Ｗ信号２２を
リードを示す値にする。
【００５１】尚、ターゲットシステム３４は、ＢＣＹＳ
Ｔ信号２０が入力されると、必要とするウエイト数を確
保した後にＷＡＩＴ信号２３をインアクティブにする。
Ｔ信号２０が入力されると、必要とするウエイト数を確
保した後にＷＡＩＴ信号２３をインアクティブにする。
【００５２】次に、Ｔ２サイクルになると、エミュレー
ションメモリ用バスコントローラ４は、ＥＢＳＥＬ信号
２７がアクティブであればＥＭＲＤ信号１６またはＥＭ
ＷＲ信号１７を出力する一方、ＥＢＳＥＬ信号２７がイ
ンアクティブであればなにもしない。
ションメモリ用バスコントローラ４は、ＥＢＳＥＬ信号
２７がアクティブであればＥＭＲＤ信号１６またはＥＭ
ＷＲ信号１７を出力する一方、ＥＢＳＥＬ信号２７がイ
ンアクティブであればなにもしない。
【００５３】尚、エミュレーションメモリ用バスコント
ローラ４は、ＥＢＳＥＬ信号２７がアクティブであれば
Ｔ２サイクルのクロックの立ち下がりでＥＭＷＡＩＴ信
号１５をサンプリングする一方、インアクティブであれ
ば外部バスサイクルの終わりを示すＥＣ−ＥＮＤ信号２
９をＯＲゲート７を通してＣＹＣＬＥ−ＥＮＤ信号１０
として出力すると共に、本Ｔ２サイクルの次のクロック
の立ち上がりでＥＭＲＤ信号１６またはＥＭＷＲ信号１
７をインアクティブにする。
ローラ４は、ＥＢＳＥＬ信号２７がアクティブであれば
Ｔ２サイクルのクロックの立ち下がりでＥＭＷＡＩＴ信
号１５をサンプリングする一方、インアクティブであれ
ば外部バスサイクルの終わりを示すＥＣ−ＥＮＤ信号２
９をＯＲゲート７を通してＣＹＣＬＥ−ＥＮＤ信号１０
として出力すると共に、本Ｔ２サイクルの次のクロック
の立ち上がりでＥＭＲＤ信号１６またはＥＭＷＲ信号１
７をインアクティブにする。
【００５４】バスコントローラ５は、ＮＢＳＥＬ信号２
８がアクティブであればＤＳＴＢ信号２１をアクティブ
にし出力する一方、ＮＢＳＥＬ信号２８がインアクティ
ブであればなにもしない。尚、バスコントローラ５は、
ＮＢＳＥＬ信号２８がアクティブであればこのＴ２サイ
クルのクロックの立ち下がりでＷＡＩＴ信号２３をサン
プリングする一方、インアクティブであれば外部バスサ
イクルの終わりを示すＮＢ−ＥＮＤ信号３０をＯＲゲー
ト７を通してＣＹＣＬＥ−ＥＮＤ信号１０として出力す
ると共に、本Ｔ２サイクルの次のクロックの立ち上がり
でＤＳＴＢ信号２１をインアクティブにして出力する。
８がアクティブであればＤＳＴＢ信号２１をアクティブ
にし出力する一方、ＮＢＳＥＬ信号２８がインアクティ
ブであればなにもしない。尚、バスコントローラ５は、
ＮＢＳＥＬ信号２８がアクティブであればこのＴ２サイ
クルのクロックの立ち下がりでＷＡＩＴ信号２３をサン
プリングする一方、インアクティブであれば外部バスサ
イクルの終わりを示すＮＢ−ＥＮＤ信号３０をＯＲゲー
ト７を通してＣＹＣＬＥ−ＥＮＤ信号１０として出力す
ると共に、本Ｔ２サイクルの次のクロックの立ち上がり
でＤＳＴＢ信号２１をインアクティブにして出力する。
【００５５】
【発明の効果】以上説明したように、本発明によるマイ
クロコンピュータは、外部バス制御手段が、エミュレー
ションメモリの割り付け領域を設定する記憶手段と、記
憶手段の内容とアドレス信号線上の値とを常時比較して
その比較結果に基づく信号を出力する第３の制御手段
と、比較結果に基づく信号およびアクセス要求信号を入
力してエミュレーションメモリをアクセスするための第
２のバス制御信号を出力する第４の制御手段とを有して
いるため、外部バスサイクルが発行される１クロック前
にエミュレーションメモリへのヒットかミスヒットかを
判断できるので、エミュレーションメモリにミスヒット
していた場合でもターゲットシステムへのマイクロコン
ピュータのバス制御信号出力が１クロック間も遅れるこ
とがなく、本マイクロコンピュータを使用したインサー
キットエミュレータはリアルタイムでエミュレーション
できるという効果がある。
クロコンピュータは、外部バス制御手段が、エミュレー
ションメモリの割り付け領域を設定する記憶手段と、記
憶手段の内容とアドレス信号線上の値とを常時比較して
その比較結果に基づく信号を出力する第３の制御手段
と、比較結果に基づく信号およびアクセス要求信号を入
力してエミュレーションメモリをアクセスするための第
２のバス制御信号を出力する第４の制御手段とを有して
いるため、外部バスサイクルが発行される１クロック前
にエミュレーションメモリへのヒットかミスヒットかを
判断できるので、エミュレーションメモリにミスヒット
していた場合でもターゲットシステムへのマイクロコン
ピュータのバス制御信号出力が１クロック間も遅れるこ
とがなく、本マイクロコンピュータを使用したインサー
キットエミュレータはリアルタイムでエミュレーション
できるという効果がある。
【００５６】また、マイクロコンピュータのウエイト信
号等のバスサイクル制御信号は、インサーキットエミュ
レータ内部でマスク回路等を備える必要がないので、イ
ンサーキットエミュレータとしての入出力規格値が劣化
することがないという効果がある。
号等のバスサイクル制御信号は、インサーキットエミュ
レータ内部でマスク回路等を備える必要がないので、イ
ンサーキットエミュレータとしての入出力規格値が劣化
することがないという効果がある。
【図１】本発明のマイクロコンピュータの外部バス制御
手段の実施例のブロック図である。
手段の実施例のブロック図である。
【図２】本発明のマイクロコンピュータを使用したイン
サーキットエミュレータおよびインサーキットエミュレ
ータをターゲットシステムに接続したときの構成図であ
る。
サーキットエミュレータおよびインサーキットエミュレ
ータをターゲットシステムに接続したときの構成図であ
る。
【図３】本発明のマイクロコンピュータの動作の概要を
示すタイミングチャート。
示すタイミングチャート。
【図４】従来のマイクロコンピュータの外部バス制御手
段のブロック図である。
段のブロック図である。
【図５】従来のマイクロコンピュータを使用したインサ
ーキットエミュレータおよびインサーキットエミュレー
タをターゲットシステムに接続したときの構成図であ
る。
ーキットエミュレータおよびインサーキットエミュレー
タをターゲットシステムに接続したときの構成図であ
る。
【図６】従来のマイクロコンピュータを使用したインサ
ーキットエミュレータのマッピング回路の詳細なブロッ
ク図である。
ーキットエミュレータのマッピング回路の詳細なブロッ
ク図である。
【図７】従来のマイクロコンピュータの動作の概要を示
すタイミングチャート。
すタイミングチャート。
１ ＭＡＰ−ＲＥＧ ２ ＣＭＰ ３ バスコントローラ選択手段 ４ エミュレーションメモリ用バスコントローラ ５ バスコントローラ ６ ＡＤＤＲ−ＬＡＴ ７ ＯＲゲート ８ ＣＹＣＬＥ−ＲＷ信号 ９ ＣＹＣＬＥ−ＲＥＱ信号 １０ ＣＹＣＬＥ−ＥＮＤ信号 １１ ＣＡＤＤＲ信号 １２ ＣＤＡＴ信号 １３ ＬＡＤＤＲ信号 １４ ＥＭＡ信号 １５ ＥＭＷＡＩＴ信号 １６ ＥＭＲＤ信号 １７ ＥＭＷＲ信号 １８ ＥＤ信号 １９ Ａ信号 ２０ ＢＣＹＳＴ信号 ２１ ＤＳＴＢ信号 ２２ Ｒ／Ｗ信号 ２３ ＷＡＩＴ信号 ２４ Ｄ信号 ２５ ＲＤＡＴ信号 ２６ ＨＩＴ信号 ２７ ＥＢＳＥＬ信号 ２８ ＮＢＳＥＬ信号 ２９ ＥＣ−ＥＮＤ信号 ３０ ＮＢ−ＥＮＤ信号 ３１ ＣＬＫ信号 ３２、３６ マイクロコンピュータ ３３、３９ エミュレーションメモリ ３４ ターゲットシステム ３５ バスコントローラ ３７ マッピング回路 ３８ ＢＵＦ ４０ ＴＤＡＴ信号 ４１ ＭＡＰ−ＲＥＧ ４２ ＣＭＰ ４３ メモリ制御回路 ４４ マスク制御回路 ４５ ＭＲＤＡＴ信号 ４６ ＭＨＩＴ信号 ４７ ＭＭＡ信号 ４８ ＭＲＤ信号 ４９ ＭＷＲ信号 ５０ ＭＢＣＹＳＴ信号 ５１ ＭＤＳＴＢ信号 ５２ ＴＷＡＩＴ信号 ５３ ＭＷＡＩＴ信号 ６０、７０ インサーキットエミュレータ ３２１、３６１ 外部バス制御手段
Claims (3)
- 【請求項１】 外部記憶装置をアクセスするアクセス要
求信号およびアドレス信号を出力する第１の制御手段
と、前記アクセス要求信号が入力され、前記外部記憶装
置をアクセスする第１のバス制御信号を出力する第２の
制御手段と、エミュレーションメモリのアドレス領域を
記憶する記憶手段と、前記記憶手段の内容と前記アドレ
ス信号とを比較する第３の制御手段と、前記アクセス要
求信号が入力され、前記エミュレーションメモリをアク
セスする第２のバス制御信号を出力する第４の制御手段
とを有し、前記第３の制御手段の比較結果出力に応じて
前記第２および第４の制御手段を切り換えて動作させる
ことを特徴とするマイクロコンピュータ。 - 【請求項２】 前記第２の制御手段は、前記外部記憶装
置からのウエイト信号が入力され、ウエイト制御するも
のであり、前記第４の制御手段は、前記エミュレーショ
ンメモリからのウエイト信号が入力され、ウエイト制御
するものである請求項１に記載のマイクロコンピュー
タ。 - 【請求項３】 請求項１または２に記載のマイクロコン
ピュータと、前記エミュレーションメモリとを有し、前
記外部記憶装置に対してデバッグを行うインサーキット
エミュレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7122105A JP2882461B2 (ja) | 1995-05-22 | 1995-05-22 | マイクロコンピュータおよびこれを用いたインサーキットエミュレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7122105A JP2882461B2 (ja) | 1995-05-22 | 1995-05-22 | マイクロコンピュータおよびこれを用いたインサーキットエミュレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08314749A JPH08314749A (ja) | 1996-11-29 |
| JP2882461B2 true JP2882461B2 (ja) | 1999-04-12 |
Family
ID=14827772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7122105A Expired - Lifetime JP2882461B2 (ja) | 1995-05-22 | 1995-05-22 | マイクロコンピュータおよびこれを用いたインサーキットエミュレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2882461B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177552A (ja) * | 1985-02-01 | 1986-08-09 | Neoroogu Denshi Kk | マイクロ・プロセツサのプログラム評価装置 |
| JPH0721053A (ja) * | 1993-06-30 | 1995-01-24 | Matsushita Electric Ind Co Ltd | 情報処理装置 |
-
1995
- 1995-05-22 JP JP7122105A patent/JP2882461B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08314749A (ja) | 1996-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990106 |