JP3351859B2 - Ｄｒａｍ ｃａｓ タイミングの方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、（ａ）コンピューター
のメモリコントローラが制御信号を主張解除（de-asser
tion）する時刻を検出すると共に、（ｂ）その解除が検
出されるときはデータをラッチ留めするためのシステム
に関する。

【０００２】

【従来の技術】

＜概略＞

【０００３】コンピューターのメモリにタイミングが必
要とされるが、これはしばしばメモリオペレーション期
間中、プロセッサをアイドル（空走行）状態にさせる。
このアイドル状態は好ましくない。

【０００４】＜背景技術の詳細＞

【０００５】図１-図６はメモリコントローラがＤＲＡ
Ｍ（Dynamic Random Access Memory）からデータを読み
取るときに執り行われる幾つかの事象を示す。 ＜図１＞ コントローラはアドレスバスを介してＤＲＡ
Ｍへ行アドレスを配給することにより、データセルのう
ちいずれの行が利用可能であるかをＤＲＡＭに通知す
る。（太輪郭線は現に説明しているオペレーションに関
与するコンポーネントを示す。） ＜図２＞ 次いで、アドレスバスにより担持されたアド
レスデータを安定させることを可能にする短いセットア
ップ遅延の後、コントローラはＲＡＳ（Row Address St
robe) 線信号を引き込むことにより、ＲＡＳ信号のアサ
ーション（assertion, コントローラの主張、以下にお
いて単に主張という）を主張する。 ＜図３＞ 次に、「保持（hold）」遅延の後、コントロ
ーラはＤＲＡＭに列アドレスレスを配給し、図２で既に
選択された行の内のいずれの列を読み取るべきかをＤＲ
ＡＭに告げる。 ＜図４＞ 次に、短いセットアップ遅延の後、コントロ
ーラはＣＡＳ線を低に引き込むことによりＣＡＳ（Colu
mn Address Strobe）信号を主張する。 ＜図５＞ ＤＲＡＭは上記の事象に対する応答として、
指定されたアドレス（行、列）に含まれるデータを取っ
て来てそれを該データバス上に置く。ある時間の遅延の
後、このデータは安定化し、コントローラがそれを読
む。この時間遅延は通常、「セットアップ時間」と呼ば
れ、これはデータがＤＲＡＭからコントローラまで移動
するのに必要とされる時間（図に示してなし）と見做す
ことができる。 ＜図６＞ 最後に、このデータを読み取った後、コント
ローラはＲＡＳ信号およびＣＡＳ信号の主張解除（すな
わち除去）を行い、これらＤＲＡＭをデータバスに対し
て１でも０でもない高いインピーダンスを呈する「トリ
-ステート（三状態）」と呼ばれる状態にする。 図７は上述の信号のシーケンスを標準的タイミング図の
形に示す。

【０００６】＜ＲＡＳおよびＣＡＳ信号は十分に長くな
ければならない＞

【０００７】＜信号がさらに長いと不十分なオペレーシ
ョンを引き起こしかねないこと＞

【０００８】ＤＲＡＭ製造者はＲＡＳ信号およびＣＡＳ
信号（上記コントローラにより発行される）は所定の時
間だけ持続することを要求する。図７においてこれらの
時間を示す記号は丸で囲まれている。Ｔ_CASはＣＡＳ信
号（以下、ＣＡＳという）が持続しなければならない最
小期間である。Ｔ_RASはＲＡＳの最小持続期間である。
（図７にはもう一つの持続期間として、ＣＡＳの主張お
よびデータが利用可能となる時点の間の遅延であるＴ
_CACが示されている。Ｔ_CACについては後述する。）

【０００９】最小時間Ｔ_CASを必要とすることは場合に
よっては非能率を来たす。Ｔ_CASがシステムクロック周
期よりも十分に小さくないと、コントローラは後述する
理由のため、アイドル状態に留まることを強制される。

【００１０】＜強制されるアイドル状態の説明＞

【００１１】図８はシステムクロックおよびＣＡＳの主
張を示す。図に示すようにクロック周期Ｔが２０ナノ秒
（ｎＳ）であると仮定する。このクロック周期は５０メ
ガヘルツ（ＭＨｚ）に相当する。要求されるＴ_CASの時
間も２０ナノ秒であると仮定する。（すなわちＴ_CASは
２０ナノ秒以上、低しきい値以下に留まらなければなら
ない。低しきい値および高しきい値は図９に示す。これ
らの時間は７０ナノ秒ＤＲＡＭについては典型的なもの
である。）

【００１２】これらの環境の下でクロック周期ＴはＴ
_CASに等しい。しかしながら、同一の時間を持つＣＡＳ
信号を発生すべく単一の（２０ナノ秒の）クロックサイ
クルを使用することができない。なぜならばＣＡＳの主
張の開始に或遅延が伴うからである。すなわち図８に示
すようにもしもクロックサイクルの最初の上昇縁１０が
ＣＡＳ主張のトリガーとして使用されると、ＣＡＳを直
ちに主張することはできない（すなわちその低値である
アクティブ値に達することができない）。ＣＡＳが低レ
ベルに達するにはある遅延時間Ｄ１がかかる。

【００１３】同様に、もしも第二上昇縁１５が主張解除
のトリガーとして使用されるとしても、この主張解除は
直ちには生じない。すなわち高しきい値が達成されるま
でにある遅延時間Ｄ２がかかる。（Ｔ_CASは見方によっ
てはＣＡＳが高しきい値に達するまでは主張解除状態に
ならず、Ｔ_CASは低しきい値の二つの交点２０、２３の
間として測定される。）

【００１４】従って関与する回路に特別の設計変更を施
さない限り、２０ナノ秒クロック信号は２０ナノ秒ＣＡ
Ｓ信号を発生することができない。

【００１５】＜三つの可能な解決策＞

【００１６】＜第一解決策＞ この問題に対する一つの
解決策は、ＣＡＳトリガーとして使用できる、図１０に
示すようなより長いある補助的なクロックパルスを発生
する試みで解決できるように思われよう。この長いクロ
ックパルスは主張解除を遅延させ、適当に長いＴ_CASを
与える。このＴ_CASは図１０に示すように２０ナノ秒の
長さである。しかしながらいろいろの技術的理由から、
遅い補助的クロックパルスは望ましくない。その理由の
一つはそれがシステム帯域を低減させるからである。も
う一つの理由は、それが主張解除およびアサーション時
間の両方を長くし、このためさらに非能率を来たすから
である。

【００１７】＜第二の解決策＞ 第二の解決策は図１１
に示すようにシステムクロック周期を長くすることであ
ろう。しかしながら、そのような解決策は好ましくな
い。すなわちシステムクロック速度は、メモリコントロ
ーラにおけるタイミング等と同様の因子によって支配さ
れるべきでないからである。システムクロック速度はこ
れらの因子から独立とすべきである。

【００１８】＜第三の解決策＞ 実際上、多くの設計者
はしばしばこの問題をクロックの第三上昇縁でＣＡＳの
主張解除を行うことによって解決している。このアプロ
ーチは図１２に示すが、これは見れば明らかであろう。

【００１９】しかしながら、このアプローチは、かなり
の時間にわたりコントローラおよびＤＲＡＭがアイドル
に留まらなければならない、という意味で無駄が多い。
すなわち、この例ではＴ_CASは２０ナノ秒である。しか
しもっと長い時間、すなわち要求されたＴ_CASの持続時
間の二倍である二クロックサイクル（４０ナノ秒）の間
は少なくともコントローラおよびＤＲＡＭが拘束された
ままとなる。

【００２０】言い換えるとコントローラおよびＤＲＡＭ
は強制的に２０ナノ秒の間、すなわち一クロックサイク
ルの間、アイドル状態に留められる。

【００２１】

【発明が解決しようとする課題】本発明の課題はコンピ
ューターに使用する改良されたメモリコントローラを与
えることである。

【００２２】本発明の別の課題はＤＲＡＭの製造者によ
り処方された通りの最小のＴ_CASを使用するシステムを
与えることである。

【００２３】本発明のもう一つの課題は、最適な（すな
わち最小の）アクセス時間が非同期データインターフェ
ース（例えばメモリインターフェース）に与えられると
きに存在する非常に短い有効データ間隔の期間に有効デ
ータをストローブ化（strobing）する機構を与えること
である。

【００２４】本発明の一形態においては、クロックパル
スによる主張解除の検知ではなく、メモリコントローラ
内の前記ＣＡＳ信号の生成回路におけるＣＡＳ信号自体
の主張解除後直ちにデータバス上に存在するデータをメ
モリコントローラに受領せしめるべく、ＤＲＡＭ，前記
ＤＲＡＭに接続されたデータバス、ＤＲＡＭコントロー
ラ及びＣＡＳドライバを有するコンピュータにおけるＤ
ＲＡＭ内のデータ読取方法であって、前記ＣＡＳドライ
バによってＣＡＳ信号の主張解除を検知するステップ
と、前記ＣＡＳ信号の主張解除を検知した後に、前記デ
ータバス上のデータをバッファ内にストローブ入力する
ステップとを有し、前記ＣＡＳ信号の主張解除の検知
は、前記ＤＲＡＭコントローラ内における前記ＣＡＳ信
号の生成回路におけるＣＡＳ信号を出力するポイントで
あって、当該ＤＲＡＭ回路基板内のＣＡＳ信号の外部ピ
ン（パッド）から絶縁された点を検知することにより行
われることを特徴とするデータ読取方法を提供するもの
である。

【００２５】

【実施例】

＜第一例＞

【００２６】図１３は次の四つの信号を例示するタイミ
ング図である。 １）システムクロック ２）ＣＡＳ信号 ３）データ有効（DATA VALID）ウインドウ ４）ＣＡＳ信号の主張解除に応答して本発明が発生する
BUF STROBE 信号。

【００２７】本発明はこれを簡単化したとき二つの手順
を与える。その第一のものは、図１３に示すＣＡＳドラ
イバーによって発生されるＣＡＳ信号が、当該ＤＲＡＭ
製造者により許された最小持続時間保持されることであ
る。（これと対照的に、図１２に関連して上に説明した
ように、先行技術は通常、指定された最小時間よりも長
いＣＡＳ信号を使用する。）言い換えると、最小可能な
ＣＡＳ信号が使用される。

【００２８】第二の手順は、メモリコントローラ内に含
まれる図１４の比較器２０がＣＡＳのモニターとなるこ
とである。ＣＡＳが主張解除状態にされたとき、比較器
２０はBUF STROBE 信号を発生する。このBUF STROBE信
号 はバッファBUF がデータバス上に存在するデータを
ラッチ留めすることによりこれを捕捉することを強制す
る。

【００２９】すなわちＣＡＳの主張解除がバス上のデー
タのストローブ化（すなわちラッチング）のトリガーと
なる。そのデータはその主張解除後に捕捉される）。

【００３０】図１３に関する幾つかの重要な点は次の通
りである。

【００３１】１．図１３においてクロック（CLOCK）の
第二上昇縁２０はＣＡＳの主張解除の開始と一致するよ
うに図示されている。この一致は必須の条件ではない。
ＣＡＳの主張解除およびシステムクロックは今の場合独
立である。

【００３２】２．BUF STROBE 信号はＣＡＳが低（LOW）
しきい値に交差するときに開始するように示されてい
る。この特定のしきい値との交差が臨界的な重要性を持
つわけではない。高（HIGH）しきい値のような他のＣＡ
Ｓレベルを検出してこれをBUF STROBE 信号の開始に使
用することもできる。

【００３３】３．本発明はＣＡＳの主張解除の後でデー
タバス上のデータを読み取る。ＣＡＳのこの主張解除は
図７に示す時刻Ｔ１においてこのデータバス上のデータ
をやがて無効にする。しかしながら、この無効化は直ち
には起きない。すなわちこの主張解除と該データの無効
化する時刻との間に二つの遅延が介在する。

【００３４】その最初の遅延は主張解除信号が図１に示
すコントローラからＤＲＡＭに届くに要する時間であ
る。この遅延は一つの送信線遅延と看ることができる。

【００３５】第二の遅延は三つの成分を含む。その第一
成分はＤＲＡＭによる主張解除受信とのデータの除去と
の間の遅延である。この第一成分は反応時間（reaction
time）である。

【００３６】第二成分関して、データ除去はデータバス
上への「非-データ（NON-DATA）」信号の発行と看るこ
とができる。この非-データ信号はデータバス上をコン
トローラまで進行しなければならない。この進行時間が
第二成分であり、一つの送信線遅延と看ることができ
る。

【００３７】第三成分関して、コントローラに到来する
データバスの各線上には、当該線が１又は０のいずれを
担持するかに応じた電荷が帯電している。この電荷は
「非-データ」信号がコントローラに到達すると散逸を
始める。この第三成分が電荷の散逸に必要な時間であ
る。

【００３８】従って、本発明は主張解除の後のデータを
読み取ることができる。なぜならばそのデータは消える
前のある期間、持続するからである。上記二つの遅延は
所定長さの時間として存在する。

【００３９】４．本発明が機能するためには、図７で定
義したＴ_CACはＴ_CASにほぼ等しいかそれより短くなけれ
ばならない。実際上、この条件は全く問題とならない。
製造者のデータシートを検査してみると、多数のＤＲＡ
Ｍが等しいＴ_CACおよびＴ_CASを有することがわかる。

【００４０】＜第二例＞

【００４１】図１５ないし図２２は本発明で起きる事象
のシーケンスを示すいろいろの図である。

【００４２】＜図１５＞ コントローラがアドレスバス
を介してＤＲＡＭに行アドレスを配給することにより、
ＤＲＡＭにデータセルのいずれの行を利用可能とするか
を通知する。（図１に示すように太輪郭線は現に説明し
ているオペレーションに関与するコンポーネントを示
す。）

【００４３】＜図１６＞ ある短いセットアップ遅延の
後、図２に関して上に説明したように、コントローラは
ＲＡＳ線を低に引き込むことにより、ＲＡＳ（Row Addr
essStrobe）信号を主張する。

【００４４】＜図１７＞ 次にコントローラはＤＲＡＭ
に列アドレスを配給し、ＤＲＡＭに図１６で既に選択し
た行の中でいずれの列を読み取るかを通知する。

【００４５】＜図１８＞ 次いでコントローラはＣＡＳ
線を低に引き込むことにより、ＣＡＳ（Column Addres
Strobe）信号を主張する。

【００４６】＜図１９＞ ＤＲＡＭはこれに応答し、指
定されたアドレス（行、列）に収納されたデータを取っ
て来てそれをデータバス上に置く。

【００４７】＜図２０＞ コントローラはＤＲＡＭに必
要とされる最小限時間、ＣＡＳを主張する。

【００４８】＜図２１＞ ＣＡＳの主張解除の後、コン
トローラはデータをラッチ留めする。

【００４９】＜図２２＞ コントローラがこのデータを
ラッチ留めした後、データは通常の通り、消滅する。

【００５０】＜二つの装置＞

【００５１】図２３及び図２４には、ＣＡＳの主張解除
の後にメモリコントローラがデータをラッチする二つの
回路が示されている。 図２４においては、ＣＡＳＩＮと
記された箱は、図示したコンポーネントを含む集積回路
基板の外部ピン（ＰＡＤ）を表わす。ＣＡＳ／信号線
は、図示のようにこのＰＡＤに接続される。これら二つ
のＮＡＮＤゲート２０は、図１４の比較器２０の機能を
有する。

【００５２】図２４に示された回路においては、ＣＡＳ
／信号線が高レベルになる時、イネーブル（ＥＮＡＢＬ
Ｅ）線がアクティブであるならば、「ＳＴＲＯＢＥ」と
記された線の立下りによりラッチ回路ＬＡＴＰがパッド
ＭＤのデータをラッチする。このようにしてＣＡＳ信号
の主張解除に応答して該データがラッチされる。

【００５３】図２３は、本発明の構成を示すものであっ
て、上記と同様なオペレーションが起きる。但し、ＣＡ
Ｓ／信号の検出がＰＡＤＣＡＳＩＮにおいてではなく、
検出点Ｐにおいて行われる点が異なる。すなわち、ＣＡ
Ｓ／信号は、インバーター１０２によってＰＡＤから絶
縁された点Ｐにおいて検出される。このＣＡＳ／信号の
検出点の絶縁化は、好ましい結果をもたらす。なぜなら
ば、この絶縁化は、図２４に示したＰＡＤＣＡＳＩＮの
ように信号線が干渉を起こしかねない反射波信号にさら
すことを排除すると共に、ＤＲＡＭ回路内におけるＣＡ
Ｓ／信号線の引き回しが長くなって容量が増大すること
によりＣＡＳ／信号の立ち上がりが緩慢になったとして
も、いち早くＣＡＳ／信号の立ち上がりを検出し、ＤＲ
ＡＭ製造者が保証しない読み取りタイミング時間での迅
速なデータ読み取りを可能にしたからである。

【００５４】＜追加的考慮点＞

【００５５】１．本発明は非感知性手順（nonsensical
procedure）を与えるように見える。非感知性手順とは
最初に、ＣＡＳ信号の主張解除を行うことによりＤＲＡ
Ｍをしてバス上に存在するデータを消滅させる。次に、
將に消えようとしているデータを読み取る。すなわち本
発明はデータを消失する順にならべた後でデータを読み
取る。

【００５６】それでもこの手順を使用することができる
のは次の二つの主な理由からデータが直ちに消えること
はないからである。

【００５７】第一の理由として、ＣＡＳの主張解除がコ
ントローラからＤＲＡＭまで進行するには時間がかかる
からである。ＣＡＳ線は電気工学上、この用語が使用さ
れるところによれば送信線であり、従って信号が伝播す
るためには有限の時間遅延が必要なのである。

【００５８】第二の理由として、データバスの各線もま
た送信線であり、幾分か容量を有するからである。各容
量毎に蓄積される電荷は必然的に消滅する。かかる消滅
が起きると、信号は散逸する。しかしながら、電荷の散
逸期間中は残留するデータ信号が残り、これは読み取る
ことができる。

【００５９】従ってこれら二つの遅延（ＣＡＳ信号がＤ
ＲＡＭに達するための遅延およびデータバス上にあって
コントローラ位置に存在するデータが散逸するに要する
遅延）はバス上に存在するデータをコントローラがラッ
チ留めするに十分な時間を与える。ＣＡＳの主張解除に
応答してＤＲＡＭがデータを放出するための時間がさら
に必要であって、この時間が「保持時間」に対する十分
な余裕を与える。

【００６０】２．本手順はデータのラッチ留めを誘起す
るため、ＣＡＳ自体の主張解除を使用する。もしもラッ
チ留めがこの主張解除前に起きるべきものなら、ラッチ
留め信号を発生するためのみならず適当な時刻にそれを
発生するための他の回路網が必要とされよう。

【００６１】３．本発明者が知るかぎり、製造者はＣＡ
Ｓ信号の主張解除後のデータ「保持時間」を保証してい
ない。すなわち図はデータが主張解除後にも有効に留ま
ることを示すが、製造者は残留時間の測定を全く測定し
ておらず、単にそれが負でないと言っているにすぎな
い。

【００６２】４．ＤＲＡＭに直接到来するデータバスに
ついては上述した。本発明はまた、他の非同期データイ
ンターフェースに使用することができる。ＳＣＳＩバス
はそのようなインターフェースの一つである。「ＳＣＳ
Ｉ」とは小型コンピューターシステムインターフェース
仕様（Small Computer System Interface Specificatio
n）のことで、ＡＮＳＩ Ｘ３．１３１-１９８６に定義
されている。この仕様は下記の機関から入手可能であ
る。 米国標準局（American National Standards Insititut
e） １４３０ ブロードウェイ ニューヨーク州、ＮＹ １００１８ （２１２）６４２-４９００

【００６３】５．上記の議論は、行アドレスストローブ
信号（ＲＡＳ）および列アドレスストローブ信号（ＣＡ
Ｓ）が低状態にある（低にあることを下線を付して表
す）ときに主張されることを仮定している。しかしなが
ら、本発明の目的上、低においてアクティブ化すること
は必須ではない。したがって特許請求の範囲においては
略語であるＲＡＳおよびＣＡＳはアクティブ低信号およ
びアクティブ高信号のいずれかを意味するものである。

【００６４】６．多くの目的上、ＲＡＳおよびＣＡＳ信
号は機能的に同一である。なぜならば本発明の目的上は
ＲＡＳ信号の主張解除か又はＣＡＳ信号のいずれが図１
４に示すBUF STROBE のトリガーとなるかには差異がな
いからである。言い換えれば、（ＲＡＳ若しくはＣＡＳ
のうちの）主張解除のいずれかがデータバス上のデータ
を消滅させるかはＤＲＡＭ製造者が決めることである。
もしも製造者がＲＡＳを選択すれば、本発明に従いＲＡ
Ｓの主張解除がBUF STROBEのトリガーとして使用される
ことになろう。実際には一般的にＣＡＳがデータ開放を
制御する。なぜならば大抵の進歩的ＤＲＡＭは「高速-
ページ-モード」オペレーションに適合できるようにな
っているからである。

【００６５】７．最小のＴ_CASを使用すると、ゼロナノ
秒幅の有効データウインドウが生ずる。上述したように
Ｔ_CAC＝Ｔ_CASであるので、（大抵の高効率的コントロー
ラでは）ＣＡＳが主張解除されるまではデータは有効と
なららない。本発明は、或最小のＴ_CASを与えることを
条件としない。むしろ本発明は或最小のＴ_CASコントロ
ーラが与えられたときにＴ_CAC（短い有効データウイン
ドウ）を処理する機構を与えるものである。

【００６６】＜略語＞

【００６７】上記の説明および特許請求の範囲において
略語を使用した。それらの幾つかを挙げると次の通りで
ある。「ＳＣＳＩ」は「小型コンピューターシステムイ
ンターフェース」ならびにこれに対応する仕様ＡＮＳＩ
Ｘ３．１３１-１９８６およびその均等物をさす。
「ＣＡＳ」は「列アドレスストローブ（Column Address
Strobe）」の略語である。一般的語法としてＣＡＳ信
号（若しくはＣＡＳ信号。下線は該信号が低のときアク
ティブであることを示す）はその受信者（上記の例では
ＤＲＡＭ）に対して列アドレスがアドレスバス上に將に
置かれようとしていること（あるいは置かれて存在する
こと）を通知する。「アサーション」は、現在有効アド
レスが存在すること、および指定のアドレスへの又は指
定のアドレスからデータ転送を開始できることを示す。
該受信者は適当な時期にアクションをとる。このアクシ
ョンは本例では受信した列アドレスに対応する列を選択
することである。ＣＡＳ信号無しでは受信者は情報が何
時に利用可能であるかを示す時間的基準がなく、従って
アドレスバス上に無意味な情報を受信することになる。
ＣＡＳ信号は元々、当該関連アドレス情報に対するラベ
ルである。「主張解除」は何時、データ転送が完了した
かを示す。「ＲＡＳ」は「行アドレスストローブ（Row
Address Strobe）」の略である。「ＣＡＳ」に関して説
明した原理は直ちにＲＡＳにもあてはまる。「Ｒ／Ｗ」
は「読み取り／書き込み（Read／Wriate）」の略語であ
る。「ＤＲＡＭ」は「動的ランダムアクセスメモリ（Dy
namic Random-Access Memory）の略語である。

【００６８】

【効果】本発明は上記のようにコンピューターに使用す
る改良されたメモリコントローラを与えるが、特にＤＲ
ＡＭの製造者により処方された最小限のＴ_CASを使用す
ることにより、非同期データインターフェース（例えば
メモリインターフェース）に最適な（すなわち最小の）
アクセス時間が与えられる際に存在する非常に短い有効
データ間隔期間に、有効データをストローブ化（strobi
ng）する機構を与えることができる。このため、メモリ
オペレーションに対する全体的サイクル時間を短縮する
ことができる。

【図面の簡単な説明】

【図１】先行技術で使用される、メモリからのデータ読
み取りの手順を示す図の一部である。

【図２】先行技術で使用される、メモリからのデータ読
み取りの手順を示す図の他の一部である。

【図３】先行技術で使用される、メモリからのデータ読
み取りの手順を示す図の他の一部である。

【図４】先行技術で使用される、メモリからのデータ読
み取りの手順を示す図の他の一部である。

【図５】先行技術で使用される、メモリからのデータ読
み取りの手順を示す図の他の一部である。

【図６】先行技術で使用される、メモリからのデータ読
み取りの手順を示す図の他の一部である。

【図７】メモリ読み取りに使用する信号に対するタイミ
ング図である。

【図８】図２に示すＴ_CASがなぜ場合によってシステム
クロック周期に等しくならないかを示す図である。

【図９】高しきい値および低しきい値を定義する図であ
る。

【図１０】短いＴ_CASを得るため、補助的な長いクロッ
クを使用することの可能性を示す図である。

【図１１】短いＴ_CASを得るため、長いシステムクロッ
クを使用することの可能性を示す図である。

【図１２】ＣＡＳ信号の主張解除を行うため、クロック
システムの第三上昇縁を使用する例を示す図である。

【図１３】本発明の一形態に供するタイミング図を例示
する図である。

【図１４】本発明の一形態を与えるメモリコントローラ
を例示する略線図である。（本発明の別形態である図２
３に示すものは、「内部フィードバック」と記した点線
で示す出力ドライバーの内部信号からのフィードバック
を使用することができる。これと対照的に、図１４に示
す形態の本発明は、ＣＡＳ線から延びる実線で示す外部
的フィードバックを使用する（すなわちフィードバック
線はプリント回路基板上に配置された外部的な可視的導
体に接続される。）

【図１５】本発明の一形態を表す事象のシーケンスを示
す図の一部である。

【図１６】本発明の一形態を表す事象のシーケンスを示
す図の一部である。

【図１７】本発明の一形態を表す事象のシーケンスを示
す図の一部である。

【図１８】本発明の一形態を表す事象のシーケンスを示
す図の一部である。

【図１９】本発明の一形態を表す事象のシーケンスを示
す図の一部である。

【図２０】本発明の一形態を表す事象のシーケンスを示
す図の一部である。

【図２１】本発明の一形態を表す事象のシーケンスを示
す図の一部である。

【図２２】本発明の一形態を表す事象のシーケンスを示
す図の一部である。

【図２３】本発明の二つの形態を与える二つの回路の一
方を示す図である。

【図２４】本発明の二つの形態を与える二つの回路の他
方を示す図である。

【符号の説明】

２０ 比較器 １０２ インバーター

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−134797（ＪＰ，Ａ) 特開 昭62−28994（ＪＰ，Ａ) 特開 平２−198095（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/00 - 12/02 G11C 7/00 G11C 11/407 - 11/409

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ＤＲＡＭ、前記ＤＲＡＭに接続されたデ
   ータバス、ＤＲＡＭコントローラ及びＣＡＳドライバを
   有するコンピュータにおけるＤＲＡＭ内のデータ読取方
   法であって、 ａ）前記ＣＡＳドライバによってＣＡＳ信号の主張解除
   を検知するステップと、 ｂ）前記ＣＡＳ信号の主張解除を検知した後に、前記デ
   ータバス上のデータをバッファ内にストローブ入力する
   ステップと、を有し、 前記ＣＡＳ信号の主張解除の検知は、前記ＤＲＡＭコン
   トローラ内における前記ＣＡＳ信号の生成回路における
   ＣＡＳ信号を出力するポイントであって、当該ＤＲＡＭ
   回路基板内のＣＡＳ信号の外部ピン（パッド）から絶縁
   された点を検知することにより行われることを特徴とす
   るデータ読取方法 。