JP2869971B2 - Failure detection device - Google Patents
Failure detection deviceInfo
- Publication number
- JP2869971B2 JP2869971B2 JP62320684A JP32068487A JP2869971B2 JP 2869971 B2 JP2869971 B2 JP 2869971B2 JP 62320684 A JP62320684 A JP 62320684A JP 32068487 A JP32068487 A JP 32068487A JP 2869971 B2 JP2869971 B2 JP 2869971B2
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- fifo memory
- bus
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、記憶装置、中央処理装置、チャネル装置が
二重化されており、チャネル装置の入出力バスに複数の
入出力制御装置が接続されている情報処理システムに関
する。
〔従来の技術〕
従来、この種の情報処理システムにおける障害検出に
は、2台の中央処理装置間での照合方式が用いられてい
た。特に、高信頼性および障害の早期発見が要求される
システムにおいては、中央処理装置間とチャネル装置間
で各々照合がとられていた。第4図は上述した障害検出
方式の情報処理システムのブロック図である。
この情報処理システムは主記憶装置100,200と中央処
理装置101,201とチャネル装置102,202と入出力バス103,
203と照合回路300,301と入出力制御装置400,401(例え
ば磁気テープ制御装置や磁気ディスク制御装置など)と
入出力装置450,451(例えばMTU,DKUなど)から構成され
ている。
この2台の中央処理装置101,201は主従関係を有して
いる。主従関係はプロセッサモードと呼ばれている。主
となる中央処理装置はアクト系または自系と呼ばれ、シ
ステム全体の制御を司さどる。アクト系中央処理装置は
プロセッサモードを変更したり入出力制御装置400,401
を動作させることができる。従となる中央処理装置はス
タンドバイ系または他系と呼ばれており、システムモー
ドを変更したり照合モードにおいては入出力制御装置40
0,401を動作させることができない。アクト系中央処理
装置は両中央処理装置101,201の照合モードを設定また
は解除することができる。照合モードはシンクロナスモ
ードとも呼ばれる。照合モードが解除された状態はセパ
レートモードと呼ばれる。照合モードにおいては両中央
処理装置101,201と両チャネル装置102,202はまったく同
一の処理を行なう。また、照合モードにおいては入出力
制御装置400,401はアクト系チャネル装置からの入出力
バス信号に従って動作を行ない、両入出力バス103,203
に動作結果を返す。この結果両中央処理装置101,201間
と両チャネル装置102,202間で各々照合することが可能
となる。一方、セパレートモードにおいては、両中央処
理装置101,201とチャネル装置102,202は別々の処理を行
なう。セパレートモードにおいては入出力制御装置400,
401は、プロセッサモード(アクト系、スタンドバイ
系)に無関係に入出力バス103,203上の信号に従い動作
を開始し、動作結果は起動を受けた入出力バスにのみ返
す。入出力制御装置400,401の使用競合防止は中央処理
装置101,201間で行なわれる。この情報処理システムに
おいては、中央処理装置101,201間とチャネル装置102,2
02間でそれぞれ照合回路300,301により照合がとられ
る。中央処理装置101,201間の照合では演算用データな
いしは演算結果が照合される。チャネル装置102,202間
の照合では、チャネル装置102,202内の処理データ、入
出力制御装置400,401への送出データあるいは入出力制
御装置400,401からの受信データの照合が行なわれる。
照合動作の開始はアクト系中央処理装置が両中央処理装
置101,201のモードを照合モードすることにより行なわ
れる。これら照合動作はクロックレベル、すなわち1演
算サイクルごとに行なわれている。
〔発明が解決しようとする問題点〕
上述した従来の情報処理システムは、1演算サイクル
ごとに照合を行なっており、照合結果を一致させるには
一方の中央処理装置と他方の中央処理装置をクロックレ
ベルで同期を合わせておく必要があり、チャネル装置に
おいても同様であるために、一方(例えばアクト系)の
中央処理装置のクロックを他方(例えばスタンドバイ
系)の中央処理装置に分配したり両中央処理装置間のク
ロックの遅れ等を考慮した設計を行なわなければならな
いという欠点があり、また、入出力制御装置は両入出力
バスを引込んでいるので、中央処理装置の照合モードの
ため、両入出力バスに対し動作結果を出力するか、起動
を受けた側の入出力バスにのみ動作結果を出力するか判
断せねばならず、制御が複雑になるという欠点がある。
〔問題点を解決するための手段〕
本発明の障害検出装置は、
第1のFIFOメモリと、
二重化されているチャネル装置へのそれぞれの入出力
バスと第1のFIFOメモリを接続する書込用の第1の接続
バスおよび読出用の第2の接続バスと、
照合モードで運転しているアクト系チャネル装置に対
して、入出力制御装置から出力された信号が入力する
と、該信号を第1の接続バスを介して第1のFIFOメモリ
に書込み、第1のFIFOメモリが満杯になると満杯を示す
信号を出力する第1の書込手段と、
アクト系チャネル装置が入出力制御装置から信号を入
力することにより、照合モードで動作するスタンドバイ
系チャネル装置がその入出力バスをデータ入力状態とす
ると、それにより第1のFIFOメモリのデータを読出して
第2の接続バスを介してスタンドバイ系入出力バスへ出
力する第1の読出し手段と、
第2のFIFOメモリと、
アクト系入出力バスと第2のFIFOメモリとを接続する
第3の接続バスと、
照合モードで運転しているアクト系のチャネル装置か
ら入出力制御装置へ信号が出力されると、該信号を第3
の接続バスを介して第2のFIFOメモリに書込み、第2の
FIFOメモリが満杯になると満杯を示す信号を出力する第
2の書込手段と、
第3のFIFOメモリと、
スタンドバイ系の入出力バスと第3のFIFOメモリを接
続する第4の接続バスと、
照合モードで動作するスタンドバイ系のチャネル装置
からその入出力バスへ出力された信号を第4の接続バス
を介して第3のFIFOメモリに書込み、第3のFIFOメモリ
が満杯になると満杯を示す信号を出力する第3の書込手
段と、
第2のFIFOメモリと第3のFIFOメモリのデータを同時
に読出す第2の読出手段と、第2の読出手段によって出
力された第2のFIFOメモリの出力データと第3のFIFOメ
モリから出力された出力データを照合して一致または不
一致の信号を出力する照合手段を有する。
〔作用〕
二重化されている処理系が照合モードで行なう同一の
動作により、第1のFIFOメモリを介してアクト系の入力
データを書込み、そのデータをスタンドバイ系のデータ
入力信号で読出させて第1のFIFOメモリにおけるデータ
の滞留状態を監視し、また、別に、系毎に設けられた第
2、第3のFIFOメモリにそれぞれの系のチャネル装置が
出力したデータを書込み、そのデータを照合し、かつ、
それぞれのFIFOメモリ内のデータの滞留状態を監視し
て、両系の障害を検出することにより、両系の動作の同
期を必要とせず、また、入出力制御装置においても起動
された系に動作結果を返すだけでよくなるので回路を単
純化できる。
〔実施例〕
次に、本発明の実施例について図面を参照して説明す
る。
第1図は本発明の障害検出装置の一実施例を備えた情
報処理システムのブロック図である。
記憶装置1,11は中央処理装置2,12と接続され、中央処
理装置2,12はチャネル装置3,13とそれぞれ接続され、チ
ャネル装置3,13には入出力バス4,14がそれぞれ接続され
ている。入出力バス4,14には障害検出装置30、入出力制
御装置20(例えば磁気テープ制御装置)、22(例えば磁
気ディスク制御装置)等が接続されている。障害検出装
置30からの信号線31、32、33は中央処理装置2,12に接続
されている。
これら2台の中央処理装置2,12は主従関係を有してい
る。主となる中央処理装置はアクティブ(アクト系また
は自系)中央処理装置と呼ばれシステム全体の制御を司
さどる。アクト系中央処理装置は、プロセッサモードを
変更したり、照合モードに無関係に入出力制御装置20,2
2を動作させることができる。従となる中央処理装置は
スタンドバイ系(SBYまたは他系)中央処理装置と呼ば
れている。スタンドバイ系中央処理装置はプロセッサモ
ードを変更したり、照合モード時は入出力制御装置20,2
2を動作させることはできない。スタンドバイ系中央処
理装置はセパレートモード時のみ入出力制御装置を動作
させることができる。アクト系中央処理装置は、また両
中央処理装置2,12の照合モードを設定または解除するこ
とができる。照合モードはシンクロナスモードとも呼ば
れる。照合モードが解除された状態をセパレートモード
と呼ぶ。照合モードの場合、両中央処理装置2,12と両チ
ャネル装置3,13はある許容される範囲内で同一の動作が
行なわれ、処理結果の照合が行なわれる。照合モードの
場合、入出力制御装置20,22はアクト側のチャネル装置
からの入出力バス信号に従い動作を行ない、アクト側の
入出力バスに動作結果を返す。一方、セパレートモード
では両中央処理装置2,12と両チャネル装置3,13では別々
の処理が行なわれ、処理結果の照合は行なわれない。セ
パレートモードでは入出力制御装置はアクト、スタンド
バイに無関係に入出力バス上の指示信号に従って動作を
開始し、動作結果は起動を受けた入出力バスにのみ返
す。入出力制御装置20,22の使用競合防止は中央処理装
置2,12間で行なわれる。障害検出装置30は入出力制御装
置20,22からチャネル装置3,13が入力する信号による入
力信号用障害検出部301と、チャネル装置3,13からの出
力信号による出力信号用障害検出部302とからなる。
第2図は障害検出装置30の入力信号用障害検出部301
のブロック図である。
入力信号用障害検出部301は主に、第1のFIFO(First
−in First−out)メモリ43と、第1のFIFOメモリ43へ
の書込み動作を制御する書込制御回路40と、第1のFIFO
メモリ43からの読出し動作を制御する読出制御回路46か
らなる。入出力バス4がアクト系で、照合モードで運転
している場合を例に説明する。中央処理装置の主従関係
より入出力バス14はスタンドバイ系で照合モードとな
る。また、アクト信号の反転されたものがスタンドバイ
信号である。照合モード信号線51、アクト信号線52は
“1"である。一方、照合モード信号線61は“1"であるが
アクト信号線62は“0"である。入出力バス4においてチ
ャネル装置3に対し入出力制御装置20または22から入力
動作が開始されると、入力信号線50がイネーブル“1"に
なる。それにより書込制御回路40は動作を開始する。入
出力バス4上の信号は接続バス53を介しアンド回路41に
送られる。アンド回路41はアクト信号線52が“1"である
から接続バス53上のデータを第1のFIFOメモリ43に送出
する。一方、アンド回路42はアクト信号線62が“0"のた
め条件が成立せず接続バス63のデータを第1のFIFOメモ
リ43に送出しない。書込制御回路40は第1のFIFOメモリ
43に入出力バス4のクロック毎にアンド回路41の出力を
書込む。アクト信号線52はインバータ回路47により反転
され“0"となって、アンド回路44と読出制御回路46に供
給される。そのためアンド回路44の条件は成立しない
し、読出制御回路46も入出力バス4からは起動されな
い。一方、入出力バス14上の信号はアクト信号線62がデ
ィスイネーブル“0"で照合モード信号線61が“1"となっ
ているため入出力バス14においてチャネル装置3の入出
力制御装置20または22からの入出力動作が開始されて、
入力信号線60がイネーブル“1"されても書込制御回路40
は起動されない。アクト信号線62はインバータ回路48に
より反転されアンド回路45と読出制御回路46に供給され
ている。入力信号線60がイネーブルされると読出制御回
路46は動作を開始し、第1のFIFOメモリ43からデータを
入出力バス14のクロック毎に内部バス49に読出す。読出
された信号は内部バス49によりアンド回路44,45に送ら
れる。アンド回路44の条件は成立しておらず、アンド回
路45の条件は成立し、内部バス49上のデータを接続バス
64を介して入出力バス14へ送出する。これは入出力バス
4の入力信号が第1のFIFOメモリ43を介して入出力バス
14へ送出されることを意味する。なお、バス53,63,49,5
4,64にはデータ線と制御線が含まれている。
入出力バス14がアクトで入出力バス4がスタンドバイ
で照合モードの場合も、前記において入出力バス4と入
出力バス14が入れ替った状態で同様の動作となる。以
下、概略の動作を説明する。書込制御回路40は入出力バ
ス14から起動され、入出力バス14上の信号が接続バス63
を介してアンド回路42を通り第1のFIFOメモリ43に書込
まれる。読出制御回路46は入出力バス14からは起動され
ず、書込制御回路40も入出力バス4から起動されない。
読出制御回路46は入出力バス4から起動され、第1のFI
FOメモリ43の内容を内部バス49に読出す。内部バス49上
のデータはアンド回路44により接続バス54を介して入出
力バス4に送出される。これは入出力バス14の入力信号
がFIFOメモリ43を介して入出力バス14へ送出されること
を意味する。書込制御回路40は第1のFIFOメモリ43が満
杯になると信号線31に入力満杯信号を送出して、中央処
理装置2,12に知らせる。これは、アクト側チャネル装置
の入力動作が行なわれ第1のFIFOメモリ43が満杯になっ
たにもかかわらず、スタンドバイ側チャネル装置の入力
動作が行なわれなかったことを意味し、アクト側の処理
系(記憶装置、中央処理装置、チャネル装置、入出力バ
ス、……等)またはスタンドバイ側の処理系のいづれか
の障害である。よって正常状態においてはアクト側入出
力バスに対するスタンドバイ側入出力バスの遅れ(ず
れ)は(入出力バスクロック時間)×(第1のFIFOメモ
リ43の容量)以内である必要がある。言いかえれば(入
出力バスクロック時間)×(第1のFIFOメモリ43の容
量)以内まで遅れ(ずれ)は許容されることを意味す
る。また、本入力信号用障害検出部301は照合モード時
以外には動作をしない。
第3図は障害検出装置30の出力信号用障害検出部302
のブロック図である。
出力信号用障害検出部302は主に、第2のFIFOメモリ7
1と、その書込み動作を制御する書込制御回路70と、読
出し動作を制御する読出制御回路72と、第3のFIFOメモ
リ81と、その書込み動作を制御する書込制御回路80と、
読出し動作を制御する読出制御回路82と、第2のFIFOメ
モリ71と第3のFIFOメモリ81のデータの照合をとる照合
回路90からなる。
入出力バス4がアクト系で、入出力バス14と照合モー
ドで運転している場合を例に説明する。入出力バス4に
チャネル装置3から入出力制御装置20または22に対して
出力動作が開始されると、出力信号線55がイネーブル
“1"される。照合モード信号線51も“1"とされているた
め書込制御回路70が動作を開始する。書込制御回路70は
入出力バス4上の信号を接続バス75を介して第2のFIFO
メモリ71に、入出力バス4のクロック毎に書込む。書込
制御回路70は第2のFIFOメモリ71に1個でもデータがあ
ると信号線74を“0"にする。信号線74はインバータ回路
73により反転されアンド回路91に供給される。
一方、照合モードのため入出力バス14にもチャネル装
置13によって出力信号が送出されると出力信号線65がイ
ネーブルにされる。照合モード信号線61も“1"となって
いるため書込制御回路80が動作を開始する。書込制御回
路80は、入出力バス14上の信号を接続バス85を介して第
3のFIFOメモリ81に入出力バス14のクロック毎に書込
む。書込制御回路80は第3のFIFOメモリ81に1個でもデ
ータがあると信号線84を“0"にする。信号線84の信号は
インバータ回路83により反転されアンド回路91に送出さ
れる。書込制御回路70,80がそれぞれ第2,第3のFIFOメ
モリ71,81にデータを格納するとアンド回路91の条件が
成立する。アンド回路91により信号線95がイネーブルさ
れ、読出制御回路72と82が動作を開始する。読出制御回
路72は第2のFIFOメモリ71からデータを読出して内部バ
ス76を介して照合回路90に送出し、読出制御回路82は第
3のFIFOメモリ81からデータを読出して、内部バス86を
介して照合回路90に供給する。照合回路90は内部バス76
と86の出力データの照合をとり、一致すると信号線94に
“0"を出力し、不一致の場合は信号線94に“1"を出力す
る。信号線94の信号はアンド回路93に送出される。アン
ド回路93の他の入力は照合モード信号線51と61の信号で
ある。よって照合回路90が不一致を検出するとアンド回
路93の条件が成立し、信号線32に不一致信号“1"を送出
する。この不一致信号“1"は中央処理装置2,12に送られ
障害を知らせる。読出制御回路72,82の動作は第2,第3
のFIFOメモリ71,81が空になるまで自動的に行なわれ
る。これは障害検出装置30により入出力バス4と入出力
バス14の出力データが照合され、その結果が中央処理装
置2,12に報告されることを意味する。また、書込制御回
路70は第2のFIFOメモリ71が満杯になると信号線77をイ
ネーブルする。この満杯信号はオア回路92に送出され
る。書込制御回路80は第3のFIFOメモリ81が満杯になる
と信号線87をイネーブルする。この満杯信号はオア回路
92に送出される。オア回路92は少なくとも1つの満杯信
号を入力すると、障害検出信号を信号線33に送出して中
央処理装置2と12に知らせる。これは入出力バス4また
は入出力バス14においてどちらか一方が出力動作を行な
ったが他方において出力動作が行なわれなかったことを
意味し、アクト系の処理系(記憶装置、中央処理装置、
チャネル装置、入出力バス、……等)またはスタンドバ
イ系の処理系のいずれかが障害である。したがって、ア
クト系入出力バスに対するスタンドバイ系入出力バスの
遅れ(ずれ)は(入出力バスクロック時間×FIFOメモリ
の容量)以内を正常状態としている。言いかえれば(入
出力バスクロック時間×FIFOメモリの容量)以内までの
ずれは許容されることを意味する。また、出力信号用障
害検出部302は照合モード時以外には動作しない。
〔発明の効果〕
以上説明したように本発明は、入出力制御装置からの
入力データをアクト系がFIFOメモリに書込み、スタンド
バイ系がFIFOメモリから読出して、FIFOメモリ内のデー
タの滞留を監視し、また別の系毎に設けられたFIFOメモ
リにそれぞれの系のチャネル装置が出力したデータを書
込み、そのデータを照合し、かつ、それぞれのFIFOメモ
リ内のデータの滞留を監視して両系の障害を検出するこ
とにより、一方の中央処理装置と他方の中央処理装置を
クロックレベルで同期を合わせておかなくても処理結果
の照合が可能で処理系の障害を検出でき、また、入出力
制御装置においては中央処理装置の照合モードを意識す
ることなく、起動された側にだけ動作結果を返せばよく
回路を単純にすることができる効果がある。DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] In the present invention, a storage device, a central processing unit, and a channel device are duplicated, and a plurality of input / output control devices are connected to an input / output bus of the channel device. Information processing system. 2. Description of the Related Art Conventionally, a failure matching method between two central processing units has been used for failure detection in this type of information processing system. In particular, in a system that requires high reliability and early detection of a failure, the matching is performed between the central processing unit and the channel device. FIG. 4 is a block diagram of the information processing system of the above-described failure detection method. This information processing system includes main storage devices 100 and 200, central processing units 101 and 201, channel devices 102 and 202, an input / output bus 103,
The system includes 203, matching circuits 300 and 301, input / output control devices 400 and 401 (for example, a magnetic tape control device and a magnetic disk control device), and input / output devices 450 and 451 (for example, MTU and DKU). The two central processing units 101 and 201 have a master-slave relationship. The master-slave relationship is called a processor mode. The main central processing unit is called an act system or a self system, and controls the entire system. The ACT central processing unit changes the processor mode and the input / output control units 400 and 401
Can be operated. The subordinate central processing unit is called a standby system or another system.
0,401 cannot be operated. The act central processing unit can set or cancel the collation mode of both central processing units 101 and 201. The collation mode is also called a synchronous mode. The state in which the collation mode is released is called a separate mode. In the matching mode, the central processing units 101 and 201 and the channel devices 102 and 202 perform exactly the same processing. Further, in the collation mode, the input / output control devices 400 and 401 operate in accordance with the input / output bus signals from the act channel device, and
To return the operation result. As a result, it is possible to perform collation between the central processing units 101 and 201 and between the channel devices 102 and 202, respectively. On the other hand, in the separate mode, the central processing units 101 and 201 and the channel devices 102 and 202 perform different processes. In the separate mode, the input / output controller 400,
The 401 starts operation according to the signals on the input / output buses 103 and 203 regardless of the processor mode (act type or standby type), and returns the operation result only to the activated input / output bus. The use contention prevention of the input / output control devices 400 and 401 is performed between the central processing units 101 and 201. In this information processing system, between the central processing units 101 and 201 and channel devices 102 and 2
The collation is performed between the 02 by the collation circuits 300 and 301, respectively. In the collation between the central processing units 101 and 201, computation data or computation results are collated. In the collation between the channel devices 102 and 202, collation of processing data in the channel devices 102 and 202, transmission data to the input / output control devices 400 and 401, or reception data from the input / output control devices 400 and 401 is performed.
The collation operation is started when the act central processing unit sets the mode of both central processing units 101 and 201 to the collation mode. These checking operations are performed at the clock level, that is, every operation cycle. [Problems to be Solved by the Invention] In the conventional information processing system described above, the matching is performed every operation cycle. To match the matching results, one central processing unit and the other central processing unit are clocked. It is necessary to synchronize at the level, and the same applies to the channel device. For this reason, the clock of one central processing unit (for example, an act system) is distributed to the other central processing unit (for example, a standby system), or both are distributed. There is a disadvantage that the design must take into account the clock delay between the central processing units, and the input / output control unit has both input / output buses. It is necessary to determine whether to output the operation result to the input / output bus or to output the operation result only to the input / output bus that has been activated, which makes the control complicated. There are drawbacks. [Means for Solving the Problems] The fault detecting device according to the present invention comprises: a first FIFO memory; and a write / connect bus for connecting each input / output bus to a duplicated channel device and the first FIFO memory. When a signal output from the input / output control device is input to the first connection bus and the second connection bus for reading and the act-related channel device operating in the matching mode, the signal is transmitted to the first connection bus. First writing means for writing to the first FIFO memory via the connection bus, and outputting a signal indicating the fullness when the first FIFO memory is full; By inputting the data, the standby channel device operating in the collation mode puts its input / output bus into a data input state, thereby reading data from the first FIFO memory and reading the data from the standby FIFO via the second connection bus. First reading means for outputting to the input / output bus, a second FIFO memory, a third connection bus for connecting the act-related input / output bus and the second FIFO memory, and an act operating in the verification mode. When a signal is output from the channel device of the system to the input / output control device, the signal is converted to the third signal.
Write to the second FIFO memory via the connection bus of
A second writing unit that outputs a signal indicating that the FIFO memory is full; a third FIFO memory; a fourth connection bus that connects the standby I / O bus to the third FIFO memory; The signal output from the standby channel device operating in the collation mode to its input / output bus is written to the third FIFO memory via the fourth connection bus, and when the third FIFO memory is full, the signal is filled. A third FIFO memory, a second FIFO memory, a second FIFO memory, a second FIFO memory, and a second FIFO memory. There is a matching means for comparing the output data of the memory with the output data output from the third FIFO memory and outputting a match or mismatch signal. [Operation] By the same operation performed by the duplicated processing system in the collation mode, the input data of the act system is written through the first FIFO memory, and the data is read out by the data input signal of the standby system to read the data. The data storage state in the first FIFO memory is monitored, and the data output from the channel devices of the respective systems are separately written into the second and third FIFO memories provided for the respective systems, and the data is compared. ,And,
By monitoring the stagnant state of data in each FIFO memory and detecting faults in both systems, synchronization of the operations of both systems is not required, and the I / O controller operates on the activated system. The circuit can be simplified because it only needs to return the result. Embodiment Next, an embodiment of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of an information processing system provided with an embodiment of a failure detection device according to the present invention. The storage devices 1, 11 are connected to central processing units 2, 12, the central processing units 2, 12 are connected to channel devices 3, 13, respectively, and the input / output buses 4, 14 are connected to the channel devices 3, 13, respectively. ing. The input / output buses 4 and 14 are connected to a failure detection device 30, an input / output control device 20 (for example, a magnetic tape control device), and a 22 (for example, a magnetic disk control device). Signal lines 31, 32, and 33 from the failure detection device 30 are connected to the central processing units 2 and 12, respectively. These two central processing units 2 and 12 have a master-slave relationship. The main central processing unit is called an active (act system or own system) central processing unit, and controls the overall system. The act central processing unit can change the processor mode or operate the input / output control units 20 and 2 regardless of the collation mode.
2 can work. The subordinate central processing unit is called a standby type (SBY or other type) central processing unit. The standby central processing unit changes the processor mode.
2 can not work. The standby central processing unit can operate the input / output control device only in the separate mode. The act central processing unit can also set or cancel the collation mode of both central processing units 2 and 12. The collation mode is also called a synchronous mode. The state in which the collation mode is released is called a separate mode. In the collation mode, the central processing units 2 and 12 and the channel devices 3 and 13 perform the same operation within a certain allowable range, and collate processing results. In the case of the collation mode, the input / output control devices 20 and 22 operate according to the input / output bus signal from the channel device on the act side, and return the operation result to the input / output bus on the act side. On the other hand, in the separate mode, the two central processing units 2 and 12 and the two channel devices 3 and 13 perform different processes, and the processing results are not collated. In the separate mode, the input / output control device starts the operation in accordance with the instruction signal on the input / output bus irrespective of the action and the standby, and returns the operation result only to the activated input / output bus. The use contention of the input / output control devices 20 and 22 is prevented between the central processing units 2 and 12. Fault detection apparatus 30 includes a channel device 3,13 input signal failure detector 30 1 by a signal input from the input-output control unit 20, 22, channel device failure detector 30 output signal by the output signal from 3,13 Consists of two . Figure 2 is failure detector 30 for input signals of the fault detection device 30 1
It is a block diagram of. Input signal failure detector 30 1 mainly includes a first FIFO (First
-In First-out) memory 43, a write control circuit 40 for controlling a write operation to the first FIFO memory 43, and a first FIFO
The read control circuit 46 controls a read operation from the memory 43. The case where the input / output bus 4 is an act system and is operated in the collation mode will be described as an example. Due to the master-slave relationship of the central processing unit, the input / output bus 14 is in the standby mode and is in the verification mode. The inverted version of the act signal is the standby signal. The collation mode signal line 51 and the act signal line 52 are “1”. On the other hand, the collation mode signal line 61 is “1” while the act signal line 62 is “0”. When an input operation is started from the input / output control device 20 or 22 to the channel device 3 on the input / output bus 4, the input signal line 50 is enabled “1”. As a result, the write control circuit 40 starts operating. The signal on the input / output bus 4 is sent to the AND circuit 41 via the connection bus 53. The AND circuit 41 sends the data on the connection bus 53 to the first FIFO memory 43 because the act signal line 52 is "1". On the other hand, the AND circuit 42 does not send the data of the connection bus 63 to the first FIFO memory 43 because the condition is not satisfied because the act signal line 62 is “0”. The write control circuit 40 is a first FIFO memory
The output of the AND circuit 41 is written into 43 every clock of the input / output bus 4. The act signal line 52 is inverted by the inverter circuit 47 to become “0” and supplied to the AND circuit 44 and the read control circuit 46. Therefore, the condition of the AND circuit 44 is not satisfied, and the read control circuit 46 is not activated from the input / output bus 4. On the other hand, the signals on the input / output bus 14 are such that the act signal line 62 is disabled "0" and the collation mode signal line 61 is "1". Input / output operation from 22 is started,
Even if the input signal line 60 is enabled "1", the write control circuit 40
Is not invoked. The act signal line 62 is inverted by the inverter circuit 48 and supplied to the AND circuit 45 and the read control circuit 46. When the input signal line 60 is enabled, the read control circuit 46 starts operating, and reads data from the first FIFO memory 43 to the internal bus 49 every clock of the input / output bus 14. The read signal is sent to AND circuits 44 and 45 via internal bus 49. The condition of the AND circuit 44 is not satisfied, the condition of the AND circuit 45 is satisfied, and the data on the internal bus 49 is
The data is sent to the input / output bus 14 via the input / output bus 64. This means that the input signal of the input / output bus 4 is transmitted via the first FIFO memory 43
14 means sent. Buses 53, 63, 49, 5
4, 64 includes a data line and a control line. Also in the case where the input / output bus 14 is act and the input / output bus 4 is standby and in the verification mode, the same operation is performed in a state where the input / output bus 4 and the input / output bus 14 are exchanged. Hereinafter, a schematic operation will be described. The write control circuit 40 is activated from the input / output bus 14 and the signals on the input / output bus 14
Is written to the first FIFO memory 43 through the AND circuit 42. The read control circuit 46 is not activated from the input / output bus 14, and the write control circuit 40 is not activated from the input / output bus 4.
The read control circuit 46 is activated from the input / output bus 4 and outputs the first FI
The contents of the FO memory 43 are read out to the internal bus 49. The data on the internal bus 49 is sent out to the input / output bus 4 via the connection bus 54 by the AND circuit 44. This means that the input signal of the input / output bus 14 is sent to the input / output bus 14 via the FIFO memory 43. When the first FIFO memory 43 is full, the write control circuit 40 sends an input full signal to the signal line 31 to notify the central processing units 2 and 12. This means that the input operation of the standby-side channel device was not performed even though the input operation of the act-side channel device was performed and the first FIFO memory 43 became full. Either the processing system (storage device, central processing unit, channel device, input / output bus,..., Etc.) or the standby side processing system has failed. Therefore, in a normal state, the delay (shift) of the standby-side input / output bus with respect to the act-side input / output bus needs to be within (input / output bus clock time) × (capacity of the first FIFO memory 43). In other words, it means that the delay (shift) is allowed within (input / output bus clock time) × (capacity of the first FIFO memory 43). Further, the input signal failure detector 30 1 not to operate except when collation mode. Figure 3 is an output signal failure detector 30 of the failure detector 30 2
It is a block diagram of. Output signal failure detector 30 2 mainly, the second FIFO memory 7
1, a write control circuit 70 for controlling the write operation, a read control circuit 72 for controlling the read operation, a third FIFO memory 81, and a write control circuit 80 for controlling the write operation.
It comprises a read control circuit 82 for controlling the read operation, and a collation circuit 90 for collating data in the second FIFO memory 71 and the third FIFO memory 81. An example in which the input / output bus 4 is an act system and is operated in the collation mode with the input / output bus 14 is described. When an output operation is started from the channel device 3 to the input / output bus 4 to the input / output control device 20 or 22, the output signal line 55 is enabled “1”. Since the collation mode signal line 51 is also "1", the write control circuit 70 starts operating. The write control circuit 70 transmits the signal on the input / output bus 4 to the second FIFO
The data is written to the memory 71 every clock of the input / output bus 4. The write control circuit 70 sets the signal line 74 to “0” when at least one data exists in the second FIFO memory 71. Signal line 74 is an inverter circuit
The signal is inverted by 73 and supplied to the AND circuit 91. On the other hand, when an output signal is sent from the channel device 13 to the input / output bus 14 for the verification mode, the output signal line 65 is enabled. Since the collation mode signal line 61 is also "1", the write control circuit 80 starts operating. The write control circuit 80 writes the signal on the input / output bus 14 to the third FIFO memory 81 via the connection bus 85 every clock of the input / output bus 14. The write control circuit 80 sets the signal line 84 to "0" when there is at least one data in the third FIFO memory 81. The signal on the signal line 84 is inverted by the inverter circuit 83 and sent to the AND circuit 91. When the write control circuits 70 and 80 store data in the second and third FIFO memories 71 and 81, respectively, the condition of the AND circuit 91 is satisfied. The signal line 95 is enabled by the AND circuit 91, and the read control circuits 72 and 82 start operating. The read control circuit 72 reads data from the second FIFO memory 71 and sends it to the matching circuit 90 via the internal bus 76, and the read control circuit 82 reads data from the third FIFO memory 81 and connects the internal bus 86 The signal is supplied to the collating circuit 90 via the control unit. The matching circuit 90 is connected to the internal bus 76
And outputs the data 86 and outputs "0" to the signal line 94 if they match, and outputs "1" to the signal line 94 if they do not match. The signal on the signal line 94 is sent to the AND circuit 93. The other input of the AND circuit 93 is a signal of the matching mode signal lines 51 and 61. Therefore, when the matching circuit 90 detects the mismatch, the condition of the AND circuit 93 is satisfied, and the mismatch signal “1” is transmitted to the signal line 32. This mismatch signal "1" is sent to the central processing units 2 and 12 to notify a fault. The operations of the read control circuits 72 and 82 are the second and third operations.
Automatically until the FIFO memories 71 and 81 are empty. This means that the output data of the input / output bus 4 and the input / output bus 14 are collated by the fault detection device 30, and the result is reported to the central processing units 2 and 12. The write control circuit 70 enables the signal line 77 when the second FIFO memory 71 becomes full. This full signal is sent to the OR circuit 92. The write control circuit 80 enables the signal line 87 when the third FIFO memory 81 is full. This full signal is an OR circuit
Sent to 92. When the OR circuit 92 receives at least one full signal, it sends a failure detection signal to the signal line 33 to notify the central processing units 2 and 12. This means that one of the input / output buses 4 or 14 performed an output operation but the other did not perform an output operation, and an act-based processing system (storage device, central processing unit,
Either a channel device, an input / output bus,...) Or a standby processing system is faulty. Therefore, the delay (shift) of the standby system input / output bus with respect to the act system input / output bus is normal within (input / output bus clock time × FIFO memory capacity). In other words, it means that a deviation up to (input / output bus clock time × FIFO memory capacity) is allowed. Further, the output signal failure detector 30 2 does not operate except when collation mode. [Effects of the Invention] As described above, according to the present invention, the act system writes input data from the input / output control device to the FIFO memory, and the standby system reads from the FIFO memory, and monitors the accumulation of data in the FIFO memory. In addition, the data output by the channel device of each system is written into a FIFO memory provided for each other system, the data is collated, and the stagnation of data in each FIFO memory is monitored, and the data stored in each FIFO memory is monitored. Of the central processing unit and the other central processing unit at the clock level, it is possible to verify the processing results without having to synchronize the central processing unit with the other central processing unit at the clock level. In the control device, it is sufficient to return the operation result only to the activated side without being conscious of the collation mode of the central processing unit, and the circuit can be simplified.
【図面の簡単な説明】
第1図は本発明の障害検出装置の一実施例を備えた情報
処理システムのブロック図、第2図は第1図中の障害検
出装置30の入力信号用障害検出部301のブロック図、第
3図は第1図中の障害検出装置30の出力信号用障害検出
部302のブロック図、第4図は二重化され情報処理シス
テムの従来例のブロック図である。
1,11……記憶装置、2,12……中央処理装置、3,13……チ
ャネル装置、4,14……入出力バス、20,22……入出力制
御装置、21,23……入出力装置、31,32,33,77,87,94,95
……信号線、40,70,80……書込制御回路、41,42,44,45,
91,93……アンド回路、43……第1のFIFOメモリ、71…
…第2のFIFOメモリ、81……第3のFIFOメモリ、46,72,
82……読出制御回路、47,48,73,83……インバータ、49,
76,86……内部バス、50,60……入力信号線、51,61……
照合モード信号線、52,62……アクト信号線、53,54,63,
64,75,85……接続バス、55,65……出力信号線、90……
照合回路、92……オア回路。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of an information processing system provided with an embodiment of a failure detection device according to the present invention, and FIG. 2 is a failure detection for an input signal of the failure detection device 30 in FIG. block diagram of the parts 30 1, Figure 3 is a block diagram of an output signal failure detector 30 2 of the fault detection device 30 in FIG. 1, FIG. 4 is a block diagram of a conventional example of duplicated information processing system . 1,11 storage device, 2,12 central processing unit, 3,13 channel device, 4,14 input / output bus, 20,22 input / output control device, 21,23 input Output device, 31, 32, 33, 77, 87, 94, 95
... signal lines, 40, 70, 80 ... write control circuits, 41, 42, 44, 45,
91, 93 ... AND circuit, 43 ... first FIFO memory, 71 ...
... Second FIFO memory, 81 ... Third FIFO memory, 46,72,
82 …… Read control circuit, 47,48,73,83 …… Inverter, 49,
76,86 …… Internal bus, 50,60 …… Input signal line, 51,61 ……
Verification mode signal line, 52, 62 ... Act signal line, 53, 54, 63,
64,75,85… Connection bus, 55,65… Output signal line, 90 ……
Matching circuit, 92 OR circuit.
Claims (1)
れており、複数の入出力バスに接続されている情報処理
システムにおいて、 第1のFIFOメモリと、 二重化されているチャネル装置へのそれぞれの入出力バ
スと第1のFIFOメモリを接続する書込用の第1の接続バ
スおよび読出用の第2の接続バスと、 照合モードで運転しているアクト系チャネル装置に対し
て、入出力制御装置から出力された信号が入力すると、
該信号を第1の接続バスを介して第1のFIFOメモリに書
込み、第1のFIFOメモリが満杯になると満杯を示す信号
を出力する第1の書込手段と、 アクト系チャネル装置が入出力制御装置から信号を入力
することにより、照合モードで動作するスタンドバイ系
チャネル装置がその入出力バスをデータ入力状態とする
と、それにより第1のFIFOメモリのデータを読出して第
2の接続バスを介してスタンドバイ系入出力バスへ出力
する第1の読出し手段と、 第2のFIFOメモリと、 アクト系入出力バスと第2のFIFOメモリとを接続する第
3の接続バスと、 照合モードで運転しているアクト系のチャネル装置から
入出力制御装置へ信号が出力されると、該信号を第3の
接続バスを介して第2のFIFOメモリが満杯になると、満
杯を示す信号を出力する第2の書込手段と、第3のFIFO
メモリと、 スタンドバイ系の入出力バスと第3のFIFOメモリを接続
する第4の接続バスと、 照合モードで動作するスタンドバイ系のチャネル装置か
らその入出力バスへ出力された信号を第4の接続バスを
介して第3のFIFOメモリに書込み、第3のFIFOメモリが
満杯になると満杯を示す信号を出力する第3の書込手段
と、 第2のFIFOメモリと第3のFIFOメモリのデータを同時に
読出す第2の読出し手段と、 第2の読出し手段によって出力された第2のFIFOメモリ
の出力データと第3のFIFOメモリから出力された出力デ
ータを照合して一致または不一致の信号を出力する照合
手段を有する障害検出装置。(57) [Claims] In an information processing system in which a storage device, a central processing unit, and a channel device are duplicated and are connected to a plurality of input / output buses, a first FIFO memory and an input / output bus for each of the duplicated channel devices are provided. A first connection bus for writing and a second connection bus for reading connecting the first FIFO memory and the first FIFO memory; and an output from the input / output control device for an act channel device operating in the collation mode. When the input signal is input,
First writing means for writing the signal to the first FIFO memory via the first connection bus and outputting a signal indicating the fullness when the first FIFO memory is full; By inputting a signal from the control device, the standby channel device operating in the collation mode puts its input / output bus into a data input state, thereby reading data from the first FIFO memory and setting the second connection bus. First read means for outputting to a standby system input / output bus via a second FIFO memory; a third connection bus connecting the act system input / output bus to the second FIFO memory; When a signal is output from the operating channel device of the act system to the input / output control device, the signal is output to the input / output control device when the second FIFO memory is full via the third connection bus. Second writer Dan and the third FIFO
A fourth connection bus for connecting a memory, a standby input / output bus and a third FIFO memory, and a fourth output bus for outputting a signal output from the standby channel device operating in the matching mode to the input / output bus to a fourth connection bus. A third writing means for writing to the third FIFO memory via the connection bus, and outputting a signal indicating the fullness when the third FIFO memory is full; A second read means for simultaneously reading data; a signal indicating whether the output data of the second FIFO memory output by the second read means and the output data output from the third FIFO memory are matched or mismatched. A failure detection device having a collation means for outputting a message.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62320684A JP2869971B2 (en) | 1987-12-18 | 1987-12-18 | Failure detection device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62320684A JP2869971B2 (en) | 1987-12-18 | 1987-12-18 | Failure detection device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01161538A JPH01161538A (en) | 1989-06-26 |
JP2869971B2 true JP2869971B2 (en) | 1999-03-10 |
Family
ID=18124179
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62320684A Expired - Lifetime JP2869971B2 (en) | 1987-12-18 | 1987-12-18 | Failure detection device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2869971B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2701739B2 (en) * | 1994-05-25 | 1998-01-21 | 日本電気株式会社 | Processor switching method |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5210044A (en) * | 1975-07-14 | 1977-01-26 | Hitachi Ltd | Tracing type pseudo-double system calculating apparatus |
-
1987
- 1987-12-18 JP JP62320684A patent/JP2869971B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH01161538A (en) | 1989-06-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3655683B2 (en) | Fault detection system and method for mirrored memory | |
JPH0792765B2 (en) | Input / output controller | |
JPH01154242A (en) | Double-zone failure-proof computer system | |
JP2869971B2 (en) | Failure detection device | |
JP2774675B2 (en) | Bus controller | |
KR100258080B1 (en) | Dual control equipment based on input/output operation | |
JPS5931738B2 (en) | Parallel triple system configuration method for computer system | |
JPS62140153A (en) | Duplicated data processor | |
JPH04241039A (en) | High-reliability computer system | |
JPS60140438A (en) | System switching control system of information processing system | |
JP3055906B2 (en) | Emergency operation method | |
JPH079636B2 (en) | Bus diagnostic device | |
JP3012402B2 (en) | Information processing system | |
JPH07114521A (en) | Multimicrocomputer system | |
JPS6321217B2 (en) | ||
JPH02206866A (en) | Reset signal generator in multiprocessor system | |
JPH04211841A (en) | Duplex processor | |
JPH09179836A (en) | Multiplied computer and its fault detection processing method | |
JPS61150041A (en) | Duplex information processing system | |
JPS6128146B2 (en) | ||
JPH04268929A (en) | Duplicated processor system | |
JPH09152995A (en) | Computer system | |
JPH0821012B2 (en) | Direct memory access system switching device | |
JPH04344941A (en) | Highly reliable processor | |
JPH0652000A (en) | Data transfer method |