JP2865024B2 - 逓倍回路 - Google Patents
逓倍回路Info
- Publication number
- JP2865024B2 JP2865024B2 JP16426595A JP16426595A JP2865024B2 JP 2865024 B2 JP2865024 B2 JP 2865024B2 JP 16426595 A JP16426595 A JP 16426595A JP 16426595 A JP16426595 A JP 16426595A JP 2865024 B2 JP2865024 B2 JP 2865024B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- delay
- input
- multiplier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
【０００１】
【産業上の利用分野】本発明は逓倍回路に関し、特に高
速光通信用の送信装置等に用いる集積回路化に適した逓
倍回路に関する。
速光通信用の送信装置等に用いる集積回路化に適した逓
倍回路に関する。
【０００２】
【従来の技術】高速光通信の送信装置においては、電気
的信号すなわちデータ信号を多重化した多重化信号を、
光信号に変換し送信する。この送信時に上記多重化信号
のデータレートと同一速度の多重化用クロック信号を必
要とするが、同期通信でないためこの多重化用クロック
信号を多重化前の低速クロックから発生する必要があ
る。このため、この低速クロックを多重化用クロックに
変換する逓倍回路が必要となる。
的信号すなわちデータ信号を多重化した多重化信号を、
光信号に変換し送信する。この送信時に上記多重化信号
のデータレートと同一速度の多重化用クロック信号を必
要とするが、同期通信でないためこの多重化用クロック
信号を多重化前の低速クロックから発生する必要があ
る。このため、この低速クロックを多重化用クロックに
変換する逓倍回路が必要となる。
【０００３】従来、この多重化用クロックを発生するた
めの一般的な逓倍回路として、縦続接続した３段の２逓
倍器と、上記多重化用クロックの基本周波数成分抽出用
のバンドパスフィルタ（ＢＰＦ）とバッファアンプとを
最終段として備える８逓倍回路がある。
めの一般的な逓倍回路として、縦続接続した３段の２逓
倍器と、上記多重化用クロックの基本周波数成分抽出用
のバンドパスフィルタ（ＢＰＦ）とバッファアンプとを
最終段として備える８逓倍回路がある。
【０００４】従来のこの種の逓倍回路をブロックで示す
図３を参照すると、この従来の逓倍回路は、入力信号Ｓ
Ｉの高周波成分を除去しＬＰＦ信号Ａを出力するローパ
スフィルタ（ＬＰＦ）１と、信号Ａの供給を受けそれぞ
れ２逓倍し８逓倍の逓倍信号Ｂを出力する３段の２逓倍
器２Ａ〜２Ｃと、信号Ｂから多重化用クロックの基本周
波数成分を抽出しＢＰＦ信号Ｃを出力するＢＰＦ３と、
ＢＰＦ信号を増幅して多重化クロック信号ＣＯを出力す
るバッファアンプ４とを備える。
図３を参照すると、この従来の逓倍回路は、入力信号Ｓ
Ｉの高周波成分を除去しＬＰＦ信号Ａを出力するローパ
スフィルタ（ＬＰＦ）１と、信号Ａの供給を受けそれぞ
れ２逓倍し８逓倍の逓倍信号Ｂを出力する３段の２逓倍
器２Ａ〜２Ｃと、信号Ｂから多重化用クロックの基本周
波数成分を抽出しＢＰＦ信号Ｃを出力するＢＰＦ３と、
ＢＰＦ信号を増幅して多重化クロック信号ＣＯを出力す
るバッファアンプ４とを備える。
【０００５】２逓倍器２Ａ〜２Ｃは様々な回路で構成で
き、代表的なものとしてＯＲ回路を用いる第１の２逓倍
器と、乗算回路を用いる第２の２逓倍器がある。
き、代表的なものとしてＯＲ回路を用いる第１の２逓倍
器と、乗算回路を用いる第２の２逓倍器がある。
【０００６】第１の２逓倍器の構成を回路図で示す図４
を参照すると、この第１の２逓倍器は、ＮＰＮ型のトラ
ンジスタＱ２１，Ｑ２２と抵抗Ｒ２１，Ｒ２２と電流源
Ｉ２１とから成る差動対２１と、各々のベースがトラン
ジスタＱ２１，Ｑ２２の各々のコレクタに接続されるＮ
ＰＮ型のトランジスタＱ２３，Ｑ２４と抵抗Ｒ２３，Ｒ
２４とから成るエミッタフォロア２２と、ＮＰＮ型のト
ランジスタＱ２５，Ｑ２６と電流源Ｉ２２とから成りエ
ミッタフォロア２２の各々の出力のＯＲ演算を行うＯＲ
回路２３とを備える。
を参照すると、この第１の２逓倍器は、ＮＰＮ型のトラ
ンジスタＱ２１，Ｑ２２と抵抗Ｒ２１，Ｒ２２と電流源
Ｉ２１とから成る差動対２１と、各々のベースがトラン
ジスタＱ２１，Ｑ２２の各々のコレクタに接続されるＮ
ＰＮ型のトランジスタＱ２３，Ｑ２４と抵抗Ｒ２３，Ｒ
２４とから成るエミッタフォロア２２と、ＮＰＮ型のト
ランジスタＱ２５，Ｑ２６と電流源Ｉ２２とから成りエ
ミッタフォロア２２の各々の出力のＯＲ演算を行うＯＲ
回路２３とを備える。
【０００７】次に、図４を参照してこの第１の２逓倍器
の動作について説明すると、差動対２１は入力信号ａＩ
を増幅および不平衡−平衡変換して平衡信号を生成し、
エミッタフォロア２２のトランジスタＱ２３，Ｑ２４の
各々はこれら平衡信号をレベルシフトしてレベルシフト
平衡信号をＯＲ回路２３に供給する。レベルシフト平衡
信号は全波整流波形と類似の正負極性が非対称な波形で
あり、ＯＲ回路２３はこのレベルシフト平衡信号の波形
中心からの折返し波形として２逓倍の出力信号ａＯを得
る。この第１の２逓倍回路を縦続接続する場合には波形
歪みが大きくなるため、段間にＢＰＦを挿入し、余分な
周波数成分を除去する必要がある。
の動作について説明すると、差動対２１は入力信号ａＩ
を増幅および不平衡−平衡変換して平衡信号を生成し、
エミッタフォロア２２のトランジスタＱ２３，Ｑ２４の
各々はこれら平衡信号をレベルシフトしてレベルシフト
平衡信号をＯＲ回路２３に供給する。レベルシフト平衡
信号は全波整流波形と類似の正負極性が非対称な波形で
あり、ＯＲ回路２３はこのレベルシフト平衡信号の波形
中心からの折返し波形として２逓倍の出力信号ａＯを得
る。この第１の２逓倍回路を縦続接続する場合には波形
歪みが大きくなるため、段間にＢＰＦを挿入し、余分な
周波数成分を除去する必要がある。
【０００８】次に、乗算回路を用いた第２の２逓倍器の
構成を回路図で示す図５を参照すると、この第２の２逓
倍器は、ＮＰＮ型のトランジスタＱ３１，Ｑ３２と抵抗
Ｒ３１，Ｒ３２と電流源Ｉ３１とから成る差動対３１
と、各々のベースがトランジスタＱ３１，Ｑ３２の各々
のコレクタに接続されるＮＰＮ型のトランジスタＱ３
３，Ｑ３５とトランジスタＱ３３，Ｑ３５の各々のエミ
ッタに直列接続されダイオード接続されたトランジスタ
Ｑ３４，Ｑ３６と、抵抗Ｒ３３，Ｒ３４とから成るエミ
ッタフォロア３２と、ＮＰＮ型のトランジスタＱ３７〜
Ｑ４２と抵抗Ｒ３５，Ｒ３６と電流源Ｉ３２とから成る
乗算器３３とを備える。
構成を回路図で示す図５を参照すると、この第２の２逓
倍器は、ＮＰＮ型のトランジスタＱ３１，Ｑ３２と抵抗
Ｒ３１，Ｒ３２と電流源Ｉ３１とから成る差動対３１
と、各々のベースがトランジスタＱ３１，Ｑ３２の各々
のコレクタに接続されるＮＰＮ型のトランジスタＱ３
３，Ｑ３５とトランジスタＱ３３，Ｑ３５の各々のエミ
ッタに直列接続されダイオード接続されたトランジスタ
Ｑ３４，Ｑ３６と、抵抗Ｒ３３，Ｒ３４とから成るエミ
ッタフォロア３２と、ＮＰＮ型のトランジスタＱ３７〜
Ｑ４２と抵抗Ｒ３５，Ｒ３６と電流源Ｉ３２とから成る
乗算器３３とを備える。
【０００９】次に、図４を参照してこの第２の２逓倍器
の動作について説明すると、差動対３１は入力信号ａＩ
を増幅および不平衡−平衡変換して平衡信号を生成し、
エミッタフォロア３２に供給する。エミッタフォロア３
２は供給を受けた平衡信号を２論理レベル信号ａＬ，ａ
Ｈに変換して、乗算器３３に供給する。乗算器３３はこ
れら信号ａＬ，ａＨを乗算し２逓倍周波数の出力信号ａ
Ｏ１，ａＯ２を出力する。
の動作について説明すると、差動対３１は入力信号ａＩ
を増幅および不平衡−平衡変換して平衡信号を生成し、
エミッタフォロア３２に供給する。エミッタフォロア３
２は供給を受けた平衡信号を２論理レベル信号ａＬ，ａ
Ｈに変換して、乗算器３３に供給する。乗算器３３はこ
れら信号ａＬ，ａＨを乗算し２逓倍周波数の出力信号ａ
Ｏ１，ａＯ２を出力する。
【００１０】この第２の２逓倍器の基本動作原理は、以
下の理論式に示すように、入力信号Ａ＝ａｃｏｓ（ω
ｔ）を相互に乗算することにより、ｃｏｓ（２ωｔ）の
成分を発生することである。 ｛ａｃｏｓ（ωｔ）｝｛ａ×ｃｏｓ（ωｔ）｝ ＝０．５×ａ 2 ×｛ｃｏｓ（２ωｔ）＋１｝………………………（１）
下の理論式に示すように、入力信号Ａ＝ａｃｏｓ（ω
ｔ）を相互に乗算することにより、ｃｏｓ（２ωｔ）の
成分を発生することである。 ｛ａｃｏｓ（ωｔ）｝｛ａ×ｃｏｓ（ωｔ）｝ ＝０．５×ａ 2 ×｛ｃｏｓ（２ωｔ）＋１｝………………………（１）
【００１１】
【発明が解決しようとする課題】上述した従来の逓倍回
路は、バンドパスフィルタの挿入により逓倍周波数を抽
出できるが、２逓倍器およびフィルタを構成する非線形
素子によりその入力信号周波数に依存する位相ずれ、す
なわち遅延を生じ、入力クロックと逓倍クロックとの位
相同期が成立しなくなるので、この同期のための外部同
期回路を別途必要とするという欠点があった。本発明の
目的は、入力クロックと逓倍クロックとの間の位相ずれ
が２逓倍器およびフィルタの遅延量に依存することがな
く、常に位相同期を成立させることにより外部同期回路
を除去できる逓倍回路を提供することにある。
路は、バンドパスフィルタの挿入により逓倍周波数を抽
出できるが、２逓倍器およびフィルタを構成する非線形
素子によりその入力信号周波数に依存する位相ずれ、す
なわち遅延を生じ、入力クロックと逓倍クロックとの位
相同期が成立しなくなるので、この同期のための外部同
期回路を別途必要とするという欠点があった。本発明の
目的は、入力クロックと逓倍クロックとの間の位相ずれ
が２逓倍器およびフィルタの遅延量に依存することがな
く、常に位相同期を成立させることにより外部同期回路
を除去できる逓倍回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明の逓倍回路は、入
力信号の高周波成分を除去し低域炉波入力信号を出力す
る入力ローパスフィルタと、前記低域炉波入力信号の供
給を受けそれぞれＭ（整数）逓倍し前記入力信号のＭN
逓倍の逓倍信号を出力する縦続接続した第１〜第Ｎ（整
数）のＭ逓倍器と、前記逓倍信号から基本周波数成分対
応のフィルタ逓倍信号を出力するバンドパスフィルタと
を備える逓倍回路において、前記第１〜第ＮのＭ逓倍器
の各々の遅延をそれぞれ検出し遅延検出信号を発生する
遅延検出回路と、前記遅延検出信号の供給に応答して前
記低域炉波入力信号を可変遅延する遅延制御回路とを備
えて構成されている。
力信号の高周波成分を除去し低域炉波入力信号を出力す
る入力ローパスフィルタと、前記低域炉波入力信号の供
給を受けそれぞれＭ（整数）逓倍し前記入力信号のＭN
逓倍の逓倍信号を出力する縦続接続した第１〜第Ｎ（整
数）のＭ逓倍器と、前記逓倍信号から基本周波数成分対
応のフィルタ逓倍信号を出力するバンドパスフィルタと
を備える逓倍回路において、前記第１〜第ＮのＭ逓倍器
の各々の遅延をそれぞれ検出し遅延検出信号を発生する
遅延検出回路と、前記遅延検出信号の供給に応答して前
記低域炉波入力信号を可変遅延する遅延制御回路とを備
えて構成されている。
【００１３】
【実施例】次に、本発明の実施例を図３と共通の構成要
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の逓倍回
路は、従来と共通のＬＰＦ１と、３段の２逓倍器２Ａ〜
２Ｃと、ＢＰＦ３と、バッファアンプ４とに加えて、２
逓倍器２Ａ〜２Ｃの各段の遅延をそれぞれ検出し遅延検
出信号Ｌを発生する遅延検出回路５と、遅延検出信号Ｌ
の供給に応答して２逓倍器２Ａ〜２Ｃの入力信号ＡＡの
遅延を制御する遅延制御回路６とを備える。
素には共通の参照文字／数字を付して同様にブロックで
示す図１を参照すると、この図に示す本実施例の逓倍回
路は、従来と共通のＬＰＦ１と、３段の２逓倍器２Ａ〜
２Ｃと、ＢＰＦ３と、バッファアンプ４とに加えて、２
逓倍器２Ａ〜２Ｃの各段の遅延をそれぞれ検出し遅延検
出信号Ｌを発生する遅延検出回路５と、遅延検出信号Ｌ
の供給に応答して２逓倍器２Ａ〜２Ｃの入力信号ＡＡの
遅延を制御する遅延制御回路６とを備える。
【００１４】遅延検出回路５は、各々のＬＯ入力端が２
逓倍器２Ａ〜２Ｃの各々の入力端に接続されたミキサ５
１Ａ〜５１Ｃと、各々の入力端がミキサ５１Ａ〜５１Ｃ
の出力端に接続されたＬＰＦ５２Ａ〜５２Ｃと、ＬＯ入
力端がＬＰＦ１の出力にＲＦ入力端がＬＰＦ５１Ａの出
力端にそれぞれ接続されたミキサ５３と、入力端がミキ
サ５３の出力端に接続され遅延検出信号Ｌを出力するＬ
ＰＦ５４とを備える。なお、ミキサ５１Ｃの入力端はＢ
ＰＦ３の出力端に、ミキサ５１Ａ，Ｂの各々の入力端は
ＬＰＦ５２Ｂ，５２Ｃの各々の出力端にそれぞれ接続さ
れる。
逓倍器２Ａ〜２Ｃの各々の入力端に接続されたミキサ５
１Ａ〜５１Ｃと、各々の入力端がミキサ５１Ａ〜５１Ｃ
の出力端に接続されたＬＰＦ５２Ａ〜５２Ｃと、ＬＯ入
力端がＬＰＦ１の出力にＲＦ入力端がＬＰＦ５１Ａの出
力端にそれぞれ接続されたミキサ５３と、入力端がミキ
サ５３の出力端に接続され遅延検出信号Ｌを出力するＬ
ＰＦ５４とを備える。なお、ミキサ５１Ｃの入力端はＢ
ＰＦ３の出力端に、ミキサ５１Ａ，Ｂの各々の入力端は
ＬＰＦ５２Ｂ，５２Ｃの各々の出力端にそれぞれ接続さ
れる。
【００１５】遅延制御回路６は、ＬＰＦ１と２逓倍器２
Ａとの間に挿入され制御信号Ｍの制御に応答して入力信
号Ａの遅延を可変して遅延信号ＡＡを出力する遅延回路
６１と、遅延検出信号Ｌの供給に応答して制御信号Ｍを
発生する制御回路６２とを備える。
Ａとの間に挿入され制御信号Ｍの制御に応答して入力信
号Ａの遅延を可変して遅延信号ＡＡを出力する遅延回路
６１と、遅延検出信号Ｌの供給に応答して制御信号Ｍを
発生する制御回路６２とを備える。
【００１６】次に、図１を参照して本実施例の動作につ
いて説明すると、まず従来と同様に、ＬＰＦ１は入力信
号の高調波を抑圧し、余弦波の成分として抽出し信号Ａ
を出力する（この信号Ａをａ1 ・ｃｏｓ（ωｔ）とす
る）。
いて説明すると、まず従来と同様に、ＬＰＦ１は入力信
号の高調波を抑圧し、余弦波の成分として抽出し信号Ａ
を出力する（この信号Ａをａ1 ・ｃｏｓ（ωｔ）とす
る）。
【００１７】次に信号Ａを遅延回路６１に入力し、任意
の遅延量τを与え信号ＡＡを出力する。（この信号ＡＡ
をａ1 ・ｃｏｓ｛ω（ｔ−τ）｝とする）。この信号Ａ
Ａを２逓倍器２Ａ〜２Ｃで逓倍すると２逓倍波は以下の
ように表される。
の遅延量τを与え信号ＡＡを出力する。（この信号ＡＡ
をａ1 ・ｃｏｓ｛ω（ｔ−τ）｝とする）。この信号Ａ
Ａを２逓倍器２Ａ〜２Ｃで逓倍すると２逓倍波は以下の
ように表される。
【００１８】 ０．５ａ1 2 ・ｃｏｓ｛２ω（ｔ−τ）−φ１｝………………………（２） ただしφ１は２逓倍器２Ａの位相遅延量である。
【００１９】同様にして４逓倍波、８逓倍波は以下のよ
うに表される。
うに表される。
【００２０】４逓倍波： ０．２５・ａ1 4 ・ｃｏｓ｛４ω（ｔ−τ）−α｝……………………（３） ただしα＝２φ１−φ２とし、φ２は２逓倍器２Ｂの位
相遅延量である。
相遅延量である。
【００２１】８逓倍波： ０．１２５・ａ1 8 ・ｃｏｓ｛８ω（ｔ−τ）−β｝…………………（４） ただしβ＝４φ１＋２φ２＋φ３とし、φ３は２逓倍器
２ＣおよびＢＰＦ３の位相遅延量である。
２ＣおよびＢＰＦ３の位相遅延量である。
【００２２】したがって、入力周波数の８逓倍の出力Ｂ
を得ることができる。
を得ることができる。
【００２３】次に、遅延検出回路５の動作について説明
すると、まず、式の簡単化のため、振幅は規格化を行
い、全て同一レベルであると仮定する。
すると、まず、式の簡単化のため、振幅は規格化を行
い、全て同一レベルであると仮定する。
【００２４】ミキサ５１Ｃには（３），（４）式でそれ
ぞれ示す４逓倍波および８逓倍波が入力されるため出力
信号は以下の式で表される。
ぞれ示す４逓倍波および８逓倍波が入力されるため出力
信号は以下の式で表される。
【００２５】 ０．５・ｓｉｎ｛４ω（ｔ−τ）＋（α−β）｝ ＋０．５・ｓｉｎ｛１２ω（ｔ−τ）−（α＋β）｝…………………………（ ５） 上記の成分の内、４逓倍波の成分をＬＰＦ５２Ｃで抽出
し、式をｃｏｓ変換して示すと、次のように表される。
し、式をｃｏｓ変換して示すと、次のように表される。
【００２６】 ０．５・ｃｏｓ｛４ω（ｔ−τ）＋（α−β）−π／２｝ 同様にして、ミキサ５１Ｂの出力をＬＰＦ５２Ｂを介し
て２逓倍波の成分を抽出すると、次式に示される出力信
号が得られる。
て２逓倍波の成分を抽出すると、次式に示される出力信
号が得られる。
【００２７】 ０．２５・ｃｏｓ｛２ω（ｔ−τ）＋（φ１＋φ２＋φ３）｝………（６） ミキサ５１Ａの出力をＬＰＦ５２Ａを介して入力周波数
と同一の成分を取り出すと、次のように表される。 ０．１２５・ｃｏｓ｛ω（ｔ−τ）−（φ１＋φ２＋φ３）−π／２｝…（７） 最後に、ミキサ５３の出力をＬＰＦ５４を介して、遅延
量の成分を取り出すと、次式に示される出力信号Ｌが得
られる。
と同一の成分を取り出すと、次のように表される。 ０．１２５・ｃｏｓ｛ω（ｔ−τ）−（φ１＋φ２＋φ３）−π／２｝…（７） 最後に、ミキサ５３の出力をＬＰＦ５４を介して、遅延
量の成分を取り出すと、次式に示される出力信号Ｌが得
られる。
【００２８】 ０．０６２５・ｃｏｓ｛ωτ＋（φ１＋φ２＋φ３）｝…………（８） したがって、（８）式の示す通り、２逓倍器２Ａ〜２Ｃ
およびＢＰＦ３の遅延量と比例した直流成分である遅延
検出信号Ｌを検出できる。この遅延検出信号Ｌ、すなわ
ち、（８）式の値を最大とするτの値は、ｃｏｓの項の
値が１、すなわち、ωτ＋φ１＋φ２＋φ３がωｎ（ｎ
＝０，１，２，・・・）となるときである。したがっ
て、この遅延検出信号Ｌの供給に応答して制御回路６２
が制御信号Ｍを発生し、遅延回路６１のτを調整して、
（８）式の値を最大にすることにより、位相ずれが逓倍
器２Ａ〜２ＣおよびＢＰＦ３の遅延量に依存せず、常に
ωｎ、すなわち、入力角周波数のｎ倍である逓倍器を構
成することができる。つまり、入力信号と８逓倍後の信
号との位相同期を取ることができる。
およびＢＰＦ３の遅延量と比例した直流成分である遅延
検出信号Ｌを検出できる。この遅延検出信号Ｌ、すなわ
ち、（８）式の値を最大とするτの値は、ｃｏｓの項の
値が１、すなわち、ωτ＋φ１＋φ２＋φ３がωｎ（ｎ
＝０，１，２，・・・）となるときである。したがっ
て、この遅延検出信号Ｌの供給に応答して制御回路６２
が制御信号Ｍを発生し、遅延回路６１のτを調整して、
（８）式の値を最大にすることにより、位相ずれが逓倍
器２Ａ〜２ＣおよびＢＰＦ３の遅延量に依存せず、常に
ωｎ、すなわち、入力角周波数のｎ倍である逓倍器を構
成することができる。つまり、入力信号と８逓倍後の信
号との位相同期を取ることができる。
【００２９】次に、本発明の第２の実施例を図１と共通
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す図２を参照すると、本実施例の上述の第１
の実施例に対する相違点は、２逓倍器数を３の代りにｎ
に拡張したことであり、動作については第１の実施例と
同一であるので説明を省略する。
の構成要素には共通の参照文字／数字を付して同様にブ
ロックで示す図２を参照すると、本実施例の上述の第１
の実施例に対する相違点は、２逓倍器数を３の代りにｎ
に拡張したことであり、動作については第１の実施例と
同一であるので説明を省略する。
【００３０】
【発明の効果】以上説明したように、本発明の逓倍回路
は、各段の逓倍器の遅延をそれぞれ検出し遅延検出信号
を発生する遅延検出回路と、上記遅延検出信号の供給に
応答して入力信号を可変遅延する遅延制御回路とを備
え、逓倍器相互間の位相の遅延を検出して入力信号の位
相を制御することにより、入力クロックと逓倍クロック
との位相同期を常時成立させることができるので、外部
での同期回路が不要となるという効果がある。
は、各段の逓倍器の遅延をそれぞれ検出し遅延検出信号
を発生する遅延検出回路と、上記遅延検出信号の供給に
応答して入力信号を可変遅延する遅延制御回路とを備
え、逓倍器相互間の位相の遅延を検出して入力信号の位
相を制御することにより、入力クロックと逓倍クロック
との位相同期を常時成立させることができるので、外部
での同期回路が不要となるという効果がある。
【図１】本発明の逓倍回路の第１の実施例を示すブロッ
ク図である。
ク図である。
【図２】本発明の逓倍回路の第２の実施例を示すブロッ
ク図である。
ク図である。
【図３】従来の逓倍回路の一例を示すブロック図であ
る。
る。
【図４】第１の２逓倍器の構成を示す回路図である。
【図５】第２の２逓倍器の構成を示す回路図である。
１，５２Ａ〜５２Ｃ，５２ｎ，５４ ＬＰＦ ２Ａ〜２Ｃ，２ｎ ２逓倍器 ３ ＢＰＦ ４ バッファアンプ ５ 遅延検出回路 ６ 遅延制御回路 ５１Ａ〜５１Ｃ，５１ｎ，５３ ミキサ ６１ 遅延回路 ６２ 制御回路
Claims (4)
- 【請求項１】 入力信号の高周波成分を除去し低域炉波
入力信号を出力する入力ローパスフィルタと、前記低域
炉波入力信号の供給を受けそれぞれＭ（整数）逓倍し前
記入力信号のＭN 逓倍の逓倍信号を出力する縦続接続し
た第１〜第Ｎ（整数）のＭ逓倍器と、前記逓倍信号から
基本周波数成分対応のフィルタ逓倍信号を出力するバン
ドパスフィルタとを備える逓倍回路において、 前記第１〜第ＮのＭ逓倍器の各々の遅延をそれぞれ検出
し遅延検出信号を発生する遅延検出回路と、 前記遅延検出信号の供給に応答して前記低域炉波入力信
号を可変遅延する遅延制御回路とを備えることを特徴と
する逓倍回路。 - 【請求項２】 前記遅延検出回路が、各々の第１の入力
端が前記第１〜第Ｎ−１のＭ逓倍器の各々の入力端に接
続された第１〜第Ｎ−１のミキサと、 第１の入力端が前記第ＮのＭ逓倍器の入力端に第２の入
力端が前記バンドパスフィルタの出力端にそれぞれ接続
された第Ｎのミキサと、 入力端が前記第１のミキサの出力端に接続された第１の
ローパスフィルタと、 各々の入力端が前記第２〜第Ｎのミキサの出力端に各々
の出力端が前記第１〜第Ｎ−１のミキサの入力端にそれ
ぞれ接続された第２〜第Ｎのローパスフィルタと、 第１の入力端が前記入力ローパスフィルタの出力端に第
２の入力端が前記第１のローパスフィルタの出力端にそ
れぞれ接続された第Ｎ＋１のミキサと、入力端が前記第
Ｎ＋１のミキサの出力端に接続され前記遅延検出信号を
出力する第Ｎ＋１のローパスフィルタとを備え、 前記遅延制御回路が、前記入力ローパスフィルタと前記
第１のＭ逓倍器との間に挿入され遅延制御信号の供給に
応答して前記低域炉波入力信号の遅延を制御する遅延回
路と、 前記遅延検出信号の供給に応答して前記遅延制御信号を
出力する制御回路とを備えることを特徴とする請求項１
記載の逓倍回路。 - 【請求項３】 前記Ｍ逓倍器が２逓倍器であり、逓倍器
入力信号を増幅および不平衡平衡変換して第１，第２の
平衡信号を生成する差動対と、 前記第１，第２の平衡信号の各々を所定のレベルシフト
し第１，第２のレベルシフト信号を生成するレベルシフ
ト回路と、 前記第１，第２のレベルシフト信号の論理和演算を行い
２逓倍信号を発生するＯＲ回路とを備えることを特徴と
する請求項１記載の逓倍回路。 - 【請求項４】 前記Ｍ逓倍器が２逓倍器であり、逓倍器
入力信号を増幅および不平衡平衡変換して第１，第２の
平衡信号を生成する差動対と、 前記第１，第２の平衡信号の各々を所定のレベルシフト
し第１，第２の論理信号を生成する論理レベルシフト回
路と、 前記第１，第２の論理信号を乗算して２逓倍信号を発生
するアナログ乗算回路とを備えることを特徴とする請求
項１記載の逓倍回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16426595A JP2865024B2 (ja) | 1995-06-29 | 1995-06-29 | 逓倍回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16426595A JP2865024B2 (ja) | 1995-06-29 | 1995-06-29 | 逓倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0918235A JPH0918235A (ja) | 1997-01-17 |
| JP2865024B2 true JP2865024B2 (ja) | 1999-03-08 |
Family
ID=15789808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16426595A Expired - Lifetime JP2865024B2 (ja) | 1995-06-29 | 1995-06-29 | 逓倍回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865024B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009033503A (ja) * | 2007-07-27 | 2009-02-12 | Mitsubishi Electric Corp | 分周器及び高周波発振源 |
-
1995
- 1995-06-29 JP JP16426595A patent/JP2865024B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0918235A (ja) | 1997-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Munday et al. | Superluminal time advance of a complex audio signal | |
| JPH0129469B2 (ja) | ||
| US5703509A (en) | Frequency multiplier circuit | |
| JP2865024B2 (ja) | 逓倍回路 | |
| JP3125225B2 (ja) | デジタル／アナログ変換器 | |
| JP2609959B2 (ja) | Ｓｓｂ復調回路 | |
| JPH06261073A (ja) | 光パケットスイッチ | |
| JPH02268511A (ja) | 二相パルス発生回路 | |
| JPH02223256A (ja) | 単一周波数発生回路 | |
| KR0135829B1 (ko) | 디지탈 비선형 엠퍼시스 회로 | |
| JPS63185105A (ja) | 高周波任意信号発生回路 | |
| KR930022706A (ko) | 주파수변환회로 | |
| SU1443125A1 (ru) | Дискриминатор нулевых биений | |
| SU1462461A1 (ru) | Демодул тор-модул тор | |
| KR960006325A (ko) | 기저대역에서의 타이밍정보 생성장치 | |
| SU758495A1 (ru) | Преобразователь формы импульсов | |
| SU1728960A1 (ru) | Широкополосное усилительное устройство | |
| JPH0786882A (ja) | 逓倍回路 | |
| RU2113760C1 (ru) | Управляемая линия задержки импульсных радиосигналов | |
| EP1565985A1 (en) | Method and arrangement for generating cyclic pulses | |
| JPH09230292A (ja) | 光変調器 | |
| JP2873134B2 (ja) | 非線形遅延帰還型デジタル発振回路 | |
| JPH08149170A (ja) | 変調装置 | |
| JP2000059145A (ja) | 遅延検波型復調器 | |
| JP2525218B2 (ja) | 積分回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981117 |