JP2864844B2 - Method of forming resistor structure in semiconductor device - Google Patents

Method of forming resistor structure in semiconductor device

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JP2864844B2
JP2864844B2 JP4036231A JP3623192A JP2864844B2 JP 2864844 B2 JP2864844 B2 JP 2864844B2 JP 4036231 A JP4036231 A JP 4036231A JP 3623192 A JP3623192 A JP 3623192A JP 2864844 B2 JP2864844 B2 JP 2864844B2
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resistor
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】この発明は、半導体装置における
抵抗体構造,特に、多結晶シリコン層を用いて形成され
る抵抗体構造の形成方法の改良に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a resistor structure in a semiconductor device, and more particularly to an improvement in a method for forming a resistor structure formed using a polycrystalline silicon layer.

【0002】[0002]

【従来の技術】半導体集積回路における多結晶シリコン
層を用いた抵抗体については、一般に設定される抵抗値
の温度係数を低減することが製造上の重要課題の一つに
なっている。
2. Description of the Related Art For a resistor using a polycrystalline silicon layer in a semiconductor integrated circuit, it is one of the important issues in manufacturing to reduce the temperature coefficient of a generally set resistance value.

【0003】こゝで、図6,および図7には、この温度
係数の低減を意図してなされた従来の各別例による抵抗
体構造の概要を模式的に示してある。
Here, FIGS. 6 and 7 schematically show the outlines of resistor structures according to other conventional examples designed to reduce the temperature coefficient.

【0004】これらの図6,図7に示す従来例による各
構成において、符号1は半導体基板(図示省略)上に形
成された酸化膜である。また、2a,および2bは前記
酸化膜1上に選択的にパターニング形成した各別例(図
6例,および図7例)によるそれぞれに多結晶シリコン
層を用いた抵抗体層であって、これらの各抵抗体層2
a,2bには、各両端部に近付けてコンタクトのための
シリサイド層3a,3bがそれぞれに形成されており、
こゝで、前者の抵抗体層2a(図6例に対応)について
は、同図6に見られる如く、膜厚を比較的厚めに形成し
た上で、不純物のドーピング量を多くし、後者の抵抗体
層2b(図7例に対応)については、同図7に見られる
如く、膜厚を比較的薄めに形成している。さらに、4は
前記各別例による各抵抗体層2a,2bを覆って設けら
れる層間絶縁膜、5,および6は当該層間絶縁膜4に開
口したコンタクト孔を通して前記各シリサイド層3a,
3bに接続されたバリアメタル膜,およびアルミ電極で
ある。
In each of the conventional examples shown in FIGS. 6 and 7, reference numeral 1 denotes an oxide film formed on a semiconductor substrate (not shown). Reference numerals 2a and 2b denote resistor layers each using a polycrystalline silicon layer according to each of the examples (FIGS. 6 and 7) selectively patterned on the oxide film 1. Each resistor layer 2
a and 2b are formed with silicide layers 3a and 3b for contact in proximity to both ends, respectively.
Here, as shown in FIG. 6, the former resistor layer 2a (corresponding to the example of FIG. 6) is formed to have a relatively large film thickness, and the impurity doping amount is increased. As shown in FIG. 7, the resistor layer 2b (corresponding to the example of FIG. 7) is formed relatively thin. Further, reference numeral 4 denotes an interlayer insulating film provided to cover each of the resistor layers 2a and 2b according to each of the above-described examples, and reference numerals 5 and 6 denote the respective silicide layers 3a and 3a through contact holes opened in the interlayer insulating film 4.
3b, a barrier metal film and an aluminum electrode.

【0005】すなわち、前者の図6に示す従来の抵抗体
構造においては、抵抗体層2aの膜厚を比較的厚目に形
成し、かつ不純物のドーピング量を多くする手段によっ
て、所期通りに温度係数の低減を図るようにし、後者の
に示す従来の抵抗体構造においては、抵抗体層2b
の膜厚を比較的薄目に形成するのみの手段によって、同
様に、所期通りに温度係数の低減を図るようにしてい
る。
That is, in the former conventional resistor structure shown in FIG. 6, the thickness of the resistor layer 2a is made relatively thick, and the means for increasing the doping amount of impurities is used as expected. so reduce the temperature coefficient, in a conventional resistor structure shown in the latter FIG. 7, the resistor layer 2b
Similarly, the temperature coefficient is reduced as expected by means of only forming the film thickness relatively thin.

【0006】[0006]

【発明が解決しようとする課題】しかしながら、上記の
ように構成される従来の各抵抗体構造の場合、前者構造
の不純物のドーピング量を多くする手段では、結果的に
高抵抗体を得ることができず、また、後者構造の膜厚を
比較的薄目に形成する手段では、抵抗体層の両端部への
各シリサイド層の形成に際し、この該当形成部直下の多
結晶シリコン層部分が消失して、当該各シリサイドの凝
集,およびコンタクト抵抗の増加をきたすなどの好まし
くない問題点を生ずるものであった。
However, in the case of each conventional resistor structure configured as described above, the means for increasing the doping amount of impurities in the former structure may result in obtaining a high resistor. In the means for forming the film thickness of the latter structure relatively thin, when forming each silicide layer at both ends of the resistor layer, the polycrystalline silicon layer portion immediately below the corresponding formation portion disappears. This causes undesired problems such as aggregation of the silicides and increase in contact resistance.

【0007】従って、この発明の目的とするところは、
温度係数を可及的に小さくし得るようにした,この種の
半導体装置における抵抗体構造の形成方法を提供するこ
とである。
Accordingly, the object of the present invention is to
An object of the present invention is to provide a method for forming a resistor structure in a semiconductor device of this kind, which can reduce a temperature coefficient as much as possible.

【0008】[0008]

【課題を解決するための手段】前記目的を達成するため
に、この発明の第1の発明に係る半導体装置における抵
抗体構造の形成方法は、半導体基板面の酸化膜上に、第
1の多結晶シリコン層を堆積させた上で、全面に対して
不純物を注入し、かつ熱処理を施した後、所定の平面形
状にパターニングして抵抗体層を選択的に形成する工程
と、前記抵抗体層を含む酸化膜上に、第1の層間絶縁膜
を堆積させて覆い、かつ当該第1の層間絶縁膜の各該当
部分に第1の各コンタクト孔を開口させて、前記抵抗体
層の各コンタクト部を露出させる工程と、前記レジスト
パターンの除去後、前記第1の各コンタクト孔を含む第
1の層間絶縁膜上に、第2の多結晶シリコン層を堆積さ
せ、当該第1の各コンタクト孔を通した該当部分を前記
抵抗体層の開口された各コンタクト部に接続させた上
で、全面に対して不純物を注入し、かつ熱処理を施す工
程と、前記不純物を注入した第2の多結晶シリコン層を
所定の平面形状にパターニングして、前記抵抗体層の各
コンタクト部上に抵抗体部をそれぞれ選択的に一部突出
するようにして形成させ、かつ当該各抵抗体部での突出
部上に、各シリサイド層をそれぞれに被覆形成させるさ
せる工程と、前記各抵抗体部のシリサイド層によって被
覆された突出部を含む層間絶縁膜上に、所要膜厚による
第2の層間絶縁膜を堆積させて覆い、当該第2の層間絶
縁膜の各該当部分に第2のコンタクト孔をそれぞれに開
口させて、前記各抵抗体部での各シリサイド層を露出さ
せ、さらに、当該第2の各コンタクトを通して各シリサ
イド層に電極を接続させることを特徴とするものであ
る。
To achieve SUMMARY OF for the] said object, the method of forming the resistor structure in a semiconductor device according to a first aspect of the invention, on the oxidation film of a semiconductor substrate surface, a first Depositing a polycrystalline silicon layer, injecting impurities into the entire surface, performing a heat treatment, and then selectively forming a resistor layer by patterning into a predetermined planar shape; A first interlayer insulating film is deposited and covered on the oxide film including the layer, and a first contact hole is opened in each corresponding portion of the first interlayer insulating film, thereby forming each of the resistor layers. Exposing a contact portion, and after removing the resist pattern, depositing a second polycrystalline silicon layer on the first interlayer insulating film including the first contact holes; Open the relevant part through the hole to the opening of the resistor layer. Implanting impurities into the entire surface and performing a heat treatment after connecting to the respective contact portions, and patterning the second polycrystalline silicon layer implanted with the impurities into a predetermined planar shape, A resistor portion is formed on each contact portion of the resistor layer so as to selectively protrude, and a silicide layer is formed on the protrusion portion of each resistor portion. A step of depositing and covering a second interlayer insulating film having a required thickness on the interlayer insulating film including the protruding portion covered with the silicide layer of each of the resistor portions; A second contact hole is opened in a corresponding portion to expose each silicide layer in each resistor portion, and further, an electrode is connected to each silicide layer through the second contact. It is intended to.

【0009】また、この発明の第2の発明に係る半導体
装置における抵抗体構造の形成方法は、半導体基板面
化膜上に、多結晶シリコン層を堆積させた上で、全面
に対して不純物を注入し、かつ熱処理を施す工程と、シ
リサイド層を直接,スパッタリングする工程と、各レジ
ストパターンをマスクに当該シリサイド層を所定の平面
形状に選択的にパターニングして各シリサイド層を残す
工程と、前記各レジストパターンの除去後、前記多結晶
シリコン層をパターニングして抵抗体構造の主体となる
抵抗体層を選択的に形成し、これらの上に層間絶縁膜を
形成した上で、当該層間絶縁膜の各該当部分にコンタク
ト孔をそれぞれに開口させ、各コンタクト孔を通して各
シリサイド層にそれぞれ電極を接続させる工程とを少な
くとも含むことを特徴としている。
Further, a method of forming a resistor structure in a semiconductor device according to a second aspect of the present invention includes the step of
On oxidation film, after depositing a polycrystalline silicon layer, an impurity was implanted into the entire surface, and a step of heat treatment, the silicide layer directly, and a step of sputtering, the respective resist pattern as a mask a step of selectively patterning the silicide layer in a predetermined plane shape leaving the silicide layer, wherein each of the resist after pattern removal of the front Kio resistor layer composed mainly of in to resistor structure patterning a crystalline silicon layer Are selectively formed, an interlayer insulating film is formed thereon, contact holes are respectively opened in respective portions of the interlayer insulating film, and electrodes are respectively connected to the silicide layers through the contact holes. And at least steps.

【0010】また、この発明の第3の発明に係る半導体
装置における抵抗体構造の形成方法は、半導体基板面
1の酸化膜上に、多結晶シリコン層を堆積させた上で、
全面に対して不純物を注入し、熱処理を施してそれぞれ
第2の酸化膜および窒化膜を形成すると共に、後に抵
抗体部表面となる領域相当部分の窒化膜を選択的にエッ
チング除去する工程と、前記残された窒化膜をマスクに
熱処理して第2の酸化膜の窒化膜の開口部下の領域をそ
の第2の酸化膜より厚く成長させて第2の酸化膜を形成
する工程と、窒化膜および第3の酸化膜の周囲の第2の
酸化膜を除去して多結晶シリコン層を露出させる工程
と、前記多結晶シリコン層を所定の平面形状にパターニ
ングして抵抗体構造の主体となる抵抗体層を選択的に形
成すると共に、当該抵抗体層の各露出面に対してのみ、
シリサイド層をスパッタリングして厚く形成し、これら
の上に層間絶縁膜を形成する工程と、前記層間絶縁膜の
各該当部分にコンタクト孔をそれぞれに開口させ、各コ
ンタクト孔を通してシリサイド層にそれぞれ電極を接続
させる工程とを少なくとも含むことを特徴としている。
Further, the method of forming the resistor structure in a semiconductor device according to a third aspect of the invention, the semiconductor substrate surface
After depositing a polycrystalline silicon layer on the oxide film of
Implanting impurities into the entire surface, performing a heat treatment to form a second oxide film and a nitride film respectively, and selectively etching away a nitride film in a region corresponding to a surface of a resistor portion later; Then, heat treatment is performed using the remaining nitride film as a mask to remove the region under the opening of the nitride film of the second oxide film.
Forming a second oxide film by growing it thicker than the second oxide film
And a second step around the nitride film and the third oxide film.
Step of exposing the polycrystalline silicon layer by removing the oxide film
And patterning the polycrystalline silicon layer into a predetermined planar shape to selectively form a resistor layer serving as a main body of the resistor structure, and only for each exposed surface of the resistor layer,
Forming a thick silicide layer by sputtering, forming an interlayer insulating film thereon, contact holes are respectively opened in respective portions of the interlayer insulating film, and electrodes are respectively formed on the silicide layer through the contact holes. And a step of connecting.

【0011】また、この発明の第4の発明に係る半導体
装置における抵抗体構造の形成方法は、半導体基板面
第1の酸化膜を形成した後に抵抗体部内に含まれる選択
部分以外を当該抵抗体部の膜厚のほゞ半分の膜厚程度だ
け残してエッチング除去する工程と、前記厚い酸化膜の
選択部分を含む全面上に、多結晶シリコン層を堆積させ
た上で、全面に対して不純物を注入し、熱処理を施した
後、複数回に亘ってレジストを塗布形成する工程と、前
記各レジストと第1の酸化膜の選択部分に対応して形成
されている多結晶シリコン層の段差膨出部分とをエッチ
バックにより平坦化させて当該段差膨出部分を除去する
工程と、前記多結晶シリコン層を所定の平面形状にパタ
ーニングして、抵抗体構造の主体となる抵抗体層を選択
的に形成し、かつ前記第1の酸化膜の選択部分に対応す
る抵抗体層上の該当領域部分に対してのみ、第2の酸化
膜を選択的に形成させる工程と、前記当該抵抗体層の各
露出面に対してのみ、シリサイド層をスパッタリングし
て形成し、その後、これらの上に層間絶縁膜を形成して
から、当該層間絶縁膜の各該当部分に対してコンタクト
孔をそれぞれに開口させ、これらの各コンタクト孔を通
してシリサイド層に電極を接続させる工程とを少なくと
も含むことを特徴としている。
[0011] The fourth method of forming the resistor structure in a semiconductor device according to the invention, selected portions contained in the resistor portion after forming the <br/> first oxide film on a semiconductor substrate surface of the present invention Other than the thickness of about half the thickness of the resistor portion, and etching and removing the same, and depositing a polycrystalline silicon layer on the entire surface including the selected portion of the thick oxide film, A step of injecting impurities into the entire surface, performing a heat treatment, and applying and forming a resist a plurality of times; and forming a polycrystal corresponding to each of the resist and a selected portion of the first oxide film. Removing the step bulging portion by flattening the step bulging portion of the silicon layer by etch-back; and patterning the polycrystalline silicon layer into a predetermined planar shape, thereby forming a resistor as a main component of the resistor structure. Selectively form body layers, One only for the first relevant area portion on the resistor layer corresponding to the selected portion of the oxide film, and a step of selectively forming a second oxide layer, each exposed surface of the said resistor layer Only for this, a silicide layer is formed by sputtering, then an interlayer insulating film is formed thereon, and then a contact hole is opened for each corresponding portion of the interlayer insulating film. Connecting an electrode to the silicide layer through the contact hole.

【0012】さらに、この発明の第5の発明に係る半導
体装置における抵抗体構造の形成方法は、半導体基板面
の第1の酸化膜上に、多結晶シリコン層を堆積させた上
で、その全面に対して不純物を注入して熱処理を施し、
抵抗体部内に含まれる選択部分についてのみ、これを当
該抵抗体部の膜厚のほゞ半分の膜厚程度だけ残しエッチ
ング除去して、該当選択部分が凹部になった抵抗体層を
形成させ、これらの上への第2の酸化膜の形成に併せ、
複数回に亘ってレジストをそれぞれに塗布形成する工程
と、前記各レジストと抵抗体層の該当選択部分以外に対
応して形成されている第2の酸化膜の段差膨出部分とを
エッチバックにより平坦化させて当該選択部分内を酸化
膜によって埋め込み,かつ当該選択部分以外を露出させ
る工程と、前記選択部分に対応する抵抗体層の該当露出
部分に対してのみ、シリサイド層をスパッタリングして
形成し、かつその上に層間絶縁膜を形成した上で、当該
層間絶縁膜の各該当部分にコンタクト孔をそれぞれに開
口させ、これらの各コンタクト孔を通して各シリサイド
層に電極を接続させる工程とを少なくとも含むことを特
徴としている。
Further, according to a fifth aspect of the present invention, there is provided a method of forming a resistor structure in a semiconductor device, comprising depositing a polycrystalline silicon layer on a first oxide film on a semiconductor substrate surface, And heat-treated by injecting impurities into
Only the selected portion included in the resistor portion is removed by etching while leaving only about half the thickness of the resistor portion to form a resistor layer in which the selected portion is a recess, Along with the formation of the second oxide film on these,
A step of applying and forming a resist on each of the plurality of times, and a step swelling portion of the second oxide film formed corresponding to each of the resist and the resistor layer other than the selected portion by etching back. by flattening the embedded the selection in portions with the oxide film, and a step of exposing the non-relevant selected portions only for the appropriate exposed portions of the resistor layer corresponding to the selected portion, by sputtering a sheet Risaido layer Forming an interlayer insulating film thereon, opening contact holes in respective portions of the interlayer insulating film, and connecting an electrode to each silicide layer through each of the contact holes. It is characterized by including at least.

【0013】[0013]

【作用】従って、この発明方法の場合、シリサイドコン
タクト部の多結晶シリコン層を消失させることのない構
造にしており、第1,第3,第4,および第5の各実施
例では、多結晶シリコン層のシリサイド化する箇所を他
の領域より予め厚く形成する手段によって、また、第2
実施例では、シリサイド層を直接,スパッタリングして
シリコンとを反応させない手段によって達成する。
[Action] Therefore, when the method of this invention, has a structure without thereby eliminate the polycrystalline silicon layer of silicide contacts portion, first and third, each of the embodiments of the fourth and fifth, polycrystalline Other parts where the silicon layer is silicided
By means of forming a region thicker than the region of
In the embodiment, this is achieved by means of directly sputtering the silicide layer so as not to react with silicon.

【0014】[0014]

【実施例】以下,この発明に係る半導体装置における抵
抗体構造,およびその製造方法の各別の実施例につき、
図1ないし図5を参照して詳細に説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following, each of the embodiments of the resistor structure and the method of manufacturing the same in the semiconductor device according to the present invention will be described.
This will be described in detail with reference to FIGS.

【0015】最初に、図1(a) ないし(e) はこの発明の
第1の実施例を適用した半導体装置における抵抗体構造
の製造方法での主要な工程を順次模式的に示すそれぞれ
に断面図である。
First, FIGS. 1A to 1E schematically show major steps in a method of manufacturing a resistor structure in a semiconductor device to which a first embodiment of the present invention is applied. FIG.

【0016】この第1実施例方法においては、まず、半
導体基板(図示省略)面の厚い酸化膜11上に、所要膜
厚(この場合,先に述べた図6の従来例の場合と同様
に、比較的薄め)による第1の多結晶シリコン層を堆積
させた上で、その全面に対して不純物(例えば、As+,P+
などのN型不純物)を注入し、かつ熱処理を施した後、
所定の平面形状にパターニングして、抵抗体構造の主体
となる抵抗体層12を選択的に形成する(図1(a))。
In the method of the first embodiment, first, on a thick oxide film 11 on a semiconductor substrate (not shown), a required film thickness (in this case, in the same manner as in the above-described conventional example of FIG. 6). , A relatively thin) polycrystalline silicon layer, and impurities (eg, As + , P +
N-type impurities) and heat treatment.
By patterning into a predetermined planar shape, a resistor layer 12 which is a main component of the resistor structure is selectively formed (FIG. 1A).

【0017】ついで、前記抵抗体層12を含む酸化膜1
1上に、所要膜厚による第1の層間絶縁膜13を堆積さ
せて覆い、かつレジストパターン14をマスク(このレ
ジストパターン14によるマスクについては、後述する
ように、バイポーラプロセスにおけるエミッタ開口マス
クに相当)に用い、当該第1の層間絶縁膜13の各該当
部分に第1のコンタクト孔13a,13aをそれぞれに
開口させて、前記抵抗体層12の各コンタクト部を露出
させる(図1(b))。
Next, the oxide film 1 including the resistor layer 12
A first interlayer insulating film 13 having a required film thickness is deposited and covered on the substrate 1 and a resist pattern 14 is used as a mask (the mask using the resist pattern 14 corresponds to an emitter opening mask in a bipolar process as described later). 1), first contact holes 13a, 13a are respectively opened in corresponding portions of the first interlayer insulating film 13 to expose respective contact portions of the resistor layer 12 (FIG. 1B). ).

【0018】また、前記マスクに用いたレジストパター
ン14の除去後、前記第1の各コンタクト孔13a,1
3aを含む第1の層間絶縁膜13上に、所要膜厚による
第2の多結晶シリコン層15aを堆積させ、当該第1の
各コンタクト孔13a,13aを通した該当部分を前記
抵抗体層12の開口されれている各コンタクト部にそれ
ぞれ接続させ、かつ前記図1(a) 工程の場合と同様に、
その全面に対して不純物(例えば、As+,P+などのN型不
純物)を注入(この不純物注入については、バイポーラ
プロセスにおけるエミッタへの不純物注入に相当)し、
かつ熱処理を施しておく(図1(c))。
After removing the resist pattern 14 used for the mask, the first contact holes 13a, 1
A second polycrystalline silicon layer 15a having a required film thickness is deposited on the first interlayer insulating film 13 including the first contact holes 3a, and the corresponding portions passing through the first contact holes 13a are replaced with the resistor layers 12a. 1 (a), respectively.
An impurity (eg, an N-type impurity such as As + , P + ) is implanted into the entire surface (this impurity implantation corresponds to the impurity implantation into the emitter in the bipolar process).
In addition, heat treatment is performed (FIG. 1 (c)).

【0019】引き続き、前記図1(a) 工程の場合と同様
に、前記不純物を注入した第2の多結晶シリコン層15
aを所定の平面形状にパターニング(この多結晶シリコ
ン層のパターニングについては、バイポーラプロセスに
おける多結晶シリコンエミッタに相当)して、前記抵抗
体層12の各コンタクト部上に抵抗体部12a,12a
をそれぞれ選択的に一部突出するようにして形成させ、
さらに、当該各抵抗体部12a,12aでの突出部上
に、各シリサイド層(例えば、TiSi2 など)16,16
をそれぞれに被覆形成させる(図1(d))。
Subsequently, as in the case of the step of FIG. 1A, the second polycrystalline silicon layer
is patterned into a predetermined planar shape (this patterning of the polycrystalline silicon layer is equivalent to a polycrystalline silicon emitter in a bipolar process), and the resistor portions 12a, 12a are formed on the respective contact portions of the resistor layer 12.
Are formed so as to selectively protrude partially,
Further, on the protruding portions of the respective resistor portions 12a, 12a, silicide layers (eg, TiSi 2 ) 16, 16
Is formed on each of them (FIG. 1 (d)).

【0020】その後、前記各抵抗体部12a,12aの
シリサイド層16,16で被覆された突出部を含む層間
絶縁膜13上に、所要膜厚による第2の層間絶縁膜17
を堆積させて覆い、前記図1(b) 工程の場合と同様に、
当該第2の層間絶縁膜17の各該当部分に第2のコンタ
クト孔17a,17aをそれぞれに開口させて、前記各
抵抗体部12a,12aでの各シリサイド層16,16
を露出させ、さらに、当該第2の各コンタクト孔17
a,17aを通して、各シリサイド層16,16にそれ
ぞれバリアメタル膜18,18とアルミ電極19,19
とを接続させ、このようにして所期通りの抵抗体構造を
得るのである(図1(e))。
Thereafter, a second interlayer insulating film 17 having a required thickness is formed on the interlayer insulating film 13 including the protrusions covered with the silicide layers 16 of the resistor portions 12a.
Is deposited and covered. As in the case of the step of FIG.
Second contact holes 17a, 17a are respectively opened in corresponding portions of the second interlayer insulating film 17, and the respective silicide layers 16, 16 in the respective resistor portions 12a, 12a are formed.
And the second contact holes 17 are exposed.
a and 17a, the barrier metal films 18 and 18 and the aluminum electrodes 19 and 19 are formed on the silicide layers 16 and 16 respectively.
Are connected to each other, thereby obtaining the expected resistor structure (FIG. 1 (e)).

【0021】従って、上記構成による第1実施例での抵
抗体構造においては、主体となる抵抗体層12が比較的
薄目の膜厚による多結晶シリコン層によって形成されて
はいても、当該抵抗体層12の各コンタクト部上にあっ
て、同様な多結晶シリコン層による各抵抗体部12a,
12aを接続形成させることにより、各コンタクト部で
の実質的な膜厚を十分に厚膜化させているために、当該
各抵抗体部12a,12a上への各シリサイド層16,
16の被覆形成に際し、先に述べた従来例でのように該
当各部の直下における多結晶シリコン層部分の消失が解
消されて、当該各シリサイドの凝集,およびコンタクト
抵抗の増加などの不利を容易に改善し得るのである。
Therefore, in the resistor structure according to the first embodiment having the above-described structure, even if the main resistor layer 12 is formed of a relatively thin polycrystalline silicon layer, the resistor layer is not affected. On each contact portion of the layer 12, each of the resistor portions 12a,
Since the substantial film thickness at each contact portion is made sufficiently thick by connecting and forming the silicide layer 16 on each of the resistor portions 12a, 12a.
In forming the coating of No. 16, the disappearance of the polycrystalline silicon layer portion immediately below the relevant portion as in the conventional example described above is eliminated, and disadvantages such as aggregation of the respective silicides and increase in contact resistance can be easily achieved. It can be improved.

【0022】また、この第1実施例による抵抗体構造の
今一つの利点は、その製造工程が、バイポーラプロセス
における多結晶シリコンエミッタの形成工程を、そのま
ゝで導入し得ることであり、これは、換言すると、必ず
しもバイポーラプロセスでの工程数を増加させずに所期
通りの多結晶シリコン層を用いた抵抗体構造を構成でき
ることを意味している。
Another advantage of the resistor structure according to the first embodiment is that the manufacturing process can directly introduce the step of forming a polycrystalline silicon emitter in a bipolar process. In other words, this means that a desired resistor structure using a polycrystalline silicon layer can be formed without necessarily increasing the number of steps in the bipolar process.

【0023】次に、図2(a) ないし(e) はこの発明の第
2の実施例を適用した半導体装置における抵抗体構造の
製造方法での主要な工程を順次模式的に示すそれぞれに
断面図である。
FIGS. 2 (a) to 2 (e) are cross-sectional views schematically showing main steps in a method of manufacturing a resistor structure in a semiconductor device to which a second embodiment of the present invention is applied. FIG.

【0024】この第2実施例方法においては、まず、半
導体基板(図示省略)面の厚い酸化膜21上に、所要膜
厚(この場合,先に述べた図6の従来例の場合と同様
に、比較的薄め)による多結晶シリコン層22aを堆積
させた上で、その全面に対して不純物(例えば、As+,P+
などのN型不純物)を注入し、かつ熱処理を施しておき
(図2(a))、引き続き、シリサイド層(例えば、TiSi2
など)23aを直接,スパッタリングする(図2(b))と
共に、写真製版法で得たこれらの各レジストパターン2
4,24をマスクにして、例えば、弗酸系の溶液で当該
シリサイド層23aを所定の平面形状に選択的にパター
ニングして、各シリサイド層23,23を残す(図2
(c))。
In the method of the second embodiment, first, on a thick oxide film 21 on the surface of a semiconductor substrate (not shown), a required film thickness (in this case, in the same manner as in the above-described conventional example of FIG. 6). (Relatively thin) polycrystalline silicon layer 22a is deposited, and impurities (eg, As + , P +
N-type impurities, etc.) and heat treatment are performed (FIG. 2A), and then a silicide layer (for example, TiSi 2
2a) is directly sputtered (FIG. 2 (b)), and each of these resist patterns 2 obtained by photolithography is used.
Using the masks 4 and 24 as masks, for example, the silicide layer 23a is selectively patterned into a predetermined planar shape with a hydrofluoric acid-based solution to leave the silicide layers 23 and 23 (FIG. 2).
(c)).

【0025】ついで、前記各レジストパターン24,2
4の除去後、前記第1の多結晶シリコン層22aをパタ
ーニングし(図2(d))て抵抗体構造の主体となる抵抗体
層22を選択的に形成し、さらに、これらの上に層間絶
縁膜25を形成した上で、当該層間絶縁膜25の各該当
部分にコンタクト孔25a,25aをそれぞれに開口さ
せ、各コンタクト孔25a,25aを通して、各シリサ
イド層23,23にそれぞれバリアメタル膜26,26
とアルミ電極27,27とを接続させ、このようにして
所期通りの抵抗体構造を得るのである(図2(e))。
Next, the respective resist patterns 24, 2
After removing 4, the first polycrystalline silicon layer 22 a is patterned (FIG. 2D) to selectively form a resistor layer 22 which is a main component of the resistor structure. After the insulating film 25 is formed, contact holes 25a, 25a are respectively opened in respective portions of the interlayer insulating film 25, and the barrier metal films 26 are respectively formed in the silicide layers 23, 23 through the contact holes 25a, 25a. , 26
And the aluminum electrodes 27, 27, thereby obtaining the expected resistor structure (FIG. 2 (e)).

【0026】従って、この第2実施例方法においては、
第1実施例方法の場合と同様に、各シリサイド層23,
23をTiSi2 などによって予め厚く形成しているので、
たとえ、多結晶シリコン層22aを薄めに形成しても、
これが消失するような惧れがなくて良好なコンタクトが
得られる。
Therefore, in the method of the second embodiment,
As in the case of the first embodiment, each silicide layer 23,
23 is preliminarily formed of TiSi 2 or the like,
Even if the polycrystalline silicon layer 22a is formed thin,
A good contact can be obtained without fear that this disappears.

【0027】この第3実施例方法においては、まず、半
導体基板(図示省略)面の厚い酸化膜31上に、所要膜
厚(この場合,先に述べた図7の従来例の場合と同様
に、比較的厚め)による多結晶シリコン層32aを堆積
させた上で、その全面に対して不純物(例えば、As+,P+
などのN型不純物)を注入し(図3(a))、熱処理を施し
てそれぞれに薄い酸化膜33,および窒化膜34を形成
すると共に、後に抵抗体部表面となる領域相当部分の窒
化膜34を選択的にエッチング除去しておく(図3
(b))。
In the method of the third embodiment, first, on a thick oxide film 31 on a semiconductor substrate (not shown), a required film thickness (in this case, in the same manner as in the above-described conventional example of FIG. 7). , A relatively thick (polysilicon) layer 32a, and impurities (for example, As + , P +
(FIG. 3A), heat treatment is performed to form a thin oxide film 33 and a nitride film 34, respectively, and a nitride film corresponding to a region which will later become a resistor surface. 34 is selectively removed by etching (FIG. 3)
(b)).

【0028】引き続き、前記残された窒化膜34をマス
クに熱処理して厚い酸化膜35を選択的に形成させ、か
つこのマスクに用いた窒化膜34を前記多結晶シリコン
層32aが露出するまで除去する(図3(c))。
Subsequently, heat treatment is performed using the remaining nitride film 34 as a mask to selectively form a thick oxide film 35, and the nitride film 34 used for this mask is removed until the polycrystalline silicon layer 32a is exposed. (FIG. 3 (c)).

【0029】その後、前記多結晶シリコン層32aを所
定の平面形状にパターニングして抵抗体構造の主体とな
る抵抗体層32を選択的に形成すると共に、当該抵抗体
層32の各露出面に対してのみ、シリサイド層(例え
ば、TiSi2 など)36をスパッタリングして厚く形成
し、さらに、これらの上に層間絶縁膜37を形成した上
で(図3(d))、当該層間絶縁膜26の各該当部分にコン
タクト孔37a,37aをそれぞれに開口させ、各コン
タクト孔37a,37aを通して、シリサイド層36に
それぞれバリアメタル膜38,38とアルミ電極39,
39とを接続させ、このようにして所期通りの抵抗体構
造を得るのである(図3(e))。
Thereafter, the polycrystalline silicon layer 32a is patterned into a predetermined planar shape to selectively form the resistor layer 32 which is the main component of the resistor structure. Only, a thick silicide layer (eg, TiSi 2 ) 36 is formed by sputtering, and an interlayer insulating film 37 is further formed thereon (FIG. 3D). Contact holes 37a, 37a are respectively opened in the corresponding portions, and barrier metal films 38, 38 and aluminum electrodes 39, 38 are formed in the silicide layer 36 through the contact holes 37a, 37a, respectively.
39, and the expected resistor structure is obtained in this manner (FIG. 3 (e)).

【0030】従って、この第3実施例方法においても、
先の第1実施例方法の場合と同様に良好なコンタクトが
得られる。
Therefore, also in the method of the third embodiment,
As in the case of the first embodiment, a good contact can be obtained.

【0031】次に、図4(a) ないし(e) はこの発明の第
4の実施例を適用した半導体装置における抵抗体構造の
製造方法での主要な工程を順次模式的に示すそれぞれに
断面図である。
FIGS. 4A to 4E schematically show the main steps in a method of manufacturing a resistor structure in a semiconductor device to which a fourth embodiment of the present invention is applied. FIG.

【0032】この第4実施例方法においては、まず、半
導体基板(図示省略)面の厚い酸化膜41におけるとこ
ろの,後に抵抗体部内に含まれる選択部分41a以外に
ついて、これを当該抵抗体部の膜厚のほゞ半分の膜厚程
度だけ残してエッチング除去する(図4(a))。
In the method of the fourth embodiment, firstly, except for the selected portion 41a included in the resistor portion later in the thick oxide film 41 on the surface of the semiconductor substrate (not shown), this is applied to the resistor portion. Etching is removed while leaving the film thickness of about half of the film thickness (FIG. 4A).

【0033】ついで、前記厚い酸化膜41での選択部分
41aを含む全面上にあって、所要膜厚(この場合,先
に述べた図6の従来例の場合と同様に、比較的薄め)に
よる多結晶シリコン層42aを堆積させた上で、その全
面に対して不純物(例えば、As+,P+などのN型不純物)
を注入し、かつ熱処理を施しておき、さらにまた、複数
回に亘ってレジスト43a,43b,43cをそれぞれ
に塗布形成する(図4(b))。
Next, on the entire surface including the selected portion 41a of the thick oxide film 41, the required thickness (in this case, it is relatively thin as in the case of the above-described conventional example of FIG. 6). After the polycrystalline silicon layer 42a is deposited, impurities (for example, N-type impurities such as As + and P + ) are deposited on the entire surface thereof.
And heat treatment is performed, and resists 43a, 43b, and 43c are further applied and formed a plurality of times (FIG. 4B).

【0034】引き続き、前記各レジスト43a,43
b,43cと、前記厚い酸化膜41の選択部分41aに
対応して形成されている多結晶シリコン層42aの段差
膨出部分とをエッチバックにより平坦化させることで、
当該段差膨出部分を除去しておく(図4(c))。
Subsequently, the respective resists 43a, 43
b, 43c and the stepped portion of the polycrystalline silicon layer 42a formed corresponding to the selected portion 41a of the thick oxide film 41 are flattened by etch back,
The step bulging portion is removed (FIG. 4C).

【0035】そしてまた、前記多結晶シリコン層42a
を所定の平面形状にパターニングして、抵抗体構造の主
体となる抵抗体層42を選択的に形成し、また、前記厚
い酸化膜41の選択部分41aに対応する抵抗体層42
上の該当領域部分に対してのみ、同等膜厚の酸化膜44
を選択的に形成させ(図4(d))、さらに、前記第3実施
例の場合と同様に、当該抵抗体層42の各露出面に対し
てのみ、シリサイド層(例えば、TiSi2 など)45をス
パッタリングして厚く形成し、その後、これらの上に層
間絶縁膜46を形成してから、当該層間絶縁膜45の各
該当部分に対してコンタクト孔46a,46aをそれぞ
れに開口させ、これらの各コンタクト孔46a,46a
を通して、シリサイド層45にそれぞれバリアメタル膜
47,47とアルミ電極48,48とを接続させ、この
ようにして所期通りの抵抗体構造を得るのである(図4
(e))。
Further, the polycrystalline silicon layer 42a
Is patterned into a predetermined planar shape to selectively form a resistor layer 42 which is a main component of the resistor structure, and a resistor layer 42 corresponding to a selected portion 41a of the thick oxide film 41.
An oxide film 44 of the same thickness is formed only in the corresponding region above.
(FIG. 4 (d)), and a silicide layer (eg, TiSi 2 or the like) is formed only on each exposed surface of the resistor layer 42 as in the case of the third embodiment. 45 is formed thick by sputtering, and thereafter, an interlayer insulating film 46 is formed thereon. Then, contact holes 46a, 46a are respectively opened to respective portions of the interlayer insulating film 45, and these are formed. Each contact hole 46a, 46a
To connect the barrier metal films 47, 47 and the aluminum electrodes 48, 48 to the silicide layer 45, respectively, and thus obtain the expected resistor structure (FIG. 4).
(e)).

【0036】従って、この第4実施例方法においても、
先の第1実施例方法の場合と同様に良好なコンタクトが
得られる。
Therefore, also in the method of the fourth embodiment,
As in the case of the first embodiment, a good contact can be obtained.

【0037】次に、図5(a) ないし(e) はこの発明の第
5の実施例を適用した半導体装置における抵抗体構造の
製造方法での主要な工程を順次模式的に示すそれぞれに
断面図である。
Next, FIGS. 5A to 5E schematically show the main steps in a method of manufacturing a resistor structure in a semiconductor device to which a fifth embodiment of the present invention is applied. FIG.

【0038】この第5実施例方法においては、まず、半
導体基板(図示省略)面の厚い酸化膜51上に、所要膜
厚(この場合,先に述べた図7の従来例の場合と同様
に、比較的厚め)による多結晶シリコン層52aを堆積
させた上で、その全面に対して不純物(例えば、As+,P+
などのN型不純物)を注入し(図5(a))、かつ熱処理を
施すと共に、抵抗体部内に含まれる選択部分についての
み、これを当該抵抗体部の膜厚のほゞ半分の膜厚程度だ
け残してエッチング除去することで、該当選択部分が凹
部になった抵抗体層52を形成させ、ついで、これらの
上への酸化膜53の形成に併せ、複数回に亘ってレジス
ト54a,54b,54cをそれぞれに塗布形成する
(図5(b))。
In the method of the fifth embodiment, first, a thick film 51 on a semiconductor substrate (not shown) is coated with a required film thickness (in this case, as in the case of the above-described conventional example of FIG. 7). , A relatively thick polycrystalline silicon layer 52a, and impurities (for example, As + , P +
(FIG. 5 (a)), heat treatment is performed, and only the selected portion included in the resistor portion is reduced to a film thickness of approximately half the thickness of the resistor portion. By removing the resist layer 52 only by etching, the resist layer 52 is formed in which the corresponding selected portion is recessed, and the resists 54a and 54b are formed a plurality of times while forming the oxide film 53 thereon. , 54c are applied to each of them (FIG. 5B).

【0039】引き続き、前記各レジスト54a,54
b,54cと、前記抵抗体層52の該当選択部分以外に
対応して形成されている酸化膜53の段差膨出部分とを
エッチバックにより平坦化させることで、当該選択部分
内を酸化膜52aによって埋め込み,かつ当該選択部分
以外を露出させておく(図5(c))。
Subsequently, each of the resists 54a, 54
b, 54c and the stepped portion of the oxide film 53 formed corresponding to portions other than the selected portion of the resistor layer 52 are flattened by etch-back, so that the inside of the selected portion is the oxide film 52a. And the portion other than the selected portion is exposed (FIG. 5C).

【0040】その後、前記選択部分41aに対応する抵
抗体層42の該当露出部分に対してのみ、同等膜厚のシ
リサイド層(例えば、TiSi2 など)55,55をスパッ
タリングして厚く形成し、かつその上に層間絶縁膜56
を形成した上で、当該層間絶縁膜56の各該当部分にコ
ンタクト孔56a,56aをそれぞれに開口させ、これ
らの各コンタクト孔56a,56aを通して、各シリサ
イド層55にそれぞれバリアメタル膜57,57とアル
ミ電極58,58とを接続させ、このようにして所期通
りの抵抗体構造を得るのである(図5(d))。
After that, silicide layers (for example, TiSi 2 etc.) 55, 55 of the same thickness are sputtered only on the corresponding exposed portions of the resistor layer 42 corresponding to the selected portions 41 a, and An interlayer insulating film 56 is formed thereon.
Are formed, contact holes 56a, 56a are respectively opened in respective portions of the interlayer insulating film 56, and the barrier metal films 57, 57 are formed in the silicide layers 55 through the contact holes 56a, 56a, respectively. By connecting the aluminum electrodes 58, 58, the expected resistor structure is obtained in this way (FIG. 5 (d)).

【0041】従って、この第5実施例方法においても、
先の第1実施例方法の場合と同様に良好なコンタクトが
得られる。
Therefore, also in the method of the fifth embodiment,
As in the case of the first embodiment, a good contact can be obtained.

【0042】以上、これを要するに、上記各実施例にお
いては、その何れの場合にも、シリサイドコンタクト部
の多結晶シリコン層を消失させることのない構造にして
いるものであり、すなわち、第1,第3,第4,および
第5の各実施例では、シリサイド化する多結晶シリコン
層を予め厚く形成する手段を採用し、また、第2実施例
では、シリサイド層を直接,スパッタリングしてシリコ
ンとは反応させない手段を採用しているのである。
As described above, in short, in each of the above embodiments, in any case, the structure is such that the polycrystalline silicon layer in the silicide contact portion is not lost. In the third, fourth, and fifth embodiments, means for forming a thick polycrystalline silicon layer to be silicided in advance is employed. In the second embodiment, the silicide layer is directly sputtered to form silicon and silicon. Adopts a means that does not react.

【0043】[0043]

【発明の効果】以上、各実施例によって詳述したよう
に、この発明によれば、たとえ、多結晶シリコン層の抵
抗部を薄く形成したとしても、当該多結晶シリコン層を
消失させることのないようにしたので、シリサイドの凝
集,およびコンタクト抵抗の増大を未然に防止できて、
結果的には、温度係数の小さい安定した抵抗体構造を容
易に得られるという特長がある。
As described above in detail in each embodiment, according to the present invention, even if the resistance portion of the polycrystalline silicon layer is formed thin, the polycrystalline silicon layer does not disappear. As a result, aggregation of silicide and increase in contact resistance can be prevented beforehand.
As a result, there is a feature that a stable resistor structure having a small temperature coefficient can be easily obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図1】この発明の第1実施例を適用した半導体装置に
おける抵抗体構造の製造方法の主要な工程を順次模式的
に示すそれぞれに断面図である。
FIG. 1 is a sectional view schematically showing main steps of a method for manufacturing a resistor structure in a semiconductor device to which a first embodiment of the present invention is applied;

【図2】同じく主要な工程を順次模式的に示すそれぞれ
に断面図である。
FIG. 2 is a cross-sectional view showing each of the main steps sequentially and schematically.

【図3】同じく主要な工程を順次模式的に示すそれぞれ
に断面図である。
FIG. 3 is a cross-sectional view showing each of main steps sequentially and schematically.

【図4】同じく主要な工程を順次模式的に示すそれぞれ
に断面図である。
FIG. 4 is a cross-sectional view showing each of the main steps sequentially and schematically.

【図5】同じく主要な工程を順次模式的に示すそれぞれ
に断面図である。
FIG. 5 is a cross-sectional view showing each of the main steps sequentially and schematically.

【図6】従来の一例による抵抗体構造の概要を模式的に
示す断面図である。
FIG. 6 is a cross-sectional view schematically showing an outline of a conventional resistor structure.

【図7】従来の別例による抵抗体構造の概要を模式的に
示す断面図である。
FIG. 7 is a cross-sectional view schematically showing an outline of another conventional resistor structure.

【符号の説明】[Explanation of symbols]

11 半導体基板面の厚い酸化膜 12 抵抗体層(第1の多結晶シリコン層) 13 第1の層間絶縁膜 13a 第1のコンタクト孔 14 レジストパターン 15 第2の多結晶シリコン層 16 シリサイド層 17 第2の層間絶縁膜 18 バリアメタル膜 19 アルミ電極 21 半導体基板面の厚い酸化膜 22 抵抗体層 23 シリサイド層 24 レジストパターン 25 層間絶縁膜 26 バリアメタル膜 27 アルミ電極 31 半導体基板面の厚い酸化膜 32 抵抗体層 33,35 酸化膜 34 窒化膜 36 シリサイド層 37 層間絶縁膜 38 バリアメタル膜 39 アルミ電極 41 半導体基板面の厚い酸化膜 42 抵抗体層 43a,43b,43c レジスト 44 酸化膜 45 シリサイド層 46 層間絶縁膜 47 バリアメタル膜 48 アルミ電極 51 半導体基板面の厚い酸化膜 52 抵抗体層 53 酸化膜 54a,54b,54c レジスト 55 シリサイド層 56 層間絶縁膜 57 バリアメタル膜 58 アルミ電極 Reference Signs List 11 thick oxide film on semiconductor substrate surface 12 resistor layer (first polycrystalline silicon layer) 13 first interlayer insulating film 13a first contact hole 14 resist pattern 15 second polycrystalline silicon layer 16 silicide layer 17th 2 interlayer insulating film 18 barrier metal film 19 aluminum electrode 21 thick oxide film on semiconductor substrate surface 22 resistor layer 23 silicide layer 24 resist pattern 25 interlayer insulating film 26 barrier metal film 27 aluminum electrode 31 thick oxide film on semiconductor substrate surface 32 Resistor layers 33, 35 Oxide film 34 Nitride film 36 Silicide layer 37 Interlayer insulating film 38 Barrier metal film 39 Aluminum electrode 41 Thick oxide film on semiconductor substrate surface 42 Resistor layers 43a, 43b, 43c Resist 44 Oxide film 45 Silicide layer 46 Interlayer insulating film 47 Barrier metal film 48 Aluminum electrode 51 Half Thick oxide film on conductor substrate surface 52 Resistor layer 53 Oxide film 54a, 54b, 54c Resist 55 Silicide layer 56 Interlayer insulating film 57 Barrier metal film 58 Aluminum electrode

フロントページの続き (56)参考文献 特開 昭62−89341(JP,A) 特開 昭61−61450(JP,A) 特開 昭62−35554(JP,A) 特開 昭62−290165(JP,A) 特開 平3−268458(JP,A) 特開 平3−22561(JP,A) 特開 昭63−65664(JP,A) 特開 平3−19272(JP,A) 特開 平1−149446(JP,A) 特開 平2−58833(JP,A) 特開 昭63−184355(JP,A) 特開 平1−260850(JP,A) 特開 昭62−118569(JP,A) 特開 平1−260849(JP,A) 特開 昭62−89341(JP,A) (58)調査した分野(Int.Cl.6,DB名) H01L 27/04 H01L 21/822Continuation of the front page (56) References JP-A-62-89341 (JP, A) JP-A-61-61450 (JP, A) JP-A-62-35554 (JP, A) JP-A-62-290165 (JP, A) JP-A-3-268458 (JP, A) JP-A-3-22561 (JP, A) JP-A-63-65664 (JP, A) JP-A-3-19272 (JP, A) 1-149446 (JP, A) JP-A-2-58833 (JP, A) JP-A-63-184355 (JP, A) JP-A-1-260850 (JP, A) JP-A-62-118569 (JP, A) A) JP-A 1-260849 (JP, A) JP-A 62-89341 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H01L 27/04 H01L 21/822

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 半導体基板面の酸化膜上に、第1の多結
晶シリコン層を堆積させた上で、全面に対して不純物を
注入し、かつ熱処理を施した後、所定の平面形状にパタ
ーニングして抵抗体層を選択的に形成する工程と、前記
抵抗体層を含む酸化膜上に、第1の層間絶縁膜を堆積さ
せ、かつ当該第1の層間絶縁膜の各該当部分に第1の各
コンタクト孔を開口させて、前記抵抗体層の各コンタク
ト部を露出させる工程と、レジストパターンの除去後、
前記第1の各コンタクト孔を含む第1の層間絶縁膜上
に、第2の多結晶シリコン層を堆積させ、当該第1の各
コンタクト孔を通した該当部分を前記抵抗体層の開口さ
れた各コンタクト部に接続させた上で、全面に対して不
純物を注入し、かつ熱処理を施す工程と、前記第2の多
結晶シリコン層を所定の平面形状にパターニングして、
抵抗体層の各コンタクト部上に抵抗体部をそれぞれ選択
的に一部突出するようにして形成させ、かつ当該各抵抗
体部での突出部上に、各シリサイド層を被覆形成させる
させる工程と、前記各抵抗体部のシリサイド層によって
被覆された突出部を含む層間絶縁膜上に、所要膜厚によ
る第2の層間絶縁膜を堆積させ、当該第2の層間絶縁膜
の各該当部分に第2のコンタクト孔をそれぞれに開口さ
せて、前記各抵抗体部での各シリサイド層を露出させ、
さらに、当該第2の各コンタクトを通して各シリサイド
層に電極を接続させる工程とを少なくとも含むことを特
徴とする半導体装置における抵抗体構造の形成方法。
To 1. A semiconductor substrate surface of the oxidation film, after depositing the first polysilicon layer, an impurity was implanted into the entire surface, and then subjected to heat treatment, in a predetermined planar shape Patterning to selectively form a resistor layer; depositing a first interlayer insulating film on the oxide film including the resistor layer; and forming a first interlayer insulating film on each of the corresponding portions of the first interlayer insulating film. A step of opening each contact hole and exposing each contact portion of the resistor layer; and removing the resist pattern.
A second polycrystalline silicon layer is deposited on the first interlayer insulating film including the first contact holes, and a corresponding portion passing through the first contact holes is opened in the resistor layer. A step of injecting impurities into the whole surface and performing a heat treatment after being connected to each contact portion, and patterning the second polycrystalline silicon layer into a predetermined planar shape;
Forming a resistor portion on each contact portion of the resistor layer so as to selectively protrude, and forming a silicide layer on the protrusion portion of each resistor portion; A second interlayer insulating film having a required thickness is deposited on the interlayer insulating film including the protrusion covered by the silicide layer of each of the resistor portions, and a second interlayer insulating film is formed on each of the corresponding portions of the second interlayer insulating film. 2 contact holes are respectively opened to expose the respective silicide layers in the respective resistor portions,
Connecting the electrode to each silicide layer through the second contact.
【請求項2】 半導体基板面の酸化膜上に、多結晶シリ
コン層を堆積させた上で、全面に対して不純物を注入
し、かつ熱処理を施す工程と、全面にシリサイド層を直
接,スパッタリングする工程と、各レジストパターンを
マスクにして当該シリサイド層を所定の平面形状に選択
的にパターニングして各シリサイド層を残す工程と、前
記各レジストパターンの除去後、前記多結晶シリコン層
をパターニングして抵抗体構造の主体となる抵抗体層を
選択的に形成し、かつこれらの上に層間絶縁膜を形成し
た上で、当該層間絶縁膜の各該当部分にコンタクト孔を
それぞれに開口させ、各コンタクト孔を通して各シリサ
イド層にそれぞれ電極を接続させる工程とを少なくとも
含むことを特徴とする半導体装置における抵抗体構造の
形成方法。
To 2. A semiconductor substrate surface of the oxidation film, after depositing a polycrystalline silicon layer, an impurity was implanted into the entire surface, and a step of heat treatment, the entire surface to the silicide layer directly, sputtering a step of the steps of leaving the silicide layer is selectively patterning the silicide layer in a predetermined planar shape to each resist pattern as a mask, after removal of the respective resist patterns by patterning the polycrystalline silicon layer After selectively forming a resistor layer serving as a main body of the resistor structure, and forming an interlayer insulating film thereon, contact holes are respectively opened in corresponding portions of the interlayer insulating film. Connecting a respective electrode to each silicide layer through a contact hole. A method for forming a resistor structure in a semiconductor device, the method comprising:
【請求項3】 半導体基板面の第1の酸化膜上に、多
晶シリコン層を堆積させた上で、全面に対して不純物を
注入し、熱処理を施してそれぞれに第2の酸化膜および
窒化膜を形成すると共に、後に抵抗体部表面となる領域
相当部分の窒化膜を選択的にエッチング除去する工程
と、前記残された窒化膜をマスクに熱処理して前記第2
の酸化膜の前記窒化膜の開口部下の領域を前記第2の酸
化膜より厚く成長させて第3の酸化膜を形成する工程
と、前記窒化膜および前記第3の酸化膜の周囲の前記第
2の酸化膜を除去して前記多結晶シリコン層を露出させ
る工程と、前記多結晶シリコン層を所定の平面形状にパ
ターニングして抵抗体構造の主体となる抵抗体層を選択
的に形成すると共に、当該抵抗体層の各露出面に対して
のみ、シリサイド層をスパッタリングして形成し、これ
らの上に層間絶縁膜を形成する工程と、前記層間絶縁膜
の各該当部分にコンタクト孔をそれぞれに開口させ、各
コンタクト孔を通して、シリサイド層にそれぞれ電極を
接続させる工程とを少なくとも含むことをことを特徴と
する半導体装置における抵抗体構造の形成方法。
To 3. A semiconductor substrate surface first oxide film on, in terms of depositing the multi-binding <br/> crystal silicon layer, an impurity is implanted into the entire surface, the second respectively subjected to heat treatment oxide film and thereby forming a nitride film, after the resistor portion is selectively removed by etching the nitride film on the surface and a region corresponding partial steps and, the second by heat-treating the remaining nitride film as a mask of
A region of the oxide film below the opening of the nitride film is formed by the second acid
Forming third oxide film by growing thicker than oxide film
And the first and second oxide films around the nitride film and the third oxide film.
2 to remove the oxide film to expose the polycrystalline silicon layer.
That step and, wherein with the polycrystalline silicon layer is patterned into a predetermined planar shape to selectively form a resistor layer made mainly of the resistor structure, only the respective exposed surfaces of the resistive layer, a silicide form shape by sputtering layer, forming an interlayer insulating film over these, each is open a contact hole in each corresponding portion of the interlayer insulating film, through the respective contact holes, each electrode to the silicide layer A method for forming a resistor structure in a semiconductor device, comprising at least a step of connecting.
【請求項4】 半導体基板面第1の酸化膜を形成した
後に抵抗体部内に含まれる選択部分以外をほゞ半分の膜
厚程度だけ残してエッチング除去する工程と、前記第1
の酸化膜の選択部分を含む全面上に、多結晶シリコン層
を堆積させた上で、全面に対して不純物を注入し、かつ
熱処理を施した後、複数回に亘ってレジストを塗布形成
する工程と、前記各レジストと第1の酸化膜の選択部分
に対応して形成されている多結晶シリコン層の段差膨出
部分とをエッチバックにより平坦化させて当該段差膨出
部分を除去する工程と、前記多結晶シリコン層を所定の
平面形状にパターニングして、抵抗体構造の主体となる
抵抗体層を選択的に形成し、かつ前記第1の酸化膜の選
択部分に対応する抵抗体層上の該当領域部分に対しての
、第2の酸化膜を選択的に形成させる工程と、前記当
該抵抗体層の各露出面に対してのみ、シリサイド層をス
パッタリングして形成した後、これらの上に層間絶縁膜
を形成してから、当該層間絶縁膜の各該当部分に対して
コンタクト孔をそれぞれに開口させ、これらの各コンタ
クト孔を通してシリサイド層に電極を接続させる工程と
を少なくとも含むことを特徴とする半導体装置における
抵抗体構造の形成方法。
4. A step of forming a first oxide film on the surface of the semiconductor substrate, and etching and removing a portion other than a selected portion included in the resistor portion while leaving the film only about half in thickness. 1
Depositing a polycrystalline silicon layer on the entire surface including the selected portion of the oxide film, injecting impurities into the entire surface, performing heat treatment, and then applying and forming a resist a plurality of times. Removing the step bulging portions by flattening the step bulging portions of the polycrystalline silicon layer formed corresponding to the selected portions of the resist and the first oxide film by etch-back, and Patterning the polycrystalline silicon layer into a predetermined planar shape to selectively form a resistor layer that is a main component of the resistor structure, and to form a resistor layer corresponding to a selected portion of the first oxide film on the resistor layer of only the corresponding area portion, and the step of selectively forming a second oxide layer, wherein only the respective exposed surface of the resistor layer, was formed by sputtering a silicide layer, on these After forming an interlayer insulating film, Forming contact holes for respective portions of the interlayer insulating film, and connecting an electrode to a silicide layer through each of the contact holes. Method.
【請求項5】 半導体基板面の第1の酸化膜上に、多結
晶シリコン層を堆積させた上で、全面に対し不純物を注
入して熱処理を施し、抵抗体部内に含まれる選択部分に
ついてのみ、これを当該抵抗体部のほゞ半分の膜厚程度
だけ残してエッチング除去することで、該当選択部分が
凹部になった抵抗体層を形成させ、これらの上への第2
の酸化膜の形成に併せ、複数回に亘ってレジストをそれ
ぞれに塗布形成する工程と、前記各レジストと抵抗体層
の該当選択部分以外に対応して形成されている前記第2
の酸化膜の段差膨出部分とをエッチバックにより平坦化
させて当該選択部分内を酸化膜によって埋め込み,かつ
当該選択部分以外を露出させる工程と、前記選択部分に
対応する抵抗体層の該当露出部分に対してのみ、シリサ
イド層をスパッタリングして形成し、かつその上に層間
絶縁膜を形成した上で、当該層間絶縁膜の各該当部分に
コンタクト孔をそれぞれに開口させ、これらの各コンタ
クト孔を通して各シリサイド層に電極を接続させる工程
とを少なくとも含むことを特徴とする半導体装置におけ
る抵抗体構造の形成方法。
5. After depositing a polycrystalline silicon layer on a first oxide film on a semiconductor substrate surface, injecting impurities into the entire surface and performing a heat treatment, only for a selected portion included in the resistor portion. This is removed by etching while leaving only about half the film thickness of the resistor portion, thereby forming a resistor layer in which the selected portion is concave, and a second layer is formed thereon.
A step of applying a resist to each of the resist layers a plurality of times in conjunction with the formation of the oxide film, and a step of forming the second resist layers corresponding to portions other than the selected portions of the resist and the resistor layer.
Flattening the stepped portion of the oxide film with an etch back to bury the selected portion with an oxide film and exposing portions other than the selected portion; and exposing the resistor layer corresponding to the selected portion to a corresponding portion. only the portion was formed by sputtering a sheet Lisa <br/> id layer, and in terms of forming an interlayer insulating film is formed thereon, respectively to open a contact hole in each corresponding portion of the interlayer insulating film And a step of connecting an electrode to each silicide layer through each of the contact holes.
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