JP3018410B2 - Semiconductor integrated circuit device - Google Patents

Semiconductor integrated circuit device

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JP3018410B2
JP3018410B2 JP2173330A JP17333090A JP3018410B2 JP 3018410 B2 JP3018410 B2 JP 3018410B2 JP 2173330 A JP2173330 A JP 2173330A JP 17333090 A JP17333090 A JP 17333090A JP 3018410 B2 JP3018410 B2 JP 3018410B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マスタースライス方式の半導体集積回路装
置に関する。
Description: TECHNICAL FIELD The present invention relates to a master slice type semiconductor integrated circuit device.

〔発明の概要〕[Summary of the Invention]

本発明は、半導体基板上に複数のトランジスタが形成
され、複数のトランジスタに対して配線を選択的にコン
タクトさせることにより回路を決定するようにしたマス
タースライス方式の半導体集積回路装置において、配線
をコンタクトさせるためのコンタクトホールが複数のト
ランジスタの配線コンタクト部に形成され、選択された
トランジスタ以外のトランジスタの少なくとも配線コン
タクト部に絶縁膜が形成されている。これによって、マ
スタースライス方式の半導体集積回路装置のターンアラ
ウンドタイムを大幅に短縮することができる。
The present invention relates to a master slice type semiconductor integrated circuit device in which a plurality of transistors are formed on a semiconductor substrate and a circuit is determined by selectively contacting the wiring with the plurality of transistors. Contact holes are formed in the wiring contact portions of the plurality of transistors, and an insulating film is formed in at least the wiring contact portions of transistors other than the selected transistor. As a result, the turnaround time of the master slice type semiconductor integrated circuit device can be significantly reduced.

〔従来の技術〕[Conventional technology]

半導体基板上に形成された複数のトランジスタに対し
て配線を選択的にコンタクトさせることにより回路を決
定するマスタースライス方式の半導体集積回路装置とし
ては、ゲートアレイやマスクROM(Read Only Memory)
などである。このようなマスタースライス方式の半導体
集積回路装置では、回路設計が終了してからその完成に
至るまでに要する時間、すなわちターンアラウンドタイ
ム(Turn Around Time)を短縮することが要求される。
A master slice type semiconductor integrated circuit device that determines a circuit by selectively contacting wiring with a plurality of transistors formed on a semiconductor substrate includes a gate array and a mask ROM (Read Only Memory).
And so on. In such a master slice type semiconductor integrated circuit device, it is required to reduce a time required from completion of circuit design to completion thereof, that is, a turn around time (Turn Around Time).

第7図A〜第7図Eは従来のマスタースライス方式の
半導体集積回路装置の製造方法を示す。
7A to 7E show a method of manufacturing a conventional master slice type semiconductor integrated circuit device.

この従来の製造方法によれば、第7図Aに示すよう
に、まず例えばp型シリコン(Si)基板のようは半導体
基板101の表面にフィールド酸化膜102を選択的に形成し
て素子間分離を行った後、このフィールド酸化膜102で
囲まれた活性領域の表面にゲート酸化膜103を形成す
る。次に、ゲート電極104,105を形成した後、これらの
ゲート電極104,105をマスクとして半導体基板101中にn
型不純物を高濃度にイオン注入することにより、ソース
領域またはドレイン領域として用いられる例えばn+型の
半導体領域106,107,108,109を形成する。ここで、ゲー
ト電極104と半導体領域106,107とによりnチャネルMOS
トランジスタが形成される。同様に、ゲート電極105と
半導体領域108,109とによりnチャネルMOSトランジスタ
が形成される。この後、全面に層間絶縁膜110を形成す
る。この状態で回路が決定するまで待機する。回路が決
定したら、層間絶縁膜110上に、この回路に応じて、選
択されたnチャネルMOSトランジスタのソース、ドレイ
ン、ゲートのコンタクトをとるためのレジストパターン
111を形成する。
According to this conventional manufacturing method, as shown in FIG. 7A, first, a field oxide film 102 is selectively formed on the surface of a semiconductor substrate 101 such as a p-type silicon (Si) substrate to separate elements. After that, a gate oxide film 103 is formed on the surface of the active region surrounded by the field oxide film 102. Next, after the gate electrodes 104 and 105 are formed, n
By implanting a high-concentration impurity at a high concentration, for example, n + -type semiconductor regions 106, 107, 108, and 109 used as a source region or a drain region are formed. Here, an n-channel MOS is formed by the gate electrode 104 and the semiconductor regions 106 and 107.
A transistor is formed. Similarly, the gate electrode 105 and the semiconductor regions 108 and 109 form an n-channel MOS transistor. Thereafter, an interlayer insulating film 110 is formed on the entire surface. In this state, it waits until the circuit is determined. After the circuit is determined, a resist pattern for contacting the source, drain and gate of the selected n-channel MOS transistor is formed on the interlayer insulating film 110 according to the circuit.
Form 111.

次に、第7図Bに示すように、このレジストパターン
111をマスクとして層間絶縁膜110をエッチングすること
により、選択された、すなわち使用するnチャネルMOS
トランジスタの半導体領域106,107上にのみコンタクト
ホールC1′,C2′を形成する。この後、レジストパター
ン111を除去する。
Next, as shown in FIG.
By etching the interlayer insulating film 110 using 111 as a mask, the selected, that is, the n-channel MOS to be used
Contact holes C 1 ′ and C 2 ′ are formed only on the semiconductor regions 106 and 107 of the transistor. After that, the resist pattern 111 is removed.

次に、第7図Cに示すように、上述の選択されたnチ
ャネルMOSトランジスタに対応する部分以外の部分の表
面をレジストパターン112で覆った後、コンタクトホー
ルC1′,C2′に矢印で示すようにn型不純物をイオン注
入する。ここで、このコンタクトホールC1′,C2′への
イオン注入は、これらのコンタクトホールC1′,C2′が
フィールド酸化膜102の一部をエッチングするようにし
て形成される場合には、これらのコンタクトホール
C1′,C2′内に半導体領域106,107が形成されていない部
分が存在するおそれがあるため、これを防止するために
行われるものである。この後、レジストパターン112を
除去する。
Next, as shown in FIG. 7C, after covering the surface of the portion other than the portion corresponding to the selected n-channel MOS transistor with the resist pattern 112, the contact holes C 1 ′ and C 2 ′ are indicated by arrows. As shown by the symbol, an n-type impurity is ion-implanted. Here, the contact holes C 1 ', C 2' ion implantation into the if the contact holes C 1 ', C 2' is formed so as to etch a portion of the field oxide film 102 , These contact holes
Since there is a possibility that portions where the semiconductor regions 106 and 107 are not formed may exist in C 1 ′ and C 2 ′, this is performed to prevent this. After that, the resist pattern 112 is removed.

このようにして、第7図Dに示すように、コンタクト
ホールC1′,C2′の部分全体に広がる半導体領域106,107
が形成される。この後、層間絶縁膜110のリフローを行
って表面を平坦化する。
In this manner, as shown in FIG. 7D, the semiconductor regions 106 and 107 extending over the entire portions of the contact holes C 1 ′ and C 2 ′ are formed.
Is formed. Thereafter, the surface of the interlayer insulating film 110 is flattened by reflow.

次に、第7図Eに示すように、コンタクトホール
C1′,C2′を通じて半導体領域106,107上にそれぞれアル
ミニウム(Al)配線などの配線113,114を形成する。
Next, as shown in FIG.
Wirings 113 and 114 such as aluminum (Al) wirings are formed on the semiconductor regions 106 and 107 through C 1 ′ and C 2 ′, respectively.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上述のように、従来のマスタースライス方式の半導体
集積回路装置では、回路設計が終了してからその完成に
至るまでに、コンタクトホールC1′,C2′の形成、コン
タクトホールC1′,C2′へのイオン注入、層間絶縁膜110
のリフローなどの多くの工程が必要であり、従ってター
ンアラウンドタイムが長かった。
As described above, in the semiconductor integrated circuit device of a conventional master slice method, after the end of the circuit design up to its completion, the contact holes C 1 ', C 2' forming the contact holes C 1 ', C 2 ′ ion implantation, interlayer insulating film 110
Many steps such as reflow were required, and the turnaround time was long.

従って本発明の目的は、ターンアラウンドタイムを大
幅に短縮することができる半導体集積回路装置を提供す
ることにある。
Accordingly, it is an object of the present invention to provide a semiconductor integrated circuit device capable of greatly reducing a turnaround time.

〔課題を解決するための手段〕[Means for solving the problem]

上記目的を達成するために、本発明は、半導体基板
(1)上に複数のトランジスタが形成され、複数のトラ
ンジスタに対して配置(15,16)を選択的にコンタクト
させることにより回路を決定するようにしたマスタース
ライス方式の半導体集積回路装置において、配線(15,1
6)をコンタクトさせるためのコンタクトホール(C1〜C
4)が複数のトランジスタの配線コンタクト部に形成さ
れ、選択されたトランジスタ以外のトランジスタの少な
くとも配線コンタクト部にコンタクトホール(C3,C4
の内部に埋め込まれた導電材料(17)を介して絶縁膜
(13)が形成されている。
In order to achieve the above object, according to the present invention, a plurality of transistors are formed on a semiconductor substrate (1), and a circuit is determined by selectively contacting the arrangement (15, 16) with the plurality of transistors. The wiring (15,1)
6) contact holes (C 1 -C
4 ) are formed in the wiring contact portions of the plurality of transistors, and contact holes (C 3 , C 4 ) are formed in at least the wiring contact portions of the transistors other than the selected transistor.
An insulating film (13) is formed via a conductive material (17) embedded in the inside.

本発明のもう一つの発明は、半導体基板(1)上に複
数のトランジスタが形成され、複数のトランジスタに対
して配線(15,16)を選択的にコンタクトさせることに
より回路を決定するようにしたマスタースライス方式の
半導体集積回路装置において、配線(15,16)をコンタ
クトさせるためのコンタクトホール(C1〜C4)が複数の
トランジスタの配線コンタクト部に形成され、選択され
たトランジスタの配線コンタクト部のコンタクトホール
(C1,C2)の内部には不純物がドープされた半導体(1
8)が埋め込まれいるとともに、選択されたトランジス
タ以外のトランジスタの配線コンタクト部のコンタクト
ホール(C3,C4)の内部には不純物ドープされていない
半導体(18)が埋め込まれている。
According to another aspect of the present invention, a plurality of transistors are formed on a semiconductor substrate (1), and a circuit is determined by selectively contacting wirings (15, 16) with the plurality of transistors. in the semiconductor integrated circuit device of the master slice method, the wiring contact hole for the (15, 16) to contact (C 1 -C 4) is formed in the wiring contact portions of the plurality of transistors, the wiring contact portions of selected transistors In the contact holes (C 1 , C 2 ) of the semiconductor, an impurity-doped semiconductor (1
8) is buried, and a semiconductor (18) not doped with impurities is buried in the contact holes (C 3 , C 4 ) of the wiring contact portions of transistors other than the selected transistor.

ここで、トランジスタの配線コンタクト部には、ソー
ス領域やドレイン領域などの拡散層の配線コンタクト部
のほか、ゲート電極の配線コンタクト部なども含まれ
る。
Here, the wiring contact portion of the transistor includes a wiring contact portion of a gate electrode in addition to a wiring contact portion of a diffusion layer such as a source region and a drain region.

〔作用〕[Action]

上述のように構成された本発明の半導体集積回路装置
によれば、コンタクトホール(C1,C2,C3,C4)の形成、
コンタクトホール(C1,C2,C3,C4)へのイオン注入及び
層間絶縁膜(10)のリフローまで行った後、全面に絶縁
膜(13)を形成した状態で回路設計が終了するまで待機
し、回路設計が終了したらそれに応じたフォトマスクを
作製し、このフォトマスクを用いたリソグラフィーによ
り所定形状のレジストパターン(14)をこの絶縁膜(1
3)上に形成する。そして、このレジストパターン(1
4)をマスクとして絶縁膜(13)をエッチングする。こ
れによって、選択されたトランジスタ以外のトランジス
タの少なくとも配線コンタクト部に絶縁膜(13)が残さ
れる。この後、Al配線などの配線(15,16)を形成す
る。これによって、回路が決定される。この場合、層間
絶縁膜(10)にコンタクトホール(C1,C2,C3,C4)を形
成する工程、コンタクトホール(C1,C2,C3,C4)へのイ
オン注入、層間絶縁膜(10)のリフローを行う工程はあ
らかじめ済ませておくことができるので、回路設計が終
了してから半導体集積回路装置の完成に至るまでに必要
な工程は、絶縁膜(13)をエッチングする工程以降の工
程だけとなる。これによって、マスタースライス方式の
半導体集積回路装置のターンアラウンドタイムを大幅に
短縮することができる。また、コンタクトホール(C1
C4)の内部に埋め込まれた導電材料(17)を介して絶縁
膜(13)が形成されているので、これらのコンタクトホ
ール(C1〜C4)の部分の表面が平坦化されるため、絶縁
膜(13)のエッチング時にコンタクトホール(C1〜C4
の下部の側壁にこの絶縁膜(13)がサイドウォールスペ
ーサ状に残され、これらのコンタクトホール(C1〜C4
の大きさが小さくなってしまうおそれや、配線(15,1
6)の段切れなどが起きるおそれがなくなる。
According to the semiconductor integrated circuit device of the present invention configured as described above, formation of contact holes (C 1 , C 2 , C 3 , C 4 )
After ion implantation into the contact holes (C 1 , C 2 , C 3 , C 4 ) and reflow of the interlayer insulating film (10), the circuit design is completed with the insulating film (13) formed on the entire surface When the circuit design is completed, a photomask corresponding to the photomask is manufactured, and a resist pattern (14) having a predetermined shape is formed on the insulating film (1) by lithography using the photomask.
3) Form on top. Then, this resist pattern (1
The insulating film (13) is etched using 4) as a mask. As a result, the insulating film (13) is left at least in the wiring contact portion of the transistor other than the selected transistor. Thereafter, wirings (15, 16) such as Al wirings are formed. This determines the circuit. In this case, ion implantation into the contact hole in the interlayer insulating film (10) (C 1, C 2, C 3, C 4) forming a contact hole (C 1, C 2, C 3, C 4), Since the step of reflowing the interlayer insulating film (10) can be completed in advance, the steps required from completion of circuit design to completion of the semiconductor integrated circuit device are etching of the insulating film (13). Only the steps following the step of As a result, the turnaround time of the master slice type semiconductor integrated circuit device can be significantly reduced. In addition, contact holes (C 1 to
Since C 4) embedded conductive material inside (17) via an insulating film (13) is formed, the surface portion of the contact holes (C 1 -C 4) is flattened , contact holes during the etching of the insulating film (13) (C 1 ~C 4 )
The insulating film (13) is left in a sidewall spacer shape on the sidewall of the lower, the contact holes (C 1 -C 4)
And the wiring (15,1
6) There is no risk of step breakage.

また、本発明のもう一つの発明による半導体集積回路
装置によれば、コンタクトホール(C1,C2,C3,C4)の形
成、コンタクトホール(C1,C2,C3,C4)へのイオン注
入、層間絶縁膜(10)のリフロー及びコンタクトホール
(C1,C2,C3,C4)の内部への不純物がドープされていな
い半導体(18)の埋め込みまで行った状態で回路設計が
終了するまで待機し、回路設計が終了したらそれに応じ
たフォトマスクを作製し、このフォトマスクを用いたリ
ソグラフィーにより所定形状のレジストパターン(19)
を形成し、このレジストパターン(19)をマスクとして
イオン注入を行うことにより、選択されたトランジスタ
の配線コンタクト部のコンタクトホール(C1,C2)の内
部に埋め込まれた半導体(18)に不純物をドープする。
この後、Al配線などの配線(15,16)を形成する。これ
によって、回路が決定される。この場合、層間絶縁膜
(10)にコンタクトホール(C1,C2,C3,C4)を形成する
工程、コンタクトホール(C1,C2,C3,C4)へのイオン注
入、層間絶縁膜(10)のリフローを行う工程及びコンタ
クトホール(C1,C2,C3,C4)の内部に不純物がドープさ
れていない半導体(18)の埋め込みを行う工程はあらか
じめ済ませておくことができるので、回路設計が終了し
てから半導体集積回路装置の完成に至るまでに必要な工
程は、選択されたトランジスタの配線コンタクト部のコ
ンタクトホール(C1,C2)の内部に埋め込まれた半導体
(18)に不純物をイオン注入によりドープする工程以降
の工程だけとなる。これによって、マスターライン方式
の半導体集積回路装置のターンアラウンドタイムを大幅
に短縮することができる。
Further, according to the semiconductor integrated circuit device according to another aspect of the present invention, formation of contact holes (C 1, C 2, C 3, C 4), contact holes (C 1, C 2, C 3, C 4 ), The reflow of the interlayer insulating film (10), and the burying of the undoped semiconductor (18) into the contact holes (C 1 , C 2 , C 3 , C 4 ). Waits for the circuit design to be completed, and when the circuit design is completed, creates a photomask corresponding to the photomask and forms a resist pattern (19) by lithography using this photomask.
By performing ion implantation using the resist pattern (19) as a mask, impurities are implanted into the semiconductor (18) embedded in the contact holes (C 1 , C 2 ) of the wiring contact portion of the selected transistor. Dope.
Thereafter, wirings (15, 16) such as Al wirings are formed. This determines the circuit. In this case, ion implantation into the contact hole in the interlayer insulating film (10) (C 1, C 2, C 3, C 4) forming a contact hole (C 1, C 2, C 3, C 4), step inside impurities to embed the semiconductor (18) of undoped step and contact hole reflow of the interlayer insulating film (10) (C 1, C 2, C 3, C 4) is kept finish previously Therefore, the steps required from the completion of circuit design to the completion of the semiconductor integrated circuit device are embedded in the contact holes (C 1 , C 2 ) of the wiring contact portions of the selected transistors. Only the steps after the step of doping the semiconductor (18) with impurities by ion implantation are performed. As a result, the turnaround time of the master line type semiconductor integrated circuit device can be significantly reduced.

〔実施例〕〔Example〕

以下、本発明の実施例について図面を参照しながら説
明する。
Hereinafter, embodiments of the present invention will be described with reference to the drawings.

第1図A〜第1図Gは本発明の第1実施例による半導
体集積回路装置の製造方法を示す。
1A to 1G show a method for manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention.

この第1実施例においては、第1図Aに示すように、
まず例えばp型Si基板のような半導体基板1の表面に熱
酸化法により例えばSiO2膜のようなフィールド酸化膜2
を選択的に形成して素子間分離を行った後、このフィー
ルド酸化膜2で囲まれた活性領域の表面に熱酸化法によ
り例えばSiO2膜のようなゲート酸化膜3を形成する。次
に、CVD法により全面に例えば多結晶Si膜を形成し、こ
の多結晶Si膜に例えばリン(P)のような不純物をドー
プして低抵抗化した後、この多結晶Si膜をエッチングに
よりパターニングしてゲート電極4,5を形成する。な
お、これらのゲート電極4,5は、例えばPのような不純
物がドープされた多結晶Si膜上に例えばタングステンシ
リサイド(WSi2)膜のような高融点金属シリサイド膜を
重ねたポリサイド膜により形成することも可能であり、
この場合には不純物がドープされた多結晶Si膜上に高融
点金属シリサイド膜を形成した後にパターニングを行
う。次に、これらのゲート電極4,5をマスクとして半導
体基板1中に例えばヒ素(As)のようなn型不純物を高
濃度にイオン注入することにより、ソース領域またはド
レイン領域として用いられる例えばn+型の半導体領域6,
7,8,9を形成する。ここで、ゲート電極4と半導体領域
6,7とによりnチャネルMOSトランジスタが形成される。
同様に、ゲート電極5と半導体領域8,9とによりnチャ
ネルMOSトランジスタが形成される。次に、CVD法により
全面に例えばリンシリケートガラス(PSG)膜やホウ素
リンシリケートガラス(BPSG)膜のような層間絶縁膜10
を形成する。この後、この層間絶縁膜10上に、コンタク
トホールが形成される可能性がある全ての場所に対応す
る部分が開口したレジストパターン11をリソグラフィー
により形成する。
In the first embodiment, as shown in FIG. 1A,
First, a field oxide film 2 such as an SiO 2 film is formed on a surface of a semiconductor substrate 1 such as a p-type Si substrate by a thermal oxidation method.
Is selectively formed to perform element isolation, and a gate oxide film 3 such as a SiO 2 film is formed on the surface of the active region surrounded by the field oxide film 2 by a thermal oxidation method. Next, for example, a polycrystalline Si film is formed on the entire surface by the CVD method, and the polycrystalline Si film is doped with an impurity such as phosphorus (P) to reduce the resistance, and then the polycrystalline Si film is etched. The gate electrodes 4 and 5 are formed by patterning. The gate electrodes 4 and 5 are formed of a polycide film in which a high melting point metal silicide film such as a tungsten silicide (WSi 2 ) film is stacked on a polycrystalline Si film doped with an impurity such as P. It is also possible to
In this case, patterning is performed after forming a refractory metal silicide film on a polycrystalline Si film doped with impurities. Next, an n-type impurity such as arsenic (As) is ion-implanted at a high concentration into the semiconductor substrate 1 using the gate electrodes 4 and 5 as a mask, for example, n + used as a source region or a drain region. Semiconductor region 6,
7,8,9 are formed. Here, the gate electrode 4 and the semiconductor region
6 and 7 form an n-channel MOS transistor.
Similarly, the gate electrode 5 and the semiconductor regions 8 and 9 form an n-channel MOS transistor. Next, an interlayer insulating film 10 such as a phosphor silicate glass (PSG) film or a boron phosphor silicate glass (BPSG) film is
To form Thereafter, on the interlayer insulating film 10, a resist pattern 11 is formed by lithography in which portions corresponding to all places where contact holes are likely to be formed are opened.

次に、第1図Bに示すように、このレジストパターン
119をマスクとして層間絶縁膜10をエッチングすること
により、コンタクトホールが形成される可能性がある全
ての場所にコンタクトホールC1,C2,C3,C4を形成する。
この後、レジストパターン11を除去する。
Next, as shown in FIG.
By etching the interlayer insulating film 10 using 119 as a mask, contact holes C 1 , C 2 , C 3 , and C 4 are formed in all places where a contact hole may be formed.
After that, the resist pattern 11 is removed.

次に、第1図Cに示すように、少なくともコンタクト
ホールC1,C2,C3,C4に対応する部分が開口したレジスト
パターン12を形成した後、コンタクトホールC1,C2,C3,C
4に例えばAsやPのようなn型不純物をイオン注入す
る。この後、このレジストパターン12を除去する。
Next, as shown in FIG. 1C, after forming a resist pattern 12 in which at least portions corresponding to the contact holes C 1 , C 2 , C 3 , C 4 are opened, the contact holes C 1 , C 2 , C 3 , C
4 is ion-implanted with an n-type impurity such as As or P, for example. Thereafter, the resist pattern 12 is removed.

このようにして、第1図Dに示すように、コンタクト
ホールC1,C2,C3,C4の部分全体に広がる半導体領域6,7,
8,9が形成される。この後、熱処理を行うことにより層
間絶縁膜10のリフロー行って表面を平坦化する。
In this way, as shown in FIG. 1D, the semiconductor regions 6, 7 and 7 extending over the entire portions of the contact holes C 1 , C 2 , C 3 and C 4 are formed.
8,9 are formed. Thereafter, heat treatment is performed to reflow the interlayer insulating film 10 to flatten the surface.

次に、第1図Eに示すように、全面に絶縁膜13を形成
する。この絶縁膜13としては、例えばプラズマCVD法に
より形成された膜厚が例えば1000Å程度のSi3N4膜を用
いることができる。この状態で回路設計が終了するまで
待機する。
Next, as shown in FIG. 1E, an insulating film 13 is formed on the entire surface. As the insulating film 13, for example, a Si 3 N 4 film formed by a plasma CVD method and having a thickness of, for example, about 1000 ° can be used. In this state, it waits until the circuit design is completed.

回路設計が終了したら、第1図Fに示すように、絶縁
膜13上にこの回路に応じて、選択されたnチャネルMOS
トランジスタのソース、ドレイン、ゲートとコンタクト
をとるためのレジストパターン14を形成する。
When the circuit design is completed, as shown in FIG. 1F, an n-channel MOS transistor selected on the insulating film 13 according to the circuit is selected.
A resist pattern for contacting the source, drain and gate of the transistor is formed.

次に、このレジストパターン14をマスクとして絶縁膜
13をエッチングする。これによって、第1図Gに示すよ
うに、選択された、すなわち使用されるnチャネルMOS
トランジスタの部分の絶縁膜13が除去され、それ以外の
nチャネルMOSトランジスタの部分には絶縁膜13が残さ
れる。次に、例えばスパッタ法により全面に例えばAl膜
を形成し、このAl膜をエッチングによりパターニングし
て、コンタクトホールC1,C2を通じてそれぞれ半導体領
域6,7にコンタクトする配線15,16を形成する。
Next, using the resist pattern 14 as a mask, the insulating film
Etch 13 Thereby, as shown in FIG. 1G, the selected or used n-channel MOS
The insulating film 13 in the transistor portion is removed, and the insulating film 13 remains in the other n-channel MOS transistor portions. Next, for example, an Al film is formed on the entire surface by, for example, a sputtering method, and the Al film is patterned by etching to form wirings 15 and 16 that contact the semiconductor regions 6 and 7 through the contact holes C 1 and C 2 , respectively. .

この後、必要に応じて層間絶縁膜を介して上層配線を
形成し、最後にパッシベーション膜を形成して、目的と
するマスタースライス方式の半導体集積回路装置を完成
させる。
Thereafter, if necessary, an upper layer wiring is formed via an interlayer insulating film, and finally, a passivation film is formed, thereby completing the intended master slice type semiconductor integrated circuit device.

以上のように、この第1実施例によれば、コンタクト
ホールを形成する可能性がある全ての場所にあらかじめ
コンタクトホールC1,C2,C3,C4を形成しておき、その後
これらのコンタクトホールC1,C2,C3,C4へのイオン注
入、層間絶縁膜10のリフロー、絶縁膜13の形成まで行っ
た状態で回路設計が終了するまで待機するようにしてい
る。すなわち、この第1実施例によれば、従来は回路設
計が終了してから行われていたコンタクトホールの形
成、コンタクトホールへのイオン注入及び層間絶縁膜の
リフローは、回路設計が終了する前にあらかじめ済んで
いる。このため、回路設計が終了してから半導体集積回
路装置の完成に至るまでに必要な工程は、絶縁膜13のエ
ッチング工程以降の工程のみとなる。これによって、マ
スタースライス方式の半導体集積回路装置のターンアラ
ウンドタイムを従来に比べて大幅に短縮することができ
る。
As described above, according to the first embodiment, the contact holes C 1 , C 2 , C 3 , and C 4 are formed in advance in all places where the contact holes may be formed, and then these contact holes are formed. After the ion implantation into the contact holes C 1 , C 2 , C 3 , and C 4 , the reflow of the interlayer insulating film 10, and the formation of the insulating film 13, the process waits until the circuit design is completed. That is, according to the first embodiment, the formation of the contact hole, the ion implantation into the contact hole, and the reflow of the interlayer insulating film, which are conventionally performed after the circuit design is completed, are performed before the circuit design is completed. Already done. For this reason, the steps required from the end of circuit design to the completion of the semiconductor integrated circuit device are only the steps after the etching step of the insulating film 13. As a result, the turnaround time of the master slice type semiconductor integrated circuit device can be significantly reduced as compared with the related art.

次に、本発明の第2実施例について説明する。 Next, a second embodiment of the present invention will be described.

この第2実施例においては、上述の第1実施例と同様
にして第1図Dに示す工程まで工程を進めた後、第2図
Aに示すように、全てのコンタクトホールC1,C2,C3,C4
の内部に選択CVD法により例えばタングステン(W)17
を埋め込む。そして、この後に全面に絶縁膜13を形成す
る。
In this second embodiment, after proceeding to the step shown in FIG. 1D in the same manner as in the above-mentioned first embodiment, as shown in FIG. 2A, all the contact holes C 1 , C 2 , C 3 , C 4
In the inside of the substrate, for example, tungsten (W) 17
Embed Thereafter, the insulating film 13 is formed on the entire surface.

次に、第2図Bに示すように、第1実施例と同様にし
て、選択されたnチャネルMOSトランジスタの部分の絶
縁膜13をそれぞれエッチング除去した後、コンタクトホ
ールC1,C2の内部に埋め込まれたW17上に配線15,16を形
成する。
Next, as shown in FIG. 2B, after the insulating film 13 of the selected n-channel MOS transistor is removed by etching in the same manner as in the first embodiment, the insides of the contact holes C 1 and C 2 are removed. Wirings 15 and 16 are formed on W17 embedded in.

この第2実施例によれば、コンタクトホールC1,C2,
C3,C4の内部にW17を埋め込んでいるので、これらのコン
タクトホールC1,C2,C3,C4の部分の表面が平坦化され
る。このため、第1実施例においては絶縁膜13のエッチ
ング時にコンタクトホールC1,C2,C3,C4の下部の側壁に
この絶縁膜13がサイドウォールスペーサ状に残され、こ
れらのコンタクトホールC1,C2,C3,C4の大きさが小さく
なってしまうおそれがあるのに対して、この第2実施例
によれば、このような問題が生じるおそれがなくなる。
また、コンタクトホールC1,C2,C3,C4の部分の表面が平
坦化されることから、その上に形成される配線15,16の
段切れなどが起きるおそれもなくなる。
According to the second embodiment, the contact holes C 1 , C 2 ,
Since embed C 3, W17 inside the C 4, these contact holes C 1, C 2, C 3 , the surface of the portion of the C 4 is flattened. Therefore, in the first embodiment, when the insulating film 13 is etched, the insulating film 13 is left in the form of a sidewall spacer on the side wall below the contact holes C 1 , C 2 , C 3 , and C 4 , and these contact holes are formed. While there is a possibility that the sizes of C 1 , C 2 , C 3 and C 4 may be reduced, according to the second embodiment, such a problem does not occur.
Further, since the surfaces of the contact holes C 1 , C 2 , C 3 , and C 4 are flattened, there is no possibility that the wirings 15 and 16 formed thereon may be disconnected.

なお、選択されたnチャネルMOSトランジスタの半導
体領域にのみ配線をコンタクトさせる方法としては次の
ような方法もある。
It should be noted that the following method may be used to contact the wiring only to the semiconductor region of the selected n-channel MOS transistor.

すなわち、第1実施例と同様にして第1図Dに示す工
程まで工程を進めた後、第3図Aに示すように、コンタ
クトホールC1,C2,C3,C4の内部を例えば不純物がドープ
されていない絶縁性の多結晶Si18で埋め込む。次に、選
択されたnチャネルMOSトランジスタに対応する部分が
開口したレジストパターン19を形成し、このレジストパ
ターン19をマスクとしてコンタクトホールC1,C2の内部
の多結晶Si18にのみ例えば例えばPのようなn型不純物
をイオン注入する。次に、このレジストパターン19を除
去した後、熱処理を行う。これによって、コンタクトホ
ールC1,C2の内部の多結晶Si18がn+型化されて導電性を
有するようになる。
That is, after the process is advanced to the process shown in FIG. 1D in the same manner as in the first embodiment, as shown in FIG. 3A, the insides of the contact holes C 1 , C 2 , C 3 , and C 4 are made It is buried with insulating polycrystalline Si18 not doped with impurities. Next, a resist pattern 19 having an opening corresponding to the selected n-channel MOS transistor is formed, and the resist pattern 19 is used as a mask only in the polycrystalline Si 18 inside the contact holes C 1 and C 2 , for example, P Such n-type impurities are ion-implanted. Next, after removing the resist pattern 19, a heat treatment is performed. As a result, the polycrystalline Si 18 inside the contact holes C 1 and C 2 becomes n + -type and becomes conductive.

次に、第3図Bに示すように、コンタクトホールC1,C
2,C3,C4の内部に埋め込まれた多結晶Si18上にそれぞれ
配線20,21,22,23を形成する。この場合、コンタクトホ
ールC1,C2の内部に埋め込まれた多結晶Si18は導電性で
あるので配線20,21はそれぞれ半導体領域6,7とオーミッ
クコンタクトするが、コンタクトホールC3,C4の内部に
埋め込まれた多結晶Si18は絶縁性であるので配線22,23
はそれぞれ半導体領域8,9と導通していない。
Next, as shown in FIG. 3B, the contact holes C 1 , C
Wirings 20, 21, 22, and 23 are formed on polycrystalline Si 18 embedded in 2 , C 3 , and C 4 , respectively. In this case, since the polycrystalline Si 18 embedded in the contact holes C 1 and C 2 is conductive, the wirings 20 and 21 make ohmic contact with the semiconductor regions 6 and 7, respectively, but the contact holes C 3 and C 4 Since the polycrystalline Si18 embedded inside is insulating, the wiring 22, 23
Are not electrically connected to the semiconductor regions 8 and 9, respectively.

以上のように、この例によれば、コンタクトホール
C1,C2,C3,C4の内部に埋め込まれた多結晶Si18に不純物
をイオン注入するか否かにより、選択的に配線コンタク
トを行うことができる。
As described above, according to this example, the contact hole
Depending on whether or not impurities are ion-implanted into the polycrystalline Si 18 embedded in C 1 , C 2 , C 3 , C 4 , wiring contact can be selectively performed.

ところで、Al配線を形成するためのリソグラフィー工
程における露光の際には、いわゆるハレーションの問題
がある。このハレーションを防止するための対策として
は、ダイ入りレジストを用いたり、Al膜上に反射防止膜
を形成したりする方法が従来より用いられている。とこ
ろが、高集積化の進展によりAl配線の幅が小さくなるに
つれて、上述のダイ入りレジストを用いるだけではハレ
ーションを防止することが難しくなったため、最近では
ダイ入りレジストと反射防止膜とを併用するのが一般的
になってきている。
By the way, there is a problem of so-called halation at the time of exposure in a lithography step for forming an Al wiring. As a countermeasure for preventing this halation, a method of using a resist with a die or forming an antireflection film on an Al film has been conventionally used. However, as the width of the Al wiring has become smaller due to the progress of high integration, it has become difficult to prevent halation only by using the above-described die-containing resist. Is becoming more common.

この反射防止膜としては、アモルファスSi膜やチタン
オキシナイトライド(TiON)膜などが一般に用いられて
いる。しかし、一層目のAl膜上にこの反射防止膜を形成
した場合には、一層目のAl配線と二層目のAl配線とを接
続するためのコンタクトホール部の反射防止膜を除去す
る必要がある。これは、反射防止膜として用いられる上
述のアモルファスSi膜やTiON膜などの抵抗は高いので、
コンタクトホール部にこの反射防止膜があると配線のコ
ンタクト抵抗が増大するためである。
As the antireflection film, an amorphous Si film, a titanium oxynitride (TiON) film, or the like is generally used. However, when this anti-reflection film is formed on the first-layer Al film, it is necessary to remove the anti-reflection film in the contact hole portion for connecting the first-layer Al wiring and the second-layer Al wiring. is there. This is because the resistance of the above-mentioned amorphous Si film or TION film used as an anti-reflection film is high,
This is because the presence of this antireflection film in the contact hole increases the contact resistance of the wiring.

このコンタクトホール部の反射防止膜を除去する方法
としては、次のような方法がある。第1の方法は、一層
目のAl配線と二層目のAl配線とを接続するためのコンタ
クトホールの形成時にオーバーエッチングを行うことに
よりこのコンタクトホール部の反射防止膜を除去する方
法である。第2の方法は、二層目のAl配線をスパッタ法
により形成する前に逆スパッタを行うことによりコンタ
クトホール部の反射防止膜を除去する方法である。しか
し、第1の方法は、反射防止膜を除去するためには、オ
ーバーエッチング時間が長くなるので、コンタクトホー
ルの形状が悪くなるという欠点がある。また、第2の方
法は、逆スパッタのウエハー内均一性が悪く、反射防止
膜を均一に除去することが難しいため、コンタクト抵抗
がコンタクトホールによって面内でばらついてしまうと
いう欠点があった。
As a method for removing the antireflection film in the contact hole portion, there is the following method. The first method is to remove the anti-reflection film in the contact hole by performing over-etching when forming a contact hole for connecting the first-layer Al wiring and the second-layer Al wiring. The second method is to remove the antireflection film in the contact hole by performing reverse sputtering before forming the second layer of Al wiring by sputtering. However, the first method has a drawback that the shape of the contact hole is deteriorated because the overetching time is long in order to remove the antireflection film. Further, the second method has a disadvantage that the uniformity of the reverse sputtering in the wafer is poor and it is difficult to uniformly remove the antireflection film, so that the contact resistance varies in the plane due to the contact holes.

そこで、Al膜をRIE法によりエッチングすることによ
り一層目のAl配線を形成した後に、CHF3やC2F6などをエ
ッチングガスとして用いたRIE法により全面エッチング
を行ってAl配線上にある全ての反射防止膜を除去する方
法が用いられるようになったが、この方法には次のよう
な問題がある。すなわち、第8図Aに示すように、半導
体基板201上に形成された層間絶縁膜202上にバリアメタ
ル膜203、Al配線204及び反射防止膜205を形成した後
に、反射防止膜205を除去するためにCHF3やC2F6などを
エッチングガスとして用いたRIE法により全面エッチン
グを行った場合には、第8図Bに示すように、バリアメ
タル膜203がサイドエッチングされてしまうため、この
バリアメタル膜203を含めた一層目の配線の形状が悪く
なるという欠点がある。そこで、次にこのような問題を
解決することができる方法について第4図A〜第4図C
を参照しながら説明する。
Therefore, after forming the first layer of Al wiring by etching the Al film by RIE method, the entire surface is etched by RIE method using CHF 3 or C 2 F 6 as an etching gas, so that everything on the Al wiring is The method of removing the antireflection film has come to be used, but this method has the following problems. That is, as shown in FIG. 8A, after forming the barrier metal film 203, the Al wiring 204, and the antireflection film 205 on the interlayer insulating film 202 formed on the semiconductor substrate 201, the antireflection film 205 is removed. For this reason, when the entire surface is etched by RIE using CHF 3 or C 2 F 6 as an etching gas, the barrier metal film 203 is side-etched as shown in FIG. 8B. There is a disadvantage that the shape of the first-layer wiring including the barrier metal film 203 is deteriorated. Then, next, a method capable of solving such a problem will be described with reference to FIGS. 4A to 4C.
This will be described with reference to FIG.

すなわち、この方法によれば、第4図Aに示すよう
に、半導体基板31上に形成された層間絶縁膜32上にバリ
アメタル膜33、一層目のAl配線34及び反射防止膜35を形
成した後、低粘度のレジスト36を全面に塗布する。
That is, according to this method, as shown in FIG. 4A, a barrier metal film 33, a first-layer Al wiring 34, and an antireflection film 35 were formed on an interlayer insulating film 32 formed on a semiconductor substrate 31. Thereafter, a low-viscosity resist 36 is applied to the entire surface.

次に、CHF3、C2F6、SF6などをエッチングガスとして
用いたRIE法によりエッチバックを行う。これによっ
て、第4図Bに示すように、反射防止膜35がエッチング
除去される。このエッチング時には、バリアメタル膜33
の側壁はレジスト36で覆われているので、このバリアメ
タル膜33がサイドエッチングされるのを有効に防止する
ことができる。
Next, etch back is performed by the RIE method using CHF 3 , C 2 F 6 , SF 6 or the like as an etching gas. Thereby, as shown in FIG. 4B, the antireflection film 35 is etched away. During this etching, the barrier metal film 33
Is covered with the resist 36, so that side-etching of the barrier metal film 33 can be effectively prevented.

この後、レジスト36を除去して第4図Cに示す状態と
する。
Thereafter, the resist 36 is removed to obtain a state shown in FIG. 4C.

ところで、半導体集積回路装置の素子の微細化に伴
い、コンタクトホールのアスペクト比が大きくなると、
このコンタクトホール部におけるAl配線のステップカバ
レッジが悪くなる。この問題に対する対策として、例え
ば450℃程度の高温でAlを蒸着することによりステップ
カバレッジを改善する方法が用いられている。しかし、
この高温蒸着では、Alの結晶粒が極めて大きく成長する
ため、Al配線を形成した以後の例えば2層目Al配線のリ
ソグラフィー工程において縮小投影露光装置により露光
を行う際のアライメントに支障が生じる。すなわち、縮
小投影露光装置により露光を行う際のアライメントは、
複数のAlパターンから成るアライメントマークを用いて
行うが、上述のように高温蒸着により形成されたAl膜の
結晶粒は極めて大きいので、このアライメントマークが
結晶粒界の部分から欠けてしまい、結果として縮小投影
露光装置により露光を行う際のアライメントを行うこと
ができなくなるという問題があった。そこで、次にこの
問題を解決することができる方法について説明する。
By the way, as the aspect ratio of a contact hole increases with miniaturization of elements of a semiconductor integrated circuit device,
The step coverage of the Al wiring in the contact hole portion is deteriorated. As a countermeasure against this problem, for example, a method of improving the step coverage by depositing Al at a high temperature of about 450 ° C. has been used. But,
In this high-temperature deposition, since Al crystal grains grow extremely large, alignment in performing exposure by a reduced projection exposure apparatus in a lithography process of, for example, a second-layer Al wiring after the formation of the Al wiring occurs. That is, alignment when performing exposure by the reduced projection exposure apparatus is as follows.
This is performed using an alignment mark composed of a plurality of Al patterns. However, since the crystal grains of the Al film formed by high-temperature deposition are extremely large as described above, this alignment mark is chipped from the crystal grain boundary portion, and as a result, There has been a problem that alignment cannot be performed when performing exposure by the reduction projection exposure apparatus. Therefore, a method that can solve this problem will be described next.

すなわち、第5図に示すように、半導体基板41上に形
成された層間絶縁膜42上にバリアメタル膜43を形成した
後、このバリアメタル膜43上にまず高温蒸着により膜厚
の大きいAl膜44を形成する。次に、このAl膜44上に例え
ば室温で膜厚の非常に小さいAl膜45を蒸着する。この場
合、室温で蒸着されたこのAl膜45の結晶粒は極めて小さ
いので、このAl膜45の働きにより、アライメントマーク
が結晶粒界の部分から欠けるのを有効に防止することが
できる。
That is, as shown in FIG. 5, after a barrier metal film 43 is formed on an interlayer insulating film 42 formed on a semiconductor substrate 41, an Al film having a large thickness is first formed on the barrier metal film 43 by high-temperature evaporation. Form 44. Next, on this Al film 44, for example, an Al film 45 having a very small thickness at room temperature is deposited. In this case, since the crystal grains of the Al film 45 deposited at room temperature are extremely small, the function of the Al film 45 can effectively prevent the alignment mark from being chipped from the crystal grain boundary.

また、第6図に示すように、高温蒸着により形成され
たAl膜44上に例えばTi膜やTiW膜などの膜厚の非常に小
さい高融点金属膜46を蒸着することによっても、強度の
高いこの高融点金属膜46の働きにより、アライメントマ
ークが結晶粒界の部分から欠けるのを有効に防止するこ
とができる。
As shown in FIG. 6, a high-melting-point metal film 46 having a very small thickness, such as a Ti film or a TiW film, is deposited on the Al film 44 formed by high-temperature deposition to obtain high strength. By the function of the high melting point metal film 46, it is possible to effectively prevent the alignment mark from being chipped from the crystal grain boundary.

以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
Although the embodiments of the present invention have been specifically described above, the present invention is not limited to the above-described embodiments, and various modifications based on the technical idea of the present invention are possible.

例えば、上述の実施例のnチャネルMOSトランジスタ
は、ドレイン領域に低不純物濃度部を形成することによ
りドレイン領域近傍の電界を緩和した、いわゆるLDD(L
ighnly Doped Drain)構造とすることも可能である。
For example, the n-channel MOS transistor of the above-described embodiment reduces the electric field in the vicinity of the drain region by forming a low impurity concentration portion in the drain region.
ighly Doped Drain) structure is also possible.

〔発明の効果〕〔The invention's effect〕

以上説明したように、本発明の半導体集積回路装置に
よれば、配線をコンタクトさせるためのコンタクトホー
ルが複数のトランジスタの配線コンタクト部に形成さ
れ、選択されたトランジスタ以外のトランジスタの少な
くとも配線コンタクト部に絶縁膜が形成されているの
で、マスタースライス方式の半導体集積回路装置のター
ンアラウンドタイムを大幅に短縮することができる。ま
た、絶縁膜のエッチング時にコンタクトホールの下部の
側壁にこの絶縁膜がサイドウォールスペーサ状に残さ
れ、これらのコンタクトホールの大きさが小さくなって
しまうおそれや、配線の段切れなどが起きるおそれがな
い。
As described above, according to the semiconductor integrated circuit device of the present invention, a contact hole for making a wiring contact is formed in a wiring contact portion of a plurality of transistors, and at least in a wiring contact portion of a transistor other than the selected transistor. Since the insulating film is formed, the turnaround time of the master slice type semiconductor integrated circuit device can be greatly reduced. In addition, when the insulating film is etched, the insulating film is left in the form of a sidewall spacer on the side wall below the contact hole, and the size of the contact hole may be reduced, or the wiring may be disconnected. Absent.

また、本発明による半導体集積回路装置によれば、選
択されたトランジスタの配線コンタクト部のコンタクト
ホール(C1,C2)の内部には不純物がドープされた半導
体(18)が埋め込まれているとともに、選択されたトラ
ンジスタ以外のトランジスタの配線コンタクト部のコン
タクトホール(C3,C4)の内部には不純物がドープされ
ていない半導体(18)が埋め込まれているので、マスタ
ースライス方式の半導体集積回路装置のターンアラウン
ドタイムを大幅に短縮することができる。
Further, according to the semiconductor integrated circuit device according to the invention, inside together with embedded semiconductor (18) is doped with impurities of the contact hole wiring contact portion of the selected transistor (C 1, C 2) Since the semiconductor (18) which is not doped with impurities is buried in the contact holes (C 3 , C 4 ) of the wiring contact portions of the transistors other than the selected transistor, a master slice type semiconductor integrated circuit is used. The turnaround time of the device can be greatly reduced.

【図面の簡単な説明】[Brief description of the drawings]

第1図A〜第1図Gは本発明の第1実施例による半導体
集積回路装置の製造方法を説明するための断面図、第2
図A及び第2図Bは本発明の第2実施例による半導体集
積回路装置の製造方法を説明するための断面図、第3図
A及び第3図Bは選択的に配線コンタクトを行う他の例
を説明するための断面図、第4図A〜第4図CはAl配線
の下に形成されるバリアメタル膜のサイドエッチングを
防止する方法を説明するための断面図、第5図及び第6
図はそれぞれ縮小投影露光装置による露光時のアライメ
ントを行う際に用いるアライメントマークの欠けを防止
するための方法を説明するための断面図、第7図A〜第
7図Eは従来の半導体集積回路装置の製造方法を説明す
るための断面図、第8図A及び第8図BはAl配線の下に
形成されるバリアメタル膜がサイドエッチングされる問
題を説明するための断面図である。 図面における主要な符号の説明 1:半導体基板、2:フィールド酸化膜、 3:ゲート酸化膜、4,5:ゲート電極、 6〜9:半導体領域、10:層間絶縁膜、 13:絶縁膜、15,16:配線 C1〜C4:コンタクトホール。
1A to 1G are cross-sectional views for explaining a method of manufacturing a semiconductor integrated circuit device according to a first embodiment of the present invention.
2A and 2B are cross-sectional views for explaining a method of manufacturing a semiconductor integrated circuit device according to a second embodiment of the present invention, and FIGS. 3A and 3B are diagrams showing another method for selectively performing wiring contact. FIGS. 4A to 4C are cross-sectional views for explaining an example, and FIGS. 4A to 4C are cross-sectional views for explaining a method for preventing side etching of a barrier metal film formed below the Al wiring, FIGS. 6
7A to 7E are cross-sectional views for explaining a method for preventing chipping of an alignment mark used when performing alignment at the time of exposure by a reduction projection exposure apparatus. FIGS. 7A to 7E are conventional semiconductor integrated circuits. 8A and 8B are cross-sectional views for explaining a method of manufacturing the device, and FIGS. 8A and 8B are cross-sectional views for explaining a problem that a barrier metal film formed under an Al wiring is side-etched. Description of main reference numerals in the drawings 1: semiconductor substrate, 2: field oxide film, 3: gate oxide film, 4, 5: gate electrode, 6 to 9: semiconductor region, 10: interlayer insulating film, 13: insulating film, 15 , 16: Wiring C 1 to C 4 : Contact holes.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 27/118 (58)調査した分野(Int.Cl.7,DB名) H01L 21/82 H01L 21/28 H01L 21/8234 H01L 27/088 H01L 21/8246 H01L 27/112 ──────────────────────────────────────────────────続 き Continuing on the front page (51) Int.Cl. 7 identification code FI H01L 27/118 (58) Investigated field (Int.Cl. 7 , DB name) H01L 21/82 H01L 21/28 H01L 21/8234 H01L 27/088 H01L 21/8246 H01L 27/112

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】半導体基板上に複数のトランジスタが形成
され、上記複数のトランジスタに対して配線を選択的に
コンタクトさせることにより回路を決定するようにした
マスタースライス方式の半導体集積回路装置において、 上記配線をコンタクトさせるためのコンタクトホールが
上記複数のトランジスタの配線コンタクト部に形成さ
れ、 選択された上記トランジスタ以外の上記トランジスタの
少なくとも上記配線コンタクト部に上記コンタクトホー
ルの内部に埋め込まれた導電材料を介して絶縁膜が形成
されていることを特徴とする半導体集積回路装置。
1. A master slice type semiconductor integrated circuit device wherein a plurality of transistors are formed on a semiconductor substrate, and a circuit is determined by selectively contacting wiring with the plurality of transistors. A contact hole for making a wiring contact is formed in a wiring contact portion of the plurality of transistors, and at least the wiring contact portion of the transistor other than the selected transistor is connected via a conductive material embedded inside the contact hole. A semiconductor integrated circuit device, wherein an insulating film is formed.
【請求項2】半導体基板上に複数のトランジスタが形成
され、上記複数のトランジスタに対して配線を選択的に
コンタクトさせることにより回路を決定するようにした
マスタースライス方式の半導体集積回路装置において、 上記配線をコンタクトさせるためのコンタクトホールが
上記複数のトランジスタの配線コンタクト部に形成さ
れ、 選択された上記トランジスタの上記配線コンタクト部の
上記コンタクトホールの内部には不純物がドープされた
半導体が埋め込まれているとともに、選択された上記ト
ランジスタ以外の上記トランジスタの上記配線コンタク
ト部の上記コンタクトホールの内部には不純物がドープ
されていない半導体が埋め込まれていることを特徴とす
る半導体集積回路装置。
2. A master slice type semiconductor integrated circuit device wherein a plurality of transistors are formed on a semiconductor substrate, and a circuit is determined by selectively contacting a wiring with the plurality of transistors. A contact hole for contacting a wiring is formed in a wiring contact portion of the plurality of transistors, and a semiconductor doped with impurities is embedded in the contact hole of the wiring contact portion of the selected transistor. A semiconductor integrated circuit device, wherein a semiconductor not doped with an impurity is embedded in the contact hole of the wiring contact portion of the transistor other than the selected transistor.
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