JP2861989B2 - Thin film transistor and method of manufacturing the same - Google Patents

Thin film transistor and method of manufacturing the same

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JP2861989B2
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、チャネル部をシリ
コンとする薄膜トランジスタ(TFT)及びその製造方
法に関する。
[0001] 1. Field of the Invention [0002] The present invention relates to a thin film transistor (TFT) having a silicon channel portion and a method of manufacturing the same.

【0002】[0002]

【従来の技術】従来、例えば低温プロセス等に適用され
るスタガー構造を備えた多結晶シリコン薄膜トランジス
タの構造は、図5に示すように、安価なハードガラス基
板1が用いられ、これに全面被覆したパッシベーション
膜2上に相離間して形成されたリン・ドープのソース膜
3及びドレイン膜4と、そのソース膜3とドレイン膜4
との間に重なり余裕をもったアンドープの多結晶シリコ
ン膜たるチャネル膜5と、チャネル膜5上にMOS(M
IS)部を構成すべきゲート絶縁膜たる薄いシリコン酸
化膜6及びN型高濃度の多結晶シリコンのゲート電極7
と、ゲート電極7等を覆う層間絶縁膜としてのシリコン
酸化膜8と、ソース膜3及びドレイン膜4にコンタクト
ホールを介して導電接触するアルミニウムのソース電極
9及び透明電極(ITO)としての画素電極(ドレイン
電極)10と、を備えるものである。
2. Description of the Related Art Conventionally, as shown in FIG. 5, an inexpensive hard glass substrate 1 is used for a structure of a polycrystalline silicon thin film transistor having a staggered structure which is applied to a low-temperature process or the like. A phosphorus-doped source film 3 and a drain film 4 formed on the passivation film 2 at a distance from each other, and the source film 3 and the drain film 4
And a channel film 5 which is an undoped polycrystalline silicon film having an overlap margin between the channel film 5 and a MOS (M
IS) A thin silicon oxide film 6 serving as a gate insulating film to be formed and a gate electrode 7 of N-type high-concentration polycrystalline silicon
A silicon oxide film 8 serving as an interlayer insulating film covering the gate electrode 7 and the like; an aluminum source electrode 9 in conductive contact with the source film 3 and the drain film 4 via a contact hole; and a pixel electrode serving as a transparent electrode (ITO). (Drain electrode) 10.

【0003】かかる構造の薄膜トランジスタ(TFT)
におけるチャネル膜5を得るまでのプロセスは、まず図
6(A)に示す如く、ハードガラス基板1上にシリコン
酸化膜のパッシベーション膜2を全面被覆し、その上に
低圧CVD法あるいはイオン打ち込み法などによりリン
・ドープの多結晶シリコン膜を被覆してから、パターニ
ングによりソース膜3及びドレイン膜4を形成する。次
に、図6(B)に示すように、ソース膜3及びドレイン
膜4上に多結晶シリコン膜を全面被覆し、これをパター
ニングしてアンドープのチャネル膜5を形成した後、ト
ランジスタのオン電流容量を大とすべく、加熱炉内で基
板全体を加熱し、チャネル膜5の多結晶シリコンを再結
晶(固相成長)化させグレインサイズの大きな多結晶シ
リコンを形成する。
A thin film transistor (TFT) having such a structure
6A, a passivation film 2 of a silicon oxide film is entirely coated on a hard glass substrate 1 as shown in FIG. 6A, and a low-pressure CVD method or an ion implantation method is performed thereon. To form a source film 3 and a drain film 4 by patterning. Next, as shown in FIG. 6 (B), a polycrystalline silicon film is entirely coated on the source film 3 and the drain film 4 and is patterned to form an undoped channel film 5. In order to increase the capacity, the entire substrate is heated in a heating furnace, and the polycrystalline silicon of the channel film 5 is recrystallized (solid phase growth) to form polycrystalline silicon having a large grain size.

【0004】[0004]

【発明が解決しようとする課題】しかしながら、上記固
相成長工程にあっては次の問題点がある。
However, the solid-phase growth process has the following problems.

【0005】 固相成長工程は、適宜の粒径を得るた
め、基板全体を600℃前後の高温で数十時間加熱する
ものであるが、基板材料として低転位温度の安価なハー
ドガラス基板1を用いるので、基板1自体が軟化しやす
く、炉出し後の基板には歪み,伸縮などの変形が生じて
しまう。このため、固相成長工程以降の微細加工がはな
はだ困難となり、到底実用に供し得ない。換言すれば低
温プロセスにおいて安価なハードガラス基板1を用いた
場合、チャネル膜5の固相成長化により多結晶シリコン
の粒径を拡大して改質できるものの、それにはハードガ
ラス基板1の変形が常に伴う。
In the solid phase growth step, the entire substrate is heated at a high temperature of about 600 ° C. for several tens of hours in order to obtain an appropriate grain size. However, an inexpensive hard glass substrate 1 having a low dislocation temperature is used as a substrate material. Since the substrate 1 is used, the substrate 1 itself is easily softened, and the substrate after being removed from the furnace is deformed such as distortion and expansion and contraction. For this reason, microfabrication after the solid phase growth step is extremely difficult, and cannot be practically used at all. In other words, when an inexpensive hard glass substrate 1 is used in a low-temperature process, the grain size of polycrystalline silicon can be increased by solid-phase growth of the channel film 5 and the hard glass substrate 1 is deformed. Always accompany.

【0006】 形状変形による微細加工の困難さに加
えて、固相成長中におけるハードガラス基板1の軟化に
よって、ハードガラス基板1中からパッシベーション膜
2を介して不純物がチャネル膜5に侵入するため、固相
成長によって粒径は大きくなるものの、この不純物侵入
が却ってトランジスタ特性の劣化を招く。
In addition to the difficulty of microfabrication due to shape deformation, softening of the hard glass substrate 1 during solid phase growth causes impurities to enter the channel film 5 from the hard glass substrate 1 via the passivation film 2. Although the grain size is increased by the solid phase growth, the intrusion of the impurities rather causes the deterioration of the transistor characteristics.

【0007】そこで、本発明の課題は、基板自体に対し
てはそれが軟化しない程度に低温維持できると共に、チ
ャネル膜に対してはその多結晶シリコンが最適に固相成
長するように加熱すべく、膜構造の改良及び短時間間接
局部加熱法を採用することにより、安価な基板の使用が
可能で、チャネル膜のグレインサイズが大きくトランジ
スタ特性の向上した薄膜トランジスタ及びその製造方法
を提供することにある。
Therefore, an object of the present invention is to maintain the substrate at a low temperature to the extent that it does not soften, and to heat the channel film so that the polycrystalline silicon is optimally grown in solid phase. An object of the present invention is to provide a thin film transistor in which an inexpensive substrate can be used, a channel film has a large grain size, and transistor characteristics are improved by improving the film structure and employing a short-time indirect local heating method. .

【0008】[0008]

【課題を解決するための手段】本発明は、透明基板上に
薄膜トランジスタを形成する薄膜トランジスタの製造方
法において、前記透明基板上に導電性を有し且つ高融点
材質からなる光吸収膜を形成する工程と、前記光吸収膜
上にパッシベーション膜を形成する工程と、前記パッシ
ベーション膜上に薄膜トランジスタのチャネル領域とな
るシリコンを形成する工程と、前記シリコン上にゲート
絶縁膜を介してゲート電極を形成する工程とを有し、前
記光吸収膜は、前記光吸収膜に離間し且つ前記薄膜トラ
ンジスタに接続されるソース配線あるいはドレイン配線
と同一材料で同一工程で形成されることを特徴とする。
According to the present invention, in a method of manufacturing a thin film transistor for forming a thin film transistor on a transparent substrate, a step of forming a light absorbing film made of a conductive and high melting point material on the transparent substrate is provided. Forming a passivation film on the light absorbing film, forming silicon to be a channel region of the thin film transistor on the passivation film, and forming a gate electrode on the silicon via a gate insulating film Wherein the light absorbing film is formed of the same material and in the same step as a source wiring or a drain wiring which is separated from the light absorbing film and connected to the thin film transistor.

【0009】本発明の薄膜トランジスタは、透明基板上
に形成された導電性を有し且つ高融点材質からなる光吸
収膜と、前記光吸収膜上に形成されたパッシベーション
膜と、前記パッシベーション膜上に形成された薄膜トラ
ンジスタのチャネル領域となるシリコンと、前記シリコ
ン上にゲート絶縁膜を介して形成されたゲート電極とを
有し、前記光吸収膜は、前記光吸収膜に離間し且つ前記
薄膜トランジスタに接続されるソース配線あるいはドレ
イン配線と同一材料で同一工程で形成されてなることを
特徴とする。
A thin film transistor according to the present invention has a light absorbing film formed of a conductive and high melting point material formed on a transparent substrate, a passivation film formed on the light absorbing film, and a light absorbing film formed on the light absorbing film. The semiconductor device includes silicon serving as a channel region of the formed thin film transistor, and a gate electrode formed on the silicon with a gate insulating film interposed therebetween. The light absorbing film is separated from the light absorbing film and connected to the thin film transistor. And the same material as the source wiring or the drain wiring to be formed.

【0010】[0010]

【0011】[0011]

【0012】[0012]

【0013】[0013]

【0014】[0014]

【発明の実施の形態】次に、本発明の実施例を添付図面
に基づいて説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, embodiments of the present invention will be described with reference to the accompanying drawings.

【0015】図1(A)は本発明の第1の参考例に係わ
る薄膜トランジスタの構造を示す縦断面図で、図1
(B)は同構造の平面図である。
FIG. 1A is a longitudinal sectional view showing the structure of a thin film transistor according to a first embodiment of the present invention.
(B) is a plan view of the same structure.

【0016】この多結晶シリコン薄膜トランジスタの構
造は、安価なハードガラス基板1が用いられ、この上に
全面被覆したシリコン酸化膜又は窒化シリコン膜の下パ
ッシベーション膜12と、この膜12上の小サイズ領域
に形成された厚さ2000〜3000Å程度でタングス
テン,モリブデン,チタン,シリサイド,シリコンなど
の高融点材質の光吸収膜13と、この膜13を被覆する
上パッシベーション膜14と、光吸収膜13の直上の上
パッシベーション膜14上に相離間して形成されたリン
・ドープのソース膜15及びドレイン膜16と、ソース
膜15とドレイン膜16との間に重なり余裕をもったア
ンドープの多結晶シリコン膜たるチャネル膜17と、チ
ャネル膜17上にMOS部を構成すべきゲート絶縁膜た
る薄いシリコン酸化膜18及びN型高濃度の多結晶シリ
コンのゲート電極19と、ゲート電極19等を覆う層間
絶縁膜としての厚いシリコン酸化膜20と、ソース膜1
5及びドレイン膜16にコンタクトホールを介して導電
接触するアルミニウムのソース電極21及び透明電極
(ITO)としての画素電極(ドレイン電極)22と、
を備えるものである。
The structure of this polycrystalline silicon thin film transistor uses an inexpensive hard glass substrate 1, a lower passivation film 12 of a silicon oxide film or a silicon nitride film which covers the entire surface thereof, and a small size region on the film 12. A light-absorbing film 13 of a high melting point material such as tungsten, molybdenum, titanium, silicide, silicon, and the like, an upper passivation film 14 covering the film 13, and a layer directly above the light-absorbing film 13 A phosphorus-doped source film 15 and a drain film 16 formed separately on the upper passivation film 14 and an undoped polycrystalline silicon film having a margin between the source film 15 and the drain film 16. A channel film 17 and a thin silicon oxide serving as a gate insulating film to form a MOS portion on the channel film 17 The film 18 and the N-type high-concentration gate electrode 19 of polycrystalline silicon, a thick silicon oxide film 20 as an interlayer insulating film covering the gate electrode 19, etc., the source film 1
An aluminum source electrode 21 and a pixel electrode (drain electrode) 22 as a transparent electrode (ITO), which are in conductive contact with the drain electrode 5 and the drain film 16 via a contact hole;
It is provided with.

【0017】光吸収膜13は図1(B)に示す如く、そ
の平面占有面積内にソース膜15及びドレイン膜16と
チャネル膜17を含むような合わせ余裕をもってパター
ニングされたもので、またチャネル膜17の幅はソース
膜15及びドレイン膜16のそれに比して狭くしてあ
る。
As shown in FIG. 1B, the light absorbing film 13 is patterned so as to include the source film 15 and the drain film 16 and the channel film 17 within its plane occupied area. The width of 17 is smaller than those of the source film 15 and the drain film 16.

【0018】この薄膜トランジスタにおいてチャネル膜
17を得るまでのプロセスは、まず図2(A)に示す如
く、ハードガラス基板1を準備し、この上にシリコン酸
化膜又は窒化シリコン膜などの下パッシベーション膜1
2をCVDにより全面被着し、その上にスパッタリング
等により厚さ2000〜3000Å程度の高融点材質膜
(例えば、タングステン,モリブデン,チタン,シリサ
イド,シリコン)を形成した後、この膜をパターニング
して光吸収膜13を得る。次に、図2(B)に示す如
く、光吸収膜14上に厚さ500〜1000Å程度の上
パッシベーション膜14をCVDにより被覆する。次
に、図2(C)に示す如く、光吸収膜14の真上の上パ
ッシベーション膜14上に低圧CVDあるいはイオン打
ち込み法によりリン・ドープの多結晶シリコン膜を被覆
してから、パターニングによりソース膜15及びドレイ
ン膜16を形成する。次に、図2(D)に示すように、
ソース膜15及びドレイン膜16上に多結晶シリコン膜
を全面被覆し、これをパターニングしてアンドープのチ
ャネル膜5を形成する。この時点でのチャネル膜5の多
結晶シリコンの粒径は比較的小さいが、ここで基板全体
はハロゲンランプを光源とする光照射によりランプアニ
ール(中心波長1.1μm)が施される。照射光は透明
なハードガラス基板1を透過するが、光吸収膜13の領
域に当たる照射光はそれに効率良く吸収される。これに
より光吸収膜13の温度が上昇し、これが高温となるの
で、光吸収膜13自体がその周囲に対する局部的熱源と
なり、熱伝導又は熱輻射によりチャネル膜17を加熱す
る。チャネル膜17が加熱されると、その多結晶シリコ
ンが固相成長する。この固相成長の温度はチャネル膜1
7の温度,熱容量等に依存するが、チャネル膜17の温
度はまた光照射の照度及び時間に依存している。本参考
例では光吸収膜13が極度に高温とならず、ある程度の
定常温度を維持させるため、光照射を間欠的に実行し
た。また固相成長時のチャネル膜17の温度を700〜
800℃で維持することができた。
In the process of obtaining a channel film 17 in this thin film transistor, first, as shown in FIG. 2A, a hard glass substrate 1 is prepared, and a lower passivation film 1 such as a silicon oxide film or a silicon nitride film is formed thereon.
2, a high melting point material film (for example, tungsten, molybdenum, titanium, silicide, silicon) having a thickness of about 2000 to 3000 ° is formed thereon by sputtering or the like, and this film is patterned. The light absorbing film 13 is obtained. Next, as shown in FIG. 2B, an upper passivation film 14 having a thickness of about 500 to 1000 ° is coated on the light absorbing film 14 by CVD. Next, as shown in FIG. 2C, a phosphorus-doped polycrystalline silicon film is coated on the passivation film 14 immediately above the light absorption film 14 by low-pressure CVD or ion implantation, and then the source is formed by patterning. A film 15 and a drain film 16 are formed. Next, as shown in FIG.
A polycrystalline silicon film is entirely covered on the source film 15 and the drain film 16 and is patterned to form an undoped channel film 5. At this point, the grain size of the polycrystalline silicon of the channel film 5 is relatively small. Here, the entire substrate is subjected to lamp annealing (center wavelength: 1.1 μm) by light irradiation using a halogen lamp as a light source. The irradiation light passes through the transparent hard glass substrate 1, but the irradiation light hitting the region of the light absorbing film 13 is efficiently absorbed therein. As a result, the temperature of the light absorbing film 13 rises and becomes high, so that the light absorbing film 13 itself serves as a local heat source for its surroundings, and heats the channel film 17 by heat conduction or heat radiation. When the channel film 17 is heated, the polycrystalline silicon grows in a solid phase. The temperature of this solid phase growth is the channel film 1
7, the temperature of the channel film 17 also depends on the illuminance and time of light irradiation. In the present embodiment, light irradiation was performed intermittently so that the light absorbing film 13 did not become extremely high in temperature and maintained a certain steady temperature. Further, the temperature of the channel film 17 during the solid phase growth is set to 700 to
It could be maintained at 800 ° C.

【0019】この温度はハードガラス基板1の転位点を
越える温度である。しかもアニール時間を1〜2時間ま
で短縮することができた。このランプアニール工程によ
ってグレインサイズの大きな多結晶シリコンが得られ、
オン電流容量を増加でき、また固相成長化処理の短時間
化によってスループットを増大できるが、最大の利益は
安価なハードガラス基板1に変形が生じないことであ
り、微細加工性とTFTのフラット性が損なわれずに済
む。光照射によって光吸収膜13が局部的熱源として昇
温され、その周囲に対して間接的に加熱するものである
から、ハードガラス基板1自体は直接加熱されず、むし
ろヒートシンクとして機能しているので、ガラス転位点
以下の温度に抑制維持できるからである。
This temperature is a temperature exceeding the dislocation point of the hard glass substrate 1. Moreover, the annealing time could be reduced to 1-2 hours. By this lamp annealing step, polycrystalline silicon having a large grain size is obtained,
Although the on-current capacity can be increased and the throughput can be increased by shortening the solid phase growth process, the greatest advantage is that the inexpensive hard glass substrate 1 is not deformed, so that the fine workability and the flatness of the TFT can be improved. Sex is not spoiled. Since the light absorption film 13 is heated as a local heat source by the light irradiation and indirectly heats the surroundings, the hard glass substrate 1 itself is not directly heated, but rather functions as a heat sink. This is because the temperature can be suppressed and maintained at a temperature lower than the glass transition point.

【0020】この光吸収膜13はアニール工程において
不純物のバリア膜としても機能する。アニール工程にお
いては光吸収膜13下のハードガラス基板1が加熱さ
れ、不純物の逆拡散によりチャネル膜17が汚染される
おそれがあるが、光吸収膜13がその逆拡散による不純
物侵入を防止する。光吸収膜13自体からの不純物拡散
も考えられるが、高融点材質であるから蒸発不純物量自
体が微量である点と上パッシベーション膜14による拡
散阻止によって左程問題とはならない。
The light absorbing film 13 also functions as an impurity barrier film in the annealing step. In the annealing step, the hard glass substrate 1 under the light absorbing film 13 is heated, and the channel film 17 may be contaminated by the back diffusion of the impurity. However, the light absorbing film 13 prevents the intrusion of the impurity due to the back diffusion. Although the diffusion of impurities from the light absorbing film 13 itself is conceivable, it is not a problem as far as the evaporation impurity itself is very small because of the high melting point material and the diffusion is prevented by the upper passivation film 14.

【0021】このランプアニール工程以降は通常のプロ
セスにより上層の薄膜形成が行われ、図1(A)に示す
ような薄膜構造が得られるが、上記のランプアニール工
程と同時に熱酸化膜としてのゲート酸化膜も形成するこ
とができる。
After this lamp annealing step, an upper layer thin film is formed by a normal process, and a thin film structure as shown in FIG. 1A is obtained. An oxide film can also be formed.

【0022】図3は本発明の実施例に係わる薄膜トラン
ジスタの構造を示す縦断面図である。なお、図3におい
て図1(A)に示す部分と同一部分には同一参照符号を
付し、その説明は省力する。
FIG. 3 is a longitudinal sectional view showing the structure of the thin film transistor according to the embodiment of the present invention. In FIG. 3, the same portions as those shown in FIG. 1A are denoted by the same reference numerals, and the description thereof will be omitted.

【0023】この実施例は下パッシベーション膜12上
の光吸収膜13aの両脇にこれと離間したソース配線1
3b及びドレイン配線13cを有しており、ソース配線
13bは上層のソース膜15に、ドレイン配線13cは
上層のドレイン膜16に夫々導電接触している。このソ
ース配線13b及びドレイン配線13Cは光吸収膜13
aの形成工程において同時に形成される。したがってソ
ース配線13b及びドレイン配線13cは光吸収膜13
aと同材質で構成されているが、その材質は導電性材料
である。この実施例によれば、光吸収膜13aの材質が
導電性を有し、膜材料の選択自由度が若干減るものの、
第1実施例に比して、工程数が減る利益がある。勿論、
チャネル膜17のランプアニール工程においては、この
ソース配線13b及びドレイン配線13Cも光吸収膜1
3aと同様な局所的熱源として有効に機能する。
In this embodiment, the source wirings 1 spaced apart from the light absorbing film 13a on the lower passivation film 12
3b and a drain wiring 13c. The source wiring 13b is in conductive contact with the upper source film 15, and the drain wiring 13c is in conductive contact with the upper drain film 16, respectively. The source wiring 13b and the drain wiring 13C are formed of the light absorbing film 13
are formed simultaneously in the step of forming a. Therefore, the source wiring 13b and the drain wiring 13c are
Although it is made of the same material as a, the material is a conductive material. According to this embodiment, although the material of the light absorbing film 13a has conductivity and the degree of freedom in selecting the film material is slightly reduced,
There is an advantage that the number of steps is reduced as compared with the first embodiment. Of course,
In the lamp annealing step of the channel film 17, the source wiring 13b and the drain wiring 13C are also
It effectively functions as a local heat source similar to 3a.

【0024】図4は本発明の第2参考例に係る薄膜トラ
ンジスタの構造を示す縦断面図である。なお、図4にお
いて図1(A)に示す部分と同一部分には同一参照符号
を付し、その説明は省略する。
FIG. 4 is a longitudinal sectional view showing a structure of a thin film transistor according to a second reference example of the present invention. In FIG. 4, the same portions as those shown in FIG. 1 (A) are denoted by the same reference numerals, and description thereof will be omitted.

【0025】この参考例の構造は第1参考例のそれとほ
ぼ同一の薄膜構造であるが、光吸収膜23はバックゲー
ト電極として用いられる。したがって、チャネル膜17
の直下の上パッシベーション膜14はゲート絶縁膜とし
て機能する。かかる構造によればオン電極容量の倍加が
実現される。
Although the structure of this embodiment is almost the same as that of the first embodiment, the light absorbing film 23 is used as a back gate electrode. Therefore, the channel film 17
The upper passivation film 14 immediately below the gate electrode functions as a gate insulating film. According to such a structure, doubling of the on-electrode capacitance is realized.

【0026】なお、上記各参考例及び実施例は低温プロ
セスに適合する薄膜トランジスタの構造を示してある
が、多結晶シリコン膜の一部をアンドープのチャネル部
としその両側をソース部及びドレイン部とする構造の高
温プロセスに適合する薄膜トランジスタ構造において
も、光吸収膜を設けても良い。
Each of the above-mentioned reference examples and embodiments shows the structure of a thin film transistor suitable for a low-temperature process. A part of the polycrystalline silicon film is used as an undoped channel part, and both sides thereof are used as a source part and a drain part. A light absorbing film may be provided even in a thin film transistor structure suitable for a high-temperature process of the structure.

【0027】[0027]

【発明の効果】以上説明したように、本発明の構成によ
れば、下記に述べる如き顕著な効果を有することができ
る。
As described above, according to the structure of the present invention, the following remarkable effects can be obtained.

【0028】(a)光吸収膜により、基板裏面からの光
がチャネルに入るのを防ぐことができる。
(A) The light absorbing film can prevent light from the back surface of the substrate from entering the channel.

【0029】(b)光吸収膜は、薄膜トランジスタのソ
ース配線あるいはドレイン配線と同一材料で同一工程で
形成することができる。従って、工程数を増やすことな
く、光吸収膜を形成することができる。また、積層され
る層の数を少なくすることができる。
(B) The light absorbing film can be formed of the same material and in the same step as the source wiring or the drain wiring of the thin film transistor. Therefore, the light absorption film can be formed without increasing the number of steps. Further, the number of layers to be stacked can be reduced.

【0030】[0030]

【0031】[0031]

【0032】[0032]

【図面の簡単な説明】[Brief description of the drawings]

【図1】(A)は本発明の低温プロセスに適用される第
1参考例に係る薄膜トランジスタの構造を示す縦断面図
で、(B)は同構造の平面図である。
FIG. 1A is a longitudinal sectional view showing a structure of a thin film transistor according to a first reference example applied to a low-temperature process of the present invention, and FIG. 1B is a plan view of the same structure.

【図2】(A)乃至(D)は夫々同参考例における要部
プロセスを説明するための縦断面図である。
FIGS. 2A to 2D are longitudinal sectional views for explaining main processes in the reference example.

【図3】本発明の実施例に係る薄膜トランジスタの構造
を示す縦断面図である。
FIG. 3 is a longitudinal sectional view illustrating a structure of a thin film transistor according to an embodiment of the present invention.

【図4】本発明の第2参考例に係る薄膜トランジスタの
構造を示す縦断面図である。
FIG. 4 is a longitudinal sectional view showing a structure of a thin film transistor according to a second reference example of the present invention.

【図5】従来の低温プロセスに適用される薄膜トランジ
スタの構造を示す縦断面図である。
FIG. 5 is a longitudinal sectional view showing a structure of a thin film transistor applied to a conventional low-temperature process.

【図6】(A),(B)は同従来構造においてチャネル
膜を得るまでの工程を説明するための縦断面図である。
FIGS. 6A and 6B are longitudinal sectional views for explaining steps up to obtaining a channel film in the conventional structure.

【符号の説明】[Explanation of symbols]

1…ハードガラス基板 12…下パッシベーション膜 13,13a,23…光吸収膜 14…上パッシベーション膜 15…ソース膜 16…ドレイン膜 17…チャネル膜 18…シリコン酸化膜 19…ゲート電極 20…層間絶縁膜としてのシリコン酸化膜 21…ソース電極 22…画素電極(ドレイン電極) 13b…ソース配線 13…ドレイン配線 DESCRIPTION OF SYMBOLS 1 ... Hard glass substrate 12 ... Lower passivation film 13, 13a, 23 ... Light absorption film 14 ... Upper passivation film 15 ... Source film 16 ... Drain film 17 ... Channel film 18 ... Silicon oxide film 19 ... Gate electrode 20 ... Interlayer insulating film Silicon oxide film 21: Source electrode 22: Pixel electrode (drain electrode) 13b: Source wiring 13: Drain wiring

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/78 627F 627G 21/88 S ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 29/78 627F 627G 21/88 S

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 透明基板上に薄膜トランジスタを形成す
る薄膜トランジスタの製造方法において、 前記透明基板上に導電性を有し且つ高融点材質からなる
光吸収膜を形成する工程と、 前記光吸収膜上にパッシベーション膜を形成する工程
と、 前記パッシベーション膜上に前記薄膜トランジスタのチ
ャネル領域となるシリコンを形成する工程と、 前記シリコン上にゲート絶縁膜を介してゲート電極を形
成する工程とを有し、 前記光吸収膜は、前記光吸収膜に離間し且つ前記薄膜ト
ランジスタに接続されるソース配線あるいはドレイン配
線と同一材料で同一工程で形成されることを特徴とする
薄膜トランジスタの製造方法。
1. A method of manufacturing a thin film transistor for forming a thin film transistor on a transparent substrate, comprising: forming a light absorbing film having conductivity and made of a high melting point material on the transparent substrate; Forming a passivation film, forming silicon to be a channel region of the thin film transistor on the passivation film, and forming a gate electrode on the silicon via a gate insulating film; The method of manufacturing a thin film transistor, wherein the absorbing film is formed in the same step with the same material as a source wiring or a drain wiring connected to the thin film transistor and separated from the light absorbing film.
【請求項2】 透明基板上に形成された導電性を有し且
つ高融点材質からなる光吸収膜と、前記光吸収膜上に形
成されたパッシベーション膜と、前記パッシベーション
膜上に形成された薄膜トランジスタのチャネル領域とな
るシリコンと、前記シリコン上にゲート絶縁膜を介して
形成されたゲート電極とを有し、前記光吸収膜は、前記
光吸収膜に離間し且つ前記薄膜トランジスタに接続され
るソース配線あるいはドレイン配線と同一材料で同一工
程で形成されてなることを特徴とする薄膜トランジス
タ。
2. A light-absorbing film having a conductivity and made of a high melting point material formed on a transparent substrate, a passivation film formed on the light-absorbing film, and a thin film transistor formed on the passivation film. And a gate electrode formed on the silicon via a gate insulating film, wherein the light absorbing film is separated from the light absorbing film and connected to the thin film transistor. Alternatively, the thin film transistor is formed using the same material as the drain wiring in the same step.
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