JP2861785B2 - Method for forming wiring of semiconductor device - Google Patents

Method for forming wiring of semiconductor device

Info

Publication number
JP2861785B2
JP2861785B2 JP6018729A JP1872994A JP2861785B2 JP 2861785 B2 JP2861785 B2 JP 2861785B2 JP 6018729 A JP6018729 A JP 6018729A JP 1872994 A JP1872994 A JP 1872994A JP 2861785 B2 JP2861785 B2 JP 2861785B2
Authority
JP
Japan
Prior art keywords
metal film
forming
wiring
plasma
exposing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP6018729A
Other languages
Japanese (ja)
Other versions
JPH07230993A (en
Inventor
秀信 宮本
英明 川本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nippon Electric Co Ltd filed Critical Nippon Electric Co Ltd
Priority to JP6018729A priority Critical patent/JP2861785B2/en
Priority to GB9502863A priority patent/GB2286721A/en
Publication of JPH07230993A publication Critical patent/JPH07230993A/en
Application granted granted Critical
Publication of JP2861785B2 publication Critical patent/JP2861785B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/02068Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02071Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a delineation, e.g. RIE, of conductive layers

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、半導体装置の配線の形
成方法に関し、特に、アルミニウム又はアルミニウム合
金を主とする金属膜から成る配線パターンを形成するた
めの、半導体装置の配線の形成方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a wiring of a semiconductor device, and more particularly to a method of forming a wiring of a semiconductor device for forming a wiring pattern composed of a metal film mainly composed of aluminum or an aluminum alloy. .

【0002】[0002]

【従来の技術】半導体デバイスの高集積化に伴い、各素
子間を接続するアルミニウム又はアルミニウム合金膜
(以下、総称して単にAl膜とも呼ぶ)を主導電層とす
る金属配線(以下、Al配線とも呼ぶ。)も、更に微細
化および多層化が求められている。このような微細化お
よび多層化の進展は、半導体デバイス表面の凹凸を増加
させ、その上に形成するAl配線のパターン加工をます
ます困難なものにしている。かかる大きな段差上で微細
なAl配線を形成する方法として、Al膜上に形成した酸
化膜をマスクとしてドライエッチングする、金属配線の
形成方法が報告されている(Jpn.J.Appl.Phys.Vol.31(1
992)pp.4376-4380) 。
2. Description of the Related Art With the increase in the degree of integration of semiconductor devices, metal wiring (hereinafter referred to as Al wiring) having an aluminum or aluminum alloy film (hereinafter, also collectively simply referred to as an Al film) as a main conductive layer for connecting each element. ) Are also required to be further miniaturized and multilayered. Such advances in miniaturization and multilayering increase the unevenness of the surface of a semiconductor device, and make the patterning of an Al wiring formed thereon more difficult. As a method of forming a fine Al wiring on such a large step, a method of forming a metal wiring by dry etching using an oxide film formed on the Al film as a mask has been reported (Jpn.J. Appl. Phys. Vol. .31 (1
992) pp. 4376-4380).

【0003】図6(a)及び(b)は夫々、上記金属配
線の形成方法を示す、各工程段階毎の半導体装置の断面
図である。シリコン基板201上にシリコン酸化膜20
2を形成し、次いで、約500オングストローム厚のT
iと、約1000オングストローム厚のTiNとから成る
TiN/Ti層203をスパッタ法により形成する。引き
続き、スパッタ法により、約5000オングストローム
厚のAlCu合金膜204を形成し、次いで、大気中に取
り出さずに、連続して約500オングストローム厚のT
iN膜205を形成する。これにより、アルミニウム又
はアルミニウム合金を主とする金属膜がシリコン酸化膜
202上に形成される。次に、プラズマCVD法によ
り、約2000オングストローム厚のプラズマ酸化膜を
形成する。
FIGS. 6 (a) and 6 (b) are cross-sectional views of a semiconductor device at each process step, showing a method of forming the above-mentioned metal wiring. Silicon oxide film 20 on silicon substrate 201
2 and then about 500 Å thick T
A TiN / Ti layer 203 made of i and TiN having a thickness of about 1000 angstroms is formed by a sputtering method. Subsequently, an AlCu alloy film 204 having a thickness of about 5000 angstroms is formed by a sputtering method.
An iN film 205 is formed. Thus, a metal film mainly composed of aluminum or an aluminum alloy is formed on silicon oxide film 202. Next, a plasma oxide film having a thickness of about 2000 angstroms is formed by a plasma CVD method.

【0004】次いで、公知のフォトリソグラフィー技術
を用いて、図示しないレジストパターンを形成し、この
レジストパターンをマスクとして、CF4/CHF3/A
rの混合ガスプラズマを用いたRIE(反応性イオンエ
ッチング)により、前記プラズマ酸化膜をドライエッチ
ングして、これからマスク酸化膜パターン206を形成
する(図6(a))。
Next, a resist pattern (not shown) is formed by using a known photolithography technique, and CF 4 / CHF 3 / A is formed using the resist pattern as a mask.
The plasma oxide film is dry-etched by RIE (reactive ion etching) using mixed gas plasma of r , and a mask oxide film pattern 206 is formed from this (FIG. 6A).

【0005】引き続き、マスク酸化膜パターン206を
マスクとし、Cl2およびN2の混合ガスプラズマを用い
たRIEにより、上記TiN/AlCu/TiN/Tiの積
層膜から成る金属膜203〜205をドライエッチング
して、図6(b)に示す構造を得る。同図に示すよう
に、エッチングされたマスク酸化膜パターンが、Al配
線パターンの側壁に付着し、Al配線パターンの側壁保
護膜207を形成する。このため、当該エッチング中に
おいて、金属膜のサイドエッチングが抑制され、得られ
る配線パターンについて、良好な異方性形状が得られ
る。
Subsequently, using the mask oxide film pattern 206 as a mask, RIE using a mixed gas plasma of Cl 2 and N 2 is performed to dry-etch the metal films 203 to 205 made of the laminated film of TiN / AlCu / TiN / Ti. Thus, the structure shown in FIG. 6B is obtained. As shown in the figure, the etched mask oxide film pattern adheres to the side wall of the Al wiring pattern to form a side wall protective film 207 of the Al wiring pattern. Therefore, during the etching, side etching of the metal film is suppressed, and a favorable anisotropic shape can be obtained for the obtained wiring pattern.

【0006】[0006]

【発明が解決しようとする課題】上記報告された従来の
半導体装置の配線の形成方法では、エッチングされたマ
スク酸化膜が、Al膜のエッチング時にAl膜パターンの
側壁に付着して、その側壁保護膜として作用するので、
得られるAl配線パターンについて、良好な異方性形状
を得ることができる。
In the above-described conventional method for forming a wiring of a semiconductor device, the etched mask oxide film adheres to the side wall of the Al film pattern when the Al film is etched, and the side wall is protected. Acting as a membrane,
A good anisotropic shape can be obtained for the obtained Al wiring pattern.

【0007】ところが、上記方法で得られたAl配線で
は、側壁保護膜にエッチングガスとして用いられた塩素
が含まれており、この塩素の存在に起因してAl配線パ
ターンにアフターコロージョンが発生することから、半
導体装置のAl配線の長期的な信頼性が損なわれる欠点
があった。
However, in the Al wiring obtained by the above method, chlorine used as an etching gas is contained in the sidewall protective film, and after-corrosion occurs in the Al wiring pattern due to the presence of the chlorine. Therefore, there is a disadvantage that the long-term reliability of the Al wiring of the semiconductor device is impaired.

【0008】上記に鑑み、本発明は、基板上部にAl配
線を形成するにあたって、良好な異方性形状と共に長期
的な信頼性が高い微細なAl配線パターンを多層に形成
することが出来る、半導体装置の配線の形成方法を提供
することを目的とする。
In view of the above, the present invention provides a semiconductor device capable of forming a multi-layer fine Al wiring pattern having a long-term reliability with a good anisotropic shape when forming an Al wiring on a substrate. An object of the present invention is to provide a method for forming wiring of a device.

【0009】[0009]

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の配線の形成方法は、基板の主
面上部にアルミニウム又はアルミニウム合金を主とする
金属膜を形成する工程と、該金属膜上に酸化膜を形成す
る工程と、該酸化膜を異方性エッチングして酸化膜パタ
ーンに形成する工程と、Cl2及びN2の混合ガスプラ
ズマを用いたRIEにより前記酸化膜パターンをマスク
として前記金属膜を異方性エッチングして金属膜パター
ンを形成する工程とを備え、前記金属膜の異方性エッチ
ングに引き続き、前記金属膜パターンを、大気にさらす
ことなく、三塩化ホウ素を主成分とするガスプラズマに
さらす工程とを含むことを特徴とする。また、前記三塩
化ホウ素を主成分とするガスプラズマに変えて三臭化ホ
ウ素を主成分とするガスプラズマを採用することができ
る。また、前記ガスプラズマに金属膜パターンをさらす
工程は、前記金属膜パターンの側壁に形成されたAl、
O、N、Si及びClを含む側壁膜を除去する工程であ
ることを特徴とする。
In order to achieve the above object, a method for forming a wiring of a semiconductor device according to the present invention comprises a step of forming a metal film mainly composed of aluminum or an aluminum alloy on a main surface of a substrate. Forming an oxide film on the metal film, anisotropically etching the oxide film to form an oxide film pattern, and a gas mixture of Cl2 and N2.
Anisotropically etching the metal film using the oxide film pattern as a mask by RIE using a plasma to form a metal film pattern.
Forming a metal plasma pattern , exposing the metal film pattern to a gas plasma containing boron trichloride as a main component without exposing the metal film pattern to the atmosphere following the anisotropic etching of the metal film.
And exposing step. In addition, the trisalt
Change to gas plasma containing boron
Gas plasma mainly composed of urine can be adopted
You. Further, the metal film pattern is exposed to the gas plasma.
A step of forming Al on a sidewall of the metal film pattern;
Removing the sidewall film containing O, N, Si and Cl.
It is characterized by that.

【0010】上記配線の形成方法が、更に、前記ガスプ
ラズマに金属膜パターンをさらす工程に引き続き、金属
パターンを、大気にさらすことなく、酸素および水
素を含みハロゲン元素を実質的に含まないガスのダウン
フロープラズマにさらす工程を含むことが好ましい。こ
ダウンフロープラズマに金属膜パターンをさらす工程
は、基板温度を240℃以上として行なうことが特に好
ましい。
[0010] method for forming the wiring, furthermore, following the step of exposing the metal layer pattern to said gas plasma, without metal film pattern, without exposure to the atmosphere, a halogen element essentially comprises oxygen and hydrogen Gas down
Preferably, the method includes a step of exposing to flow plasma . The step of exposing the metal film pattern to the downflow plasma is particularly preferably performed at a substrate temperature of 240 ° C. or higher.

【0011】[0011]

【作用】酸化膜をマスクとして、塩素を含むガスプラズ
マによりアルミニウム又はアルミニウム合金を主とする
金属膜を異方性エッチングした直後では、得られたAl
配線パターンの側壁にAl、O、Si、Clを含んだ保護
膜が形成されている。この保護膜を除去するためには、
Al、Al23、Si、SiO2を同時にエッチング除去で
きる工程が必要となる。
Immediately after the metal film mainly composed of aluminum or aluminum alloy is anisotropically etched by gas plasma containing chlorine using the oxide film as a mask, the obtained Al
A protective film containing Al, O, Si, and Cl is formed on the side wall of the wiring pattern. In order to remove this protective film,
It is necessary to have a process capable of simultaneously removing Al, Al 2 O 3 , Si, and SiO 2 by etching.

【0012】本発明の半導体装置の配線の形成方法で
は、金属膜の異方性エッチングに引き続き、金属膜を大
気にさらすことなく、BCl3およびBBr3の少なくとも
一種類を含むガスプラズマに金属膜をさらすことで、金
属膜のプラズマ処理を行なってAl、O、Si、Clを含
んだ側壁保護膜を除去することにより、Clの存在に起
因する金属膜のアフターコロージョンを防止する。
In the method for forming a wiring of a semiconductor device according to the present invention, subsequent to the anisotropic etching of the metal film, the metal film is exposed to a gas plasma containing at least one of BCl 3 and BBr 3 without exposing the metal film to the atmosphere. By exposing the metal film, plasma treatment of the metal film is performed to remove the side wall protective film containing Al, O, Si, and Cl, thereby preventing after-corrosion of the metal film due to the presence of Cl.

【0013】本発明の半導体装置の配線の形成方法が、
前記BCl3及びBBr3の少なくとも一種類を含むガスプ
ラズマに金属膜をさらす工程に引き続き、金属膜を大気
にさらすことなく、酸素および水素を含みハロゲン元素
を含まないガスプラズマに金属膜をさらす工程を更に含
むこととすれば、残留する塩素を実質的に完全に除去す
ることができ、塩素に起因する金属膜のアフターコロー
ジョンを更によく防止できる。
The method for forming a wiring of a semiconductor device according to the present invention comprises:
Following the step of exposing the metal film to a gas plasma containing at least one of BCl 3 and BBr 3 , exposing the metal film to a gas plasma containing oxygen and hydrogen and containing no halogen element without exposing the metal film to the atmosphere Is included, residual chlorine can be substantially completely removed, and after-corrosion of the metal film due to chlorine can be further prevented.

【0014】[0014]

【実施例】以下、本発明について更に図面を参照して説
明する。図1(a)〜(c)は夫々、本発明の一実施例
に係る半導体装置の配線の形成方法を示すための、各工
程段階毎の半導体集積回路の断面図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be described below with reference to the accompanying drawings. FIGS. 1A to 1C are cross-sectional views of a semiconductor integrated circuit in each process step, each showing a method for forming a wiring of a semiconductor device according to an embodiment of the present invention.

【0015】本実施例方法では、まず、シリコン基板1
01上にシリコン酸化膜102を形成し、次いで、約5
00オングストローム厚のTiと、約1000オングス
トローム厚のTiNとから成るTiN/Ti層103を、
スパッタ法により形成する。引き続き、スパッタ法によ
り、約5000オングストローム厚のAlCu合金膜10
4を形成し、次いで、大気中に取り出さずに、連続して
約500オングストローム厚のTiN膜105を形成す
る。これにより、アルミニウム合金を主とする金属膜が
シリコン酸化膜102上に形成される。次に、プラズマ
CVD法により、約2000オングストローム厚のプラ
ズマ酸化膜を形成する。
In the method of this embodiment, first, the silicon substrate 1
01, a silicon oxide film 102 is formed,
A TiN / Ti layer 103 consisting of 00 Å thick Ti and about 1000 Å thick TiN;
It is formed by a sputtering method. Subsequently, the AlCu alloy film 10 having a thickness of about 5000 Å is formed by sputtering.
Next, a TiN film 105 having a thickness of about 500 Å is continuously formed without being taken out to the atmosphere. Thereby, a metal film mainly composed of an aluminum alloy is formed on silicon oxide film 102. Next, a plasma oxide film having a thickness of about 2000 angstroms is formed by a plasma CVD method.

【0016】次いで、公知のフォトリソグラフィー技術
を用いて、図示しないレジストパターンを形成し、この
レジストパターンをマスクとして、CF4/CHF3/A
rの混合ガスプラズマを用いたRIE(反応性イオンエ
ッチング)により、前記プラズマ酸化膜をドライエッチ
ングして、これからマスク酸化膜パターン106を形成
する(図1(a))。
Next, a resist pattern (not shown) is formed by using a known photolithography technique, and CF 4 / CHF 3 / A is formed using the resist pattern as a mask.
The plasma oxide film is dry-etched by RIE (reactive ion etching) using a mixed gas plasma of r , and a mask oxide film pattern 106 is formed from this (FIG. 1A).

【0017】引き続き、マスク酸化膜パターン106を
マスクとし、Cl2およびN2の混合ガスプラズマを用い
たRIEにより、上記TiN/AlCu/TiN/Tiの積
層膜から成る金属膜103〜105をドライエッチング
して、図1(b)に示す構造を得る。このときのエッチ
ング条件は、例えば、ガスの混合比としてCl2:N2
63:13(sccm比)を、圧力として5mTorr
を、RFパワーとして500Wを夫々採用する。
Subsequently, using the mask oxide film pattern 106 as a mask, RIE using a mixed gas plasma of Cl 2 and N 2 is performed to dry-etch the metal films 103 to 105 made of the laminated film of TiN / AlCu / TiN / Ti. Thus, the structure shown in FIG. 1B is obtained. The etching conditions at this time are, for example, Cl 2 : N 2 =
63:13 (sccm ratio) as a pressure of 5 mTorr
And 500 W as RF power.

【0018】金属膜のプラズマエッチング直後には、得
られたAl配線パターンの側壁には、側壁保護膜107
が形成されている。この側壁保護膜107の組成を、A
lCu合金膜104の側部においてマイクロオージェ分析
法(μ−AES)によって分析した。その結果を図2
(a)に示す。同図では、横軸はArスパッタ量をSiO
2換算した値(オングストローム)で示され、縦軸は計
測された各元素の原子濃度(%)で示されている。側壁
保護膜107は、Al、O、N、Si、Clを含み、Si
2換算で400〜500オングストローム厚の膜であ
る。
Immediately after the plasma etching of the metal film, the side wall protective film 107 is formed on the side wall of the obtained Al wiring pattern.
Are formed. The composition of the sidewall protective film 107 is represented by A
The side of the lCu alloy film 104 was analyzed by micro Auger analysis (μ-AES). Figure 2 shows the result.
(A). In this figure, the horizontal axis represents the SiO the A r sputtering amount
The value is expressed in terms of 2 (angstrom), and the vertical axis is the measured atomic concentration (%) of each element. The sidewall protective film 107 contains Al, O, N, Si, Cl, and Si.
The film has a thickness of 400 to 500 angstroms in terms of O 2 .

【0019】図2(a)から理解できるように、側壁保
護膜107とAlCu合金膜104の界面にはClがトラ
ップされている。このようにClを含む側壁膜が付着し
たままで基板を大気中に取り出した場合には、Clに起
因するアフターコロージョンがAl膜に発生し、Al配
線に致命的な不良が発生するおそれがある。また、この
ような側壁膜が付着したAl配線は長期的な信頼性で問
題がある。
As can be understood from FIG. 2A, Cl is trapped at the interface between the side wall protective film 107 and the AlCu alloy film 104. When the substrate is taken out into the atmosphere with the Cl-containing side wall film adhered, after-corrosion due to Cl occurs in the Al film, and a fatal defect may occur in the Al wiring. . Further, the Al wiring to which such a sidewall film adheres has a problem in long-term reliability.

【0020】そこで、本実施例においては、上記ドライ
エッチング直後のシリコン基板を真空チャンバー内に保
持したまま、引き続き、三塩化ホウ素(BCl3)を含む
ガスプラズマを用いたRIEにより、上記Al、O、
N、Si、Clを含む側壁膜を除去する。この工程を採
用することにより、側壁保護膜107が除去された構造
(図1(c))が得られる。このときのBCl3プラズマ
による処理条件は、例えば、BCl3の流量を50scc
m、圧力を10mTorr、RFパワーを200W、エッ
チング時間を30秒として行う。
Therefore, in the present embodiment, while the silicon substrate immediately after the dry etching is held in a vacuum chamber, the Al and O are continuously subjected to RIE using a gas plasma containing boron trichloride (BCl 3 ). ,
The sidewall film containing N, Si, and Cl is removed. By adopting this step, a structure (FIG. 1C) in which the sidewall protective film 107 is removed can be obtained. At this time, the processing conditions using the BCl 3 plasma include, for example, a flow rate of BCl 3 of 50 scc.
m, the pressure is 10 mTorr, the RF power is 200 W, and the etching time is 30 seconds.

【0021】図2(b)は、BCl3によるプラズマ処理
を行った後のAl配線側壁の成分の分析結果を、同図
(a)と同様に示す。図2(b)を参照すると、Al以
外の成分が全て大きく減少していることから、前記プラ
ズマ処理によりAl配線から側壁保護膜の大半が除去さ
れることが理解できる。また、Clを含む層が側壁の最
表面に現れていることも示されている。この側壁表面に
付着しているClを除去することにより、Clに起因する
アフターコロージョンを実質的に完全に防止でき、従っ
て、長期的にも信頼性の高いAl配線を形成することが
可能である。
FIG. 2B shows the result of analyzing the components of the side wall of the Al wiring after the plasma treatment with BCl 3 , similarly to FIG. 2A. Referring to FIG. 2B, it can be understood that most of the sidewall protection film is removed from the Al wiring by the plasma treatment, since all components other than Al are greatly reduced. It is also shown that the layer containing Cl appears on the outermost surface of the side wall. By removing Cl adhering to the side wall surface, after-corrosion caused by Cl can be substantially completely prevented, and therefore, a highly reliable Al wiring can be formed even in the long term. .

【0022】本実施例では、上記側壁表面のClを除去
するために、BCl3プラズマ処理が終了したシリコン
基板を、真空内搬送により別チャンバーに搬送し、そこ
で、酸素および水素を含みハロゲンを実質的に含まない
ガス、例えばCH3OHのガスプラズマを利用したダウ
ンフロープラズマによる処理を行う。この処理によりA
l配線の側壁表面に付着したClを実質的に完全に除去
でき、その後シリコン基板を大気に取り出した後に生ず
るアフターコロージョンの発生を抑えることができる。
ダウンフロープラズマ処理における条件は、例えば、C
3OHの流量を100sccm、圧力を1.2Torr、
マイクロ波パワーを1000W、ウエハーステージ温度
を200℃、処理時間を120秒とする。
In this embodiment, in order to remove Cl from the side wall surface, the silicon substrate after the BCl 3 plasma treatment is transferred to another chamber by vacuum transfer, where halogen containing oxygen and hydrogen is substantially contained. The process is performed by a down-flow plasma using a gas plasma that is not included in the gas, for example, CH 3 OH. By this processing, A
Cl adhered to the side wall surface of the l-wiring can be substantially completely removed, and after-corrosion occurring after the silicon substrate is taken out to the atmosphere can be suppressed.
The conditions in the downflow plasma processing are, for example, C
H 3 OH flow rate is 100 sccm, pressure is 1.2 Torr,
The microwave power is 1000 W, the wafer stage temperature is 200 ° C., and the processing time is 120 seconds.

【0023】図3〜図5は夫々、上記実施例の効果を示
す図で、上述のBCl3プラズマ処理の条件およびダウン
フロープラズマ処理の条件を一部変更し、その変更した
処理条件とそれから得られた配線のコロージョン数との
関係を示している。以下、夫々について説明する。な
お、下記で特定されないプラズマ条件は、何れも上述の
条件を採用したものである。
FIGS. 3 to 5 are diagrams showing the effects of the above embodiment, in which the above-mentioned BCl 3 plasma processing conditions and down-flow plasma processing conditions are partially changed, and the changed processing conditions and the results obtained therefrom are shown. It shows the relationship with the number of corrosion of the given wiring. Hereinafter, each of them will be described. In addition, all the plasma conditions not specified below adopt the above-mentioned conditions.

【0024】図3は、BCl3プラズマ処理における処理
時間のみを変え、その他の条件は上述の通りとして、ア
フターコロージョン発生数の処理時間依存性を調べた結
果を示している。同図では、この依存性を、ダウンフロ
ープラズマ処理後に大気中に放置した経過時間が24時
間(a)、48時間(b)の夫々の場合について示して
いる。同図から理解できるように、コロージョン発生数
は、BCl3プラズマ処理の継続時間が長くなるに従って
減少し、30sec以下のプラズマ処理時間では、その後
大気中に放置するとコロージョンが発生し、また、30
sec以上のBCl3プラズマ処理時間を採用した場合に
は、コロージョンを実質的に完全に除去できる。
FIG. 3 shows the result of examining the processing time dependency of the number of after-corrosion occurrences under the condition that only the processing time in the BCl 3 plasma processing is changed and other conditions are as described above. In the same figure, this dependency is shown for the case where the elapsed time left in the air after the downflow plasma treatment is 24 hours (a) and 48 hours (b). As can be understood from the figure, the number of occurrences of corrosion decreases as the duration of the BCl 3 plasma treatment increases, and if the plasma treatment time is 30 seconds or less, the corrosion occurs when the plasma treatment is left in the air.
When the BCl 3 plasma processing time of sec or more is adopted, the corrosion can be substantially completely removed.

【0025】図4は、ダウンフロープラズマ処理におい
て、ガス条件を種々に変えることで実質的にCH3OH
の流量を変更し、処理後24時間放置した後に発生した
コロージョン数のダウンフロー処理時間依存性を、それ
以前にBCl3プラズマ処理を行なわなかった場合
(c)、およびBCl3プラズマ処理を30sec行なった
場合(d)の夫々について調べた結果を示している。同
図から、BCl3プラズマ処理の有効性が確認でき、ま
た、CH3OHの流量が100sccm以上で、アフタ
ーコロージョンの発生を実質的に完全に防止できること
が理解できる。ダウンフロープラズマ処理のガス中に水
素含有量が多いほどコロージョン防止効果が大きい。
FIG. 4 shows that in the down flow plasma processing, CH 3 OH is substantially changed by changing various gas conditions.
Of the number of corrosions occurring after standing for 24 hours after the treatment, the downflow treatment time dependence was determined, when the BCl 3 plasma treatment was not performed before (c), and the BCl 3 plasma treatment was performed for 30 seconds. The results obtained by examining each of the cases (d) are shown. From this figure, it can be seen that the effectiveness of the BCl 3 plasma treatment can be confirmed, and that the after-corrosion can be substantially completely prevented when the flow rate of CH 3 OH is 100 sccm or more. The greater the hydrogen content in the gas for the downflow plasma treatment, the greater the effect of preventing corrosion.

【0026】図5は、BCl3プラズマ処理を15sec行
ない、次いで、CH3OHによるダウンフロープラズマ
処理を90sec行なった場合について、ダウンフロープ
ラズマ処理での基板温度を変え、コロージョン発生数の
基板温度依存性を、処理後の放置時間が24時間(e)
および48時間(f)の夫々について調べた結果を示し
ている。同図に見るごとく、ダウンフロープラズマ処理
では、基板温度が200℃以上でアフターコロージョン
防止効果が現れ、また、基板温度が240℃以上で充分
なアフターコロージョン防止効果が得られる。この場
合、ダウンフロープラズマ処理での基板温度を240℃
以上とすることにより、ダウンフロープラズマ処理に要
する時間およびBCl3プラズマ処理に要する時間の短縮
が可能となり、全体のスループット向上が可能となる。
FIG. 5 shows the case where the BCl 3 plasma treatment is performed for 15 seconds, and then the down flow plasma treatment with CH 3 OH is performed for 90 seconds. 24 hours after treatment (e)
And the results obtained by examining each of 48 hours (f). As shown in the figure, in the down-flow plasma treatment, an after-corrosion preventing effect appears at a substrate temperature of 200 ° C. or higher, and a sufficient after-corrosion preventing effect can be obtained at a substrate temperature of 240 ° C. or higher. In this case, the substrate temperature in the down-flow plasma processing is 240 ° C.
With more, reducing the time required for time and BCl 3 plasma processing required for down-flow plasma processing becomes possible, thereby enabling the overall increased throughput.

【0027】上記実施例では、Al膜のドライエッチン
グ時に形成された酸化膜から成る側壁膜を、BCl3ガス
プラズマ処理により除去し、引き続きCH3OHのガス
プラズマによるダウンフロープラズマ処理を行うこと
で、残留するClを実質的に完全に除去することによ
り、コロージョン発生を有効に抑え、これにより信頼性
の高いAl配線の形成を可能とするものである。
In the above embodiment, the side wall film made of the oxide film formed at the time of dry etching of the Al film is removed by BCl 3 gas plasma treatment, and then downflow plasma treatment by CH 3 OH gas plasma is performed. By substantially completely removing the remaining Cl, the occurrence of corrosion is effectively suppressed, thereby making it possible to form a highly reliable Al wiring.

【0028】なお、上記実施例の構成は例示であり、本
発明の半導体装置の配線の形成方法は、上記実施例の構
成にのみ限定されるものではない。例えば、上記実施例
では、BCl3ガスのプラズマ処理を行なった例を挙げた
が、BCl3に代えてBBr3(三臭化ホウ素)を採用する
ことができる。
The configuration of the above embodiment is an exemplification, and the method of forming the wiring of the semiconductor device of the present invention is not limited to the configuration of the above embodiment. For example, in the above embodiment, the example in which the plasma treatment of the BCl 3 gas is performed has been described, but BBr 3 (boron tribromide) can be employed instead of BCl 3 .

【0029】[0029]

【発明の効果】以上説明したように、本発明の半導体装
置の配線の形成方法は、アルミニウム又はアルミニウム
合金を主とする金属膜を形成する工程と、金属膜上に酸
化膜を形成する工程と、酸化膜を異方性エッチングして
酸化膜パターンに形成する工程と、Cl2及びN2の混
合ガスプラズマを用いたRIEにより酸化膜パターンを
マスクとして金属膜を異方性エッチングして金属膜パタ
ーンを形成する工程とを備え、金属膜の異方性エッチン
グに引き続き、金属膜パターンを、大気にさらすことな
く、三塩化ホウ素または三臭化ホウ素を主成分とするガ
スプラズマにさらす工程を採用したことにより、Al配
線と側壁保護膜との界面に存在するClを除去すること
ができるので、Clに起因するアフターコロージョンの
発生を抑え、異方性形状が良好で且つ長期的に信頼性が
高いAl配線を形成することが可能となる。
As described above, the method for forming a wiring of a semiconductor device according to the present invention comprises the steps of forming a metal film mainly composed of aluminum or an aluminum alloy, and forming an acid on the metal film.
Forming oxide film and anisotropically etching oxide film
Forming an oxide film pattern and mixing Cl2 and N2.
Oxide film pattern by RIE using combined gas plasma
Anisotropically etching the metal film as a mask to pattern the metal film
Forming an anisotropic etchant of the metal film.
Do not expose the metal film pattern to the atmosphere
Gas containing boron trichloride or boron tribromide as the main component
By adopting the step of exposing to plasma, Cl present at the interface between the Al wiring and the side wall protective film can be removed. In addition, it is possible to form a highly reliable Al wiring in a long term.

【0030】また、前記三塩化ホウ素または三臭化ホウ
素のガスプラズマに金属膜パターンをさらす工程に引き
続き、金属膜パターンを、大気中にさらすことなく、酸
素および水素を含みハロゲン元素を実質的に含まない
スのダウンフロープラズマにさらす工程を更に含むこと
により、金属膜パターンの側壁表面に付着したClをも
除去できるので、Al配線に生じるアフターコロージョ
ンの防止を更に有効に行うことが出来る。
The above-mentioned boron trichloride or boron tribromide
Following the step of exposing the metal layer pattern to a gas plasma containing a metal film pattern, not including without exposing to the atmosphere, a halogen element include oxygen and hydrogen substantially moth
The method further includes a step of exposing the metal film pattern to the side wall surface, thereby removing Cl adhered to the side wall surface of the metal film pattern , thereby more effectively preventing after-corrosion occurring in the Al wiring. .

【図面の簡単な説明】[Brief description of the drawings]

【図1】(a)〜(c)は夫々、本発明の一実施例の半
導体装置の配線の形成方法を示すための、半導体装置の
各工程段階毎の断面図。
FIGS. 1A to 1C are cross-sectional views of a semiconductor device at respective process steps, illustrating a method for forming a wiring of a semiconductor device according to an embodiment of the present invention;

【図2】(a)および(b)は夫々、BCl3ガスプラズ
マ処理を行う前後のAl配線側壁の成分のマイクロオー
ジェ分析法による分析結果を示すグラフ。
FIGS. 2A and 2B are graphs showing the results of micro Auger analysis of components on the side walls of Al wiring before and after BCl 3 gas plasma treatment, respectively.

【図3】Al配線のアフターコロージョン防止効果に対
するBCl3プラズマによる処理時間の依存性を示すグラ
フ。
FIG. 3 is a graph showing the dependency of the treatment time by BCl 3 plasma on the after-corrosion prevention effect of the Al wiring.

【図4】Al配線のアフターコロージョン防止効果に対
するBCl3処理の有無およびダウンフロー処理のガス条
件の依存性を示すグラフ。
FIG. 4 is a graph showing the dependency of the after-corrosion prevention effect of Al wiring on the presence or absence of BCl 3 treatment and the gas conditions of the downflow treatment.

【図5】Al配線のアフターコロージョン防止効果に対
するダウンフロープラズマ処理での基板温度依存性を示
すグラフ。
FIG. 5 is a graph showing a substrate temperature dependency in a downflow plasma process with respect to an after-corrosion prevention effect of an Al wiring.

【図6】(a)および(b)は夫々、従来の半導体装置
の配線の形成方法を示すための、各工程段階毎の半導体
装置の断面図。
FIGS. 6A and 6B are cross-sectional views of a semiconductor device at respective process stages, showing a conventional method for forming a wiring of a semiconductor device.

【符号の説明】 101、201 シリコン基板 102、202 シリコン酸化膜 103、203 TiN/Ti層 104、204 AlCu合金膜 105、205 TiN層 106、206 マスク酸化膜パターン 107、207 側壁保護膜DESCRIPTION OF SYMBOLS 101, 201 Silicon substrate 102, 202 Silicon oxide film 103, 203 TiN / Ti layer 104, 204 AlCu alloy film 105, 205 TiN layer 106, 206 Mask oxide film pattern 107, 207 Side wall protective film

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) H01L 21/3205 H01L 21/3213 H01L 21/3065 H01L 21/768──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H01L 21/3205 H01L 21/3213 H01L 21/3065 H01L 21/768

Claims (5)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 基板の主面上部にアルミニウム又はアル
ミニウム合金を主とする金属膜を形成する工程と、該金
属膜上に酸化膜を形成する工程と、該酸化膜を異方性エ
ッチングして酸化膜パターンに形成する工程と、Cl2
及びN2の混合ガスプラズマを用いたRIEにより前記
酸化膜パターンをマスクとして前記金属膜を異方性エッ
チングして金属膜パターン形成する工程とを備える半
導体装置の配線の形成方法において、 前記金属膜の異方性エッチングに引き続き、前記金属膜
パターンを、大気にさらすことなく、三塩化ホウ素を
成分とするガスプラズマにさらす工程を有することを特
徴とする半導体装置の配線の形成方法。
A step of forming a metal film mainly composed of aluminum or an aluminum alloy on a main surface of a substrate, a step of forming an oxide film on the metal film, and anisotropically etching the oxide film. forming the oxide film pattern, Cl2
Forming a metal film pattern by anisotropically etching the metal film using the oxide film pattern as a mask by RIE using a mixed gas plasma of N2 and N2. Following the anisotropic etching of step 3, the metal film pattern is mainly exposed to boron trichloride without being exposed to the air.
A method for forming a wiring of a semiconductor device, comprising a step of exposing to gas plasma as a component .
【請求項2】 前記三塩化ホウ素を主成分とするガスプ
ラズマに変えて三臭化ホウ素を主成分とするガスプラズ
マを使用する、請求項1に記載の半導体装置の配線の形
成方法。
2. The method according to claim 1, wherein a gas plasma mainly containing boron tribromide is used instead of the gas plasma mainly containing boron trichloride.
【請求項3】 前記ガスプラズマに金属膜パターンをさ
らす工程が、前記金属膜パターンの側壁に形成された
l、O、N、Si及びClを含む側壁膜を除去する工程
である、請求項1又は2に記載の半導体装置の配線の形
成方法。
Wherein exposing the metal layer pattern to said gas plasma, formed in the side wall of the metal film pattern A
3. The method for forming a wiring of a semiconductor device according to claim 1, wherein the method is a step of removing a sidewall film containing 1, O, N, Si and Cl .
【請求項4】 前記ガスプラズマに金属膜パターンをさ
らす工程に引き続き、前記金属膜パターンを、大気中に
さらすことなく、酸素および水素を含みハロゲン元素を
実質的に含まないガスのダウンフロープラズマにさらす
工程を更に含む、請求項1乃至3のいずれか一に記載の
半導体装置の配線の形成方法。
4. Following the step of exposing the metal film pattern to the gas plasma, exposing the metal film pattern to a down-flow plasma of a gas containing oxygen and hydrogen and substantially containing no halogen element without exposing the metal film pattern to the atmosphere. 4. The method for forming a wiring of a semiconductor device according to claim 1, further comprising the step of exposing.
【請求項5】 前記ダウンフロープラズマに金属膜パタ
ーンをさらす工程が、基板温度240℃以上の範囲で行
われる、請求項4に記載の半導体装置の配線の形成方
法。
5. The method according to claim 4, wherein the step of exposing the metal film pattern to the downflow plasma is performed at a substrate temperature of 240 ° C. or higher .
JP6018729A 1994-02-15 1994-02-15 Method for forming wiring of semiconductor device Expired - Fee Related JP2861785B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP6018729A JP2861785B2 (en) 1994-02-15 1994-02-15 Method for forming wiring of semiconductor device
GB9502863A GB2286721A (en) 1994-02-15 1995-02-14 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6018729A JP2861785B2 (en) 1994-02-15 1994-02-15 Method for forming wiring of semiconductor device

Publications (2)

Publication Number Publication Date
JPH07230993A JPH07230993A (en) 1995-08-29
JP2861785B2 true JP2861785B2 (en) 1999-02-24

Family

ID=11979763

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6018729A Expired - Fee Related JP2861785B2 (en) 1994-02-15 1994-02-15 Method for forming wiring of semiconductor device

Country Status (2)

Country Link
JP (1) JP2861785B2 (en)
GB (1) GB2286721A (en)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100291585B1 (en) * 1997-07-25 2001-11-30 윤종용 Method for etching metal layer of semiconductor device
US6177353B1 (en) * 1998-09-15 2001-01-23 Infineon Technologies North America Corp. Metallization etching techniques for reducing post-etch corrosion of metal lines
JP2000138224A (en) 1998-11-04 2000-05-16 Fujitsu Ltd Method for manufacturing semiconductor device
JP4646346B2 (en) * 2000-01-28 2011-03-09 パナソニック株式会社 Manufacturing method of electronic device
US7772097B2 (en) 2007-11-05 2010-08-10 Asm America, Inc. Methods of selectively depositing silicon-containing films
JP5877658B2 (en) * 2011-06-14 2016-03-08 ローム株式会社 Semiconductor device and manufacturing method thereof
CN102956430A (en) * 2012-05-25 2013-03-06 深圳市华星光电技术有限公司 Method for replacing helium atoms on film layer

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1059882A (en) * 1976-08-16 1979-08-07 Northern Telecom Limited Gaseous plasma etching of aluminum and aluminum oxide
JPS6033367A (en) * 1983-08-04 1985-02-20 Nec Corp Dry etching method of aluminum
US5219485A (en) * 1985-10-11 1993-06-15 Applied Materials, Inc. Materials and methods for etching silicides, polycrystalline silicon and polycides
US4809851A (en) * 1987-04-03 1989-03-07 World Container Corporation Collapsible container
JP2558738B2 (en) * 1987-09-25 1996-11-27 株式会社東芝 Surface treatment method
JPH02189919A (en) * 1989-01-18 1990-07-25 Nec Corp Dry etching method
JP3016261B2 (en) * 1991-02-14 2000-03-06 ソニー株式会社 Method for manufacturing semiconductor device
JPH0547721A (en) * 1991-08-20 1993-02-26 Sony Corp Etching method
JPH05102142A (en) * 1991-10-04 1993-04-23 Sony Corp Method for forming aluminum metallic pattern
JPH05160084A (en) * 1991-12-11 1993-06-25 Fujitsu Ltd Manufacture of semiconductor device

Also Published As

Publication number Publication date
JPH07230993A (en) 1995-08-29
GB2286721A (en) 1995-08-23
GB9502863D0 (en) 1995-04-05

Similar Documents

Publication Publication Date Title
JP3257533B2 (en) Wiring formation method using inorganic anti-reflection film
US5930664A (en) Process for preventing corrosion of aluminum bonding pads after passivation/ARC layer etching
JP2000311899A (en) Manufacture of semiconductor device
JP2003504693A (en) Photoresist removal process using forming gas plasma
JP2861785B2 (en) Method for forming wiring of semiconductor device
US5968711A (en) Method of dry etching A1Cu using SiN hard mask
JPH09298199A (en) Semiconductor device and its manufacture
US5854134A (en) Passivation layer for a metal film to prevent metal corrosion
JP3282314B2 (en) Method of forming aluminum-based metal pattern
US7547639B2 (en) Selective surface exposure, cleans and conditioning of the germanium film in a Ge photodetector
US6296988B1 (en) Method for forming a mental wiring pattern on a semiconductor device
JP3082396B2 (en) Method for manufacturing semiconductor device
JPH0513534B2 (en)
JP4559565B2 (en) Method for forming metal wiring
JP3371170B2 (en) Method for manufacturing semiconductor device
US6103633A (en) Method for cleaning metal precipitates in semiconductor processes
JP2000357734A (en) Manufacture of semiconductor device
JPH05121378A (en) Method of manufacturing semiconductor device
JP2001351974A (en) Manufacturing method of semiconductor device
JPH11238732A (en) Wiring structure and formation of bonding pad opening
JPH11145282A (en) Etching method
JP2808591B2 (en) Semiconductor device
JPH03198331A (en) Manufacture of semiconductor device
JPH05183058A (en) Manufacture of semiconductor device
KR100284311B1 (en) Method of manufacturing semiconductor device for improving via contact resistance

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19980421

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 19981110

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071211

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081211

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091211

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091211

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101211

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101211

Year of fee payment: 12

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101211

Year of fee payment: 12

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111211

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111211

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121211

Year of fee payment: 14

LAPS Cancellation because of no payment of annual fees