JP4559565B2

JP4559565B2 - Method for forming metal wiring

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Publication number: JP4559565B2
Application number: JP28622699A
Authority: JP
Inventors: 明広山本; 秀夫二河
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1999-10-07
Filing date: 1999-10-07
Publication date: 2010-10-06
Anticipated expiration: 2019-10-07
Also published as: JP2001110895A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置に低抵抗の配線として用いる、銅を主成分とする金属配線の形成方法に関する。
【０００２】
【従来の技術】
近年、配線抵抗を小さくするために、配線材料に銅を用いた半導体装置が求められている。特に、銅を主成分とする金属配線を有する半導体装置の配線形成法として埋め込み配線（ダマシン）プロセスが用いられている。
【０００３】
以下、従来の銅配線の形成方法について図面を参照しながら説明する。
【０００４】
図９（ａ）〜図９（ｄ）は従来の銅配線の形成方法における工程順の断面構成を示している。まず、図９（ａ）に示すように、半導体基板１０１上に、銅配線１０３をその周囲が絶縁膜１０２により覆われるように形成する。続いて、絶縁膜１０２上における銅配線１０３の上方に開口部１０４ａを有するレジストパターン１０４を形成する。
【０００５】
次に、図９（ｂ）に示すように、フッ素を含むガスによるプラズマドライエッチング法を用い、レジストパターン１０４をマスクとして絶縁膜１０２に対してエッチングを行なって、絶縁膜１０２に銅配線１０３を露出する開口部１０４ｂを形成する。ここで、レジストパターン１０４はその露出部分がプラズマドライエッチングによりダメージを受けて硬化する。また、プラズマドライエッチングは異方性であるため、レジストパターン１０４の上面及び開口部１０４ｂの壁面上には堆積物１０５が堆積している。
【０００６】
次に、図９（ｃ）に示すように、半導体基板１０１の温度を２００℃程度に設定して、酸素ガスによるアッシングを行ない、続いて有機洗浄等を行なってレジストパターン１０４を除去することにより、絶縁膜１０２における銅配線１０３上に開口部１０２ａを形成する。
【０００７】
次に、図９（ｄ）に示すように、絶縁膜１０２上に、開口部１０２ａの底面及び壁面を含めて配線１０７を形成する。
【０００８】
【発明が解決しようとする課題】
しかしながら、前記従来の銅配線の形成方法は、レジストパターン１０４に対するアッシングを２００℃前後の温度で行なうため、銅配線１０３の露出部に酸化銅層１０３ａが厚く形成される。この厚く形成された酸化銅層１０３ａが銅配線１０３と配線１０７との間に介在するため、銅配線１０３と配線１０７との間の配線抵抗が上昇するという問題がある。また、酸化銅層１０３ａが形成された銅配線１０３は導電部分が酸化により減少するため、銅配線１０３の配線抵抗自体も上昇する。
【０００９】
さらに、アッシング工程において形成される堆積物残さ１０５ａが絶縁膜１０２の上面及び開口部１０２ａの壁面上に残存するため、製造工程中の配線に対する不良若しくは汚染又は半導体装置の信頼性の低下を引き起こすという問題がある。一般に、絶縁膜１０２に対するプラズマドライエッチングはフッ素を含むガスを用いて行なうことが多く、一方、酸素ラジカル成分のみによるアッシング処理では、ドライエッチングによって表面が硬化したレジストパターン１０４や堆積物１０５は除去し難い。このため、絶縁膜１０２の上面及び開口部１０４ｂの壁面上には、堆積した堆積物残さ１０５ａが形成される。この堆積物残さ１０５ａはその後の洗浄工程においても容易には除去できない。さらに、堆積物残さ１０５ａにはフッ素が含まれることが多く、半導体基板１０１上に堆積物残さ１０５ａを放置すると、この残留フッ素が大気中の水分と結合してフッ酸やフッ化物を形成し、銅配線１０３を腐食したり異常酸化したりする。
【００１０】
従来はレジストパターン１０４及び堆積物１０５を除去する場合にもスループットを高めるために、レジストアッシングを、特に基板温度を考慮することなく２００℃以上の高温で行なっている。このような高温下で銅配線１０３を酸素プラズマにさらすと銅表面に酸化が進行する。このときの銅配線１０３における酸化による膜厚の膜減り量とアッシング時における半導体基板１０１の温度との相関は明らかにされていない。
【００１１】
本発明は、前記従来の問題に鑑み、レジストのアッシング時に、銅を含む金属配線の酸化を防止できるようにすることを第１の目的とし、レジストアッシングのスループットを向上させることを第２の目的とし、露出した金属配線の酸化や腐食の進行を防止することを第３の目的とする。
【００１２】
【課題を解決するための手段】
本願発明者らは、銅を主成分とする金属配線（以下、銅配線と呼ぶ。）の酸化による膜厚の膜減り量とアッシング時における半導体基板の温度との相関関係を調べる実験を行ない、以下のような知見を得ている。すなわち、図１（ａ）に示すように、酸化による銅配線の膜厚の膜減り量はアッシング時の基板温度が１２０℃付近から急激に上昇するということ。このことから、図１（ｂ）に示すように、配線抵抗もまた１２０℃付近から急激に増大するという知見である。
【００１３】
従って、図１（ａ）及び図１（ｂ）から、銅配線の酸化に起因する配線抵抗の上昇を抑制するためには、基板温度が１２０℃以下の温度条件下でアッシングを行なうことが必須となる。
【００１４】
ここで、配線抵抗の上昇を抑えるために基板温度を下げるとスループットが低下するが、工業的利用を考慮すると望ましくない。一方、レジストアッシングの目的はレジストパターンと、絶縁膜に対してドライエッチングにより開口部を形成した際に生じる堆積物とを除去することとにあり、レジストパターン及び堆積物は共に炭素（Ｃ）を主成分とする有機物であるため、これらの有機物を効率良く除去するにはフッ素系のガスを用いることが考えられる。しかし、後述するように、フッ素を含むガスを単純に導入しただけでは、銅配線を露出させる工程から次工程に移行するまでの間にも、残留フッ素により、露出した銅配線に酸化又は腐食が進行して銅配線に悪影響を与えることとなる。
【００１５】
このような残留フッ素は純水等の親水性の溶液を用いて洗浄することにより容易に除去できる。但し、枚葉式又はカセット方式のアッシング装置の場合には、最初に処理したウエハがカセットに収納されてから、最後に処理したウエハが取り出され、収納されるまでの間に放置されることとなる。このような短時間においても、露出した銅配線は酸化や腐食が進行してしまうため、酸化又は腐食の進行を抑えることも必要となる。
【００１６】
具体的に、本発明に係る第１の金属配線の形成方法は、前記第１の目的を達成し、基板上に銅を含む金属配線を形成する金属配線形成工程と、基板上に金属配線を覆う絶縁膜を形成する絶縁膜形成工程と、絶縁膜上に、金属配線の上方の領域に開口部を有するレジストパターンを形成し、形成したレジストパターンをマスクとして、絶縁膜に対してドライエッチングを行なうことにより、開口部に金属配線を露出させる金属配線露出工程と、基板温度を約１２０℃以下に保持するアッシングによりレジストパターンを除去するレジストアッシング工程とを備えている。
【００１７】
第１の金属配線の形成方法によると、基板温度を約１２０℃以下に保持するアッシングによりレジストパターンを除去するため、金属配線の露出部分の酸化が抑制されるので、コンタクト抵抗や配線抵抗の上昇を抑えることができる。
【００１８】
本発明に係る第２の金属配線の形成方法は、前記第１の目的を達成し、基板上に銅を含む金属配線を形成する金属配線形成工程と、基板上に、金属配線を覆う第１の絶縁膜及び該第１の絶縁膜を覆う第２の絶縁膜を順次形成する絶縁膜形成工程と、第２の絶縁膜上に、金属配線の上方の領域に第１の開口部を有するレジストパターンを形成し、形成したレジストパターンをマスクとし且つ第１の絶縁膜をエッチング停止膜として、第２の絶縁膜に対してドライエッチングを行なうことにより、第２の絶縁膜における金属配線の上方の領域に第１の絶縁膜を露出する第２の開口部を形成する絶縁膜パターニング工程と、レジストパターンをマスクとして、第２の開口部に露出する第１の絶縁膜を除去することにより、第２の開口部に金属配線を露出させる金属配線露出工程と、基板温度を約１２０℃以下に保持するアッシングによりレジストパターンを除去するレジストアッシング工程とを備えている。
【００１９】
第２の金属配線の形成方法によると、金属配線を覆う絶縁膜を２層構造とし、第１の絶縁膜を第２の絶縁膜のエッチング停止膜として用いる場合であっても、基板温度を約１２０℃以下に保持するアッシングによりレジストパターンを除去するため、金属配線の露出部分の酸化が抑制されるので、コンタクト抵抗や配線抵抗の上昇を抑えることができる。
【００２０】
第１又は第２の金属配線の形成方法において、レジストアッシング工程は、プラズマ化された反応性ガスを用いるプラズマアッシング工程であることが好ましい。このようにすると、レジストパターンを効率よく確実に除去できる。
【００２１】
この場合に、プラズマアッシング工程が、酸素とフッ素とを含む反応性ガスを用いてアッシングを行なう第１のアッシング工程と、第１のアッシング工程の後に、酸素を含み且つフッ素を含まない反応性ガスを用いてアッシングを行なう第２のアッシング工程とを含むことが好ましい。このようにすると、前記第２又は第３の目的が達成され、第１のアッシング工程においては、反応性ガスに反応性が高いフッ素を含むため、硬化したレジスト膜や残留した堆積物を効率良く除去できる。さらに、第２のアッシング工程においては、反応性ガスにフッ素が含まれないため、金属配線の露出部分やアッシング室にフッ素が残留しなくなる。その結果、金属配線の酸化や腐食が防止される。
【００２２】
この場合に、フッ素を含む反応性ガスが、ＣＦ₄ 、ＮＦ₃ 、ＣＨＦ₃ 、Ｃ₅ Ｆ₈ 及びＣ₃ Ｆ₆ のうちの少なくとも１つからなることが好ましい。
【００２３】
この場合に、第１のアッシング工程における酸素に対するＣＦ₄ の流量比が、約１．０％以下であることが好ましい。このようにすると、後述するように、絶縁膜のエッチング速度に対するレジストアッシングの速度比の値が大きくなるため、絶縁膜の形状変化を抑えながらスループットを向上させることができる。
【００２４】
第１又は第２の金属配線の形成方法は、金属配線露出工程とレジストアッシング工程との間に、金属配線の露出部分を乾燥した気流にさらすことにより、金属配線の露出部分の酸化を防止する金属配線酸化防止工程をさらに備えていることが好ましい。このようにすると、前記第３の目的が達成され、金属配線の露出部分の酸化又は腐食の進行が抑制される。すなわち、銅を含む金属の表面が乾燥した気流にさらされると、表面に残留するフッ素が雰囲気中の水分と結合しなくなるため、フッ酸又はフッ化物の形成が抑制されるので、金属配線の腐食又は異常酸化を防止できる。この金属配線酸化防止工程は、金属配線を露出した状態で放置する時間が長い場合には特に有効である。
【００２５】
第１又は第２の金属配線の形成方法は、レジストアッシング工程よりも後に、金属配線が形成された基板を親水性の液体により洗浄する洗浄工程と、レジストアッシング工程から洗浄工程に移行するまでの間に、金属配線の露出部分を乾燥した気流にさらすことにより、金属配線の露出部分の酸化を防止する金属配線酸化防止工程とをさらに備えていることが好ましい。このようにすると、前記第３の目的が達成され、工程の移行中にもフッ酸又はフッ化物の形成が抑制されるため、金属配線の腐食又は異常酸化を防止できる。
【００２６】
第１又は第２の金属配線の形成方法は、レジストアッシング工程の後に、金属配線が形成された基板を親水性の液体により洗浄する洗浄工程と、洗浄した基板を乾燥する乾燥工程とをさらに備えていることが好ましい。このようにすると、前記第３の目的が達成される。すなわち、従来はレジストアッシング工程の後に有機溶媒等を用いた基板洗浄を行なっているが、本発明のように親水性の液体により洗浄することによって基板表面に残留するフッ素が除去されるため、金属配線の腐食又は異常酸化を防止できる。
【００２７】
【発明の実施の形態】
各実施形態における銅配線は、埋め込み配線プロセス等で用いられ、表面が容易に酸化される材料からなり、従って、銅配線は、アルミニウム（Ａｌ）、シリコン（Ｓｉ）又はその他の不純物を含む材料からなる。
【００２８】
（第１の実施形態）
以下、本発明の第１の実施形態に係る金属配線の形成方法について図面を参照しながら説明する。
【００２９】
図２（ａ）〜図２（ｄ）は本実施形態に係る金属配線の形成方法における工程順の断面構成を示している。まず、図２（ａ）に示すレジストパターン形成工程において、例えば、シリコンからなる半導体基板１１上に、銅配線１３をその周囲が酸化シリコンからなる絶縁膜１２により覆われるように形成する。続いて、絶縁膜１２上における銅配線１３の上方に開口部１４ａを有するレジストパターン１４を形成する。
【００３０】
次に、図２（ｂ）に示す金属配線露出工程において、例えば、四フッ化炭素（ＣＦ₄ ）のようなフッ素を含むガスによるプラズマドライエッチング法により、絶縁膜１２に対してレジストパターン１４をマスクとするエッチングを行なって、絶縁膜１２に銅配線１３を露出する開口部１４ｂを形成する。ここで、レジストパターン１４はその露出部分がプラズマドライエッチングによりダメージを受けて硬化する。さらに、プラズマドライエッチングは異方性であるため、レジストパターン１４の上面及び開口部１４ｂの壁面上には堆積物１５が堆積する。
【００３１】
次に、図２（ｃ）に示すレジストアッシング工程において、開口部１４ｂが形成された基板１１をアッシング装置のアッシング室（図示せず）に投入する。ここでは、アッシング条件として、基板温度を１００℃とし、チャンバ圧力を約２００Ｐａとし、酸素ガスの流量を約１．０ｓｌｍ（標準リットル／分）とし、放電時間を約９分間とする。プラズマ発生源にはマイクロ波電源を用い、その電力は約１０００Ｗとしている。この条件下で、レジストパターン１４に対してアッシングを行なうと、銅配線１３における開口部１２ａに露出する露出部分には従来のような酸化銅層が形成されることがなく、銅配線１３を確実に露出させることができる。
【００３２】
次に、図２（ｄ）に示す上層配線形成工程において、絶縁膜１２上に、開口部１２ａが充填されるように上層配線１６を形成する。以後、必要に応じて次の配線層又はパッシベーション膜等を形成する。
【００３３】
このように、第１の実施形態によると、レジストアッシング工程において、銅配線１３の露出部分における酸化銅層の形成を防止できるため、銅配線１３の配線抵抗の上昇を抑止できる。
【００３４】
（第２の実施形態）
以下、本発明の第２の実施形態に係る金属配線の形成方法について図面を参照しながら説明する。
【００３５】
第１の実施形態では、図２（ｃ）に示すレジストアッシング工程において、基板温度を１００℃程度としているため、アッシングの速度が比較的遅くなり、スループットが低下することにもなる。また、反応性ガスに酸素を用いているため、酸化シリコンからなる絶縁膜１２はエッチングされない。このため、図２（ｂ）に示す金属配線露出工程で形成される堆積物１５がリフトオフされず、堆積物残さが発生することも考えられる。
【００３６】
そこで、本実施形態では、図２（ｃ）に示すレジストアッシング工程を、処理時間を短縮すると共に堆積物残さを除去するため、フッ素を添加した反応性ガスを用いて硬化したレジストや堆積物残さを効率良く除去する第１のアッシング工程と、酸素のみからなる反応性ガスを用いる第２のアッシング工程とからなる２段階の工程とする。
【００３７】
以下、第１のアッシング工程及び第２のアッシング工程を順に説明する。
【００３８】
まず、第１のアッシング工程において、反応性ガスの酸素にフッ素を添加すると、被アッシング物であるレジストパターン１４及び堆積物１５はいずれも炭素原子を多く含む有機物からなるため、添加されたフッ素原子が炭素原子と反応してレジスト膜の分解が加速するので、アッシングの速度が上がる。
【００３９】
また、第１のアッシング工程において、レジストパターン１４が除去された後もアッシング処理を続けると、前工程のドライエッチングにより形成された堆積物１５をリフトオフしながら除去できるため、堆積物残さの発生を防止できる。
【００４０】
本実施形態においては、フッ素を含むガスとして、ＣＦ₄ を用いたが、ＮＦ₃ 、ＣＨＦ₃ 、Ｃ₅ Ｆ₈ 又はＣ₃ Ｆ₆ 等を用いることができる。将来的には、地球温暖化係数ＧＷＰが小さい等、種々の観点からＣ₅ Ｆ₈ 又はＣ₃ Ｆ₆ 等が望ましい。
【００４１】
次に、第１のアッシング工程における酸素に対するＣＦ₄ の流量比の最適値を説明する。図３は酸素に対するＣＦ₄ の流量比とレジストアッシング速度との関係を示し、図４は酸素に対するＣＦ₄ の流量比と絶縁膜（シリコン酸化膜）のエッチング速度との関係を示している。図３に示すように、酸素に対するＣＦ₄ の流量比が１．０％程度までは急激にレジストアッシングの速度が大きくなるが、それ以上はほぼ飽和してしまうことが分かる。一方、図４に示すように、酸素に対するＣＦ₄ の流量比にほぼ比例してシリコン酸化膜のエッチング速度が増加することが分かる。なお、ここでは、反応性ガスの流量以外のアッシング条件は第１の実施形態と同等としている。
【００４２】
図５は、図３及び図４の関係に基づいて、酸素に対するＣＦ₄ の流量比と、シリコン酸化膜のエッチング速度に対するレジストアッシング速度比との関係を計算により求めた結果を示している。図５に示すように、レジストアッシング速度比の値が最も大きくなるのは酸素に対するＣＦ₄ の流量比が約１．０％以下のときであることが分かる。
【００４３】
以上のことから、堆積物１５をリフトオフさせる場合に、絶縁膜１２及びその開口部１２ａの形状変化を最も低減できるのは、酸素に対するＣＦ₄ の流量比が約１．０％以下のときであることが分かる。また、アッシング室の構成部材には石英（＝シリコン酸化物）が用いられることが多く、絶縁膜１２と同等の組成であるため、該構成部材の消耗を低減する効果も期待できる。
【００４４】
このように、レジストアッシングを行なう際の反応性ガスにフッ素を含むガスを添加してアッシングを行なうと、基板温度が１００℃程度と低い場合であっても、堆積物残さが生じないため、短時間で効率良くアッシングを行なえる。
【００４５】
実験によれば、図３に示すように、酸素の流量を約１ｓｌｍとし、ＣＦ₄ の流量を約５×１０^-3ｓｌｍ、すなわち、酸素に対するＣＦ₄ の流量比を約０．５％とすると、アッシングレートは約２００ｎｍ／分となり、酸素のみの場合よりも約４倍速くなる。
【００４６】
ところが、レジストアッシング工程を第１のアッシング工程のみとし、続いて、上層配線１６を形成する実験を行なったところ、コンタクト抵抗が極めて高いサンプルが数多くみられた。この現象を詳細に検討したところ、ホールサイズが小さい場合には十分にコンタクト抵抗が小さく、逆にホールサイズが大きい場合にはコンタクト抵抗が極めて大きく、ほとんど配線として使用できないようなものも観察されている。通常は、ホールサイズが大きい方がコンタクト抵抗は小さくなり、逆にホールサイズが小さい方がコンタクト抵抗は高くなるはずである。
【００４７】
本願発明者らは、この原因を次のように考えている。
（１）ホールサイズが大きい場合にはマイクロローディング効果によって、エッチングレートが大きくなり、銅配線１３が露出するまでの時間が短くなること。逆に、ホールサイズが小さい場合には銅配線１３が露出するまでの時間が長くなる。
（２）本実験に用いたアッシングガスはフッ素を含むため、先に銅配線１３が露出した方がより長時間フッ素ガスにさらされること。
（３）フッ素原子が露出した銅配線１３やアッシング室内に吸着して残留すること。その後、アッシング室を大気開放して半導体基板１１をアッシング室外へ搬送し、大気中に放置すると、残留フッ素が大気中の水分と結合してフッ酸やフッ化物を形成し、このフッ酸やフッ化物が銅配線１３を腐食又は異常酸化に至らせること。
【００４８】
そこで、半導体基板１１やアッシング室の内壁等に残留したフッ素を除去するため、第１のアッシング工程に続いて、第２のアッシング工程として第１のアッシング工程からの連続放電で且つ酸素のみからなる反応性ガスを用いたレジストアッシングを行なう。
【００４９】
図６は第２のアッシング工程における残留フッ素の除去効果を確認するための、一連の工程における半導体基板１１上の残留フッ素量をイオンクロマトグラフィ法により測定した実験結果を示している。図６に示すように、金属配線露出工程におけるプラズマドライエッチング直後の残留フッ素量は１ウエハ当たり２００μｇであり、レジストアッシング工程における第１のアッシング工程の直後の残留フッ素量は１ウエハ当たり１００μｇであり、第２のアッシング工程の直後においては残留フッ素量が１ウエハ当たり５０μｇまで低減している。
【００５０】
このように、第１のアッシング工程のみでは、使用するフッ素がアッシング室や露出した銅配線１３等に残留するおそれがあり、第２のアッシング工程は、このような残留フッ素を除去するための極めて有効な手段となる。
【００５１】
以上の実験により得られた種々の知見に基づき、本実施形態におけるレジストのアッシング条件は、半導体基板１１の基板温度を約１００℃とし、チャンバ圧力を約２００Ｐａとし、プラズマ発生源としてマイクロ波電源を用い、その電力は約１０００Ｗとしている。第１のアッシング工程における酸素の流量は約１ｓｌｍとし、ＣＦ₄ の流量は約５×１０^-3ｓｌｍ（酸素に対するＣＦ₄ の流量比が約０．５％）とし、放電時間は約２分間としている。続く、第２のアッシング工程は、第１のアッシング工程と同一のアッシング室において、酸素の流量を約１ｓｌｍとし、約１分間の放電を行なう。
【００５２】
このように、本実施形態によると、第１のアッシング工程において、反応性ガスにＣＦ₄ 等のフッ素を含むガスを添加することにより、基板温度を１００℃程度に下げてもアッシングのレートが低下することがないため、スループットの低下が抑えられる。さらに、プラズマドライエッチングにより硬化したレジストパターンやプラズマドライエッチングにより生じた堆積物を残さとして残すことなく除去できる。次の第２のアッシング工程においては、第１のアッシング工程で生じる残留フッ素を低減できるため、銅配線の腐食又は異常酸化を抑止できるので、コンタクト抵抗や配線抵抗の上昇を抑えることができる。
【００５３】
なお、第２のアッシング工程は、第１のアッシング工程と比べて多少のオーバーアッシングを行なってもよい。それは、第１のアッシング工程におけるアッシングが不十分であったとしても、第２のアッシング工程でそれを補えるためであり、プロセスマージンに余裕ができるからである。
【００５４】
（第３の実施形態）
以下、本発明の第３の実施形態に係る金属配線の形成方法について図面を参照しながら説明する。第３の実施形態は、第２の実施形態を前提として、露出した銅配線１３の酸化等を防止するための新たな工程を追加している。
【００５５】
図２（ｂ）に示すように、絶縁膜１２に開口部１４ｂを形成して銅配線１３を露出させた状態のまま、通常のクリーンルーム等の環境下（例えば、気温が２３℃程度で湿度が５０％程度）で長時間放置すると、半導体基板１１の表面の残留フッ素が大気中の水分と結合して、フッ酸やフッ化物を形成し、露出した銅配線１３を腐食又は異常酸化に至らせる。例えば、半導体基板１１を収納するためのカセットケースに図２（ｂ）に示す状態の半導体基板１１を入れて密封すると、クリーンルーム等の環境であっても１時間程度で腐食が生ずる。それは、図７に示したように、この段階における半導体基板１１上の残留フッ素量は１ウエハ当たり２００μｇにもなるからである。
【００５６】
そこで、本実施形態においては、図２（ｂ）に示すプラズマドライエッチングに続いて、この状態の半導体基板１１の上面を連続した気流にさらすことにより、銅配線１３における開口部１４ｂの露出部分に対する腐食や異常酸化を防止する金属配線酸化防止工程を設けることとする。該金属配線酸化防止工程に用いる気流は、例えば温度が２３℃程度で湿度が５０％程度の乾燥空気でよく、その流速は０．２５ｍ／ｓ〜０．４ｍ／ｓ程度であればよい。また、気流の方向は半導体基板１１の上面に対して平行でも垂直でもよい。
【００５７】
このような連続した気流下では半導体基板１１に残留するフッ素は大気中の水分と結合しなくなるため、フッ酸やフッ化物が形成されず、銅配線１３の腐食又は異常酸化が生じなくなる。
【００５８】
なお、この乾燥空気にさらす金属配線酸化防止工程は、図２（ｃ）に示すレジストアッシング工程の後にも行なうと良い。いずれの場合にも枚葉式等の製造装置において、最初のウエハの処理が終了してから最後のウエハの処理が完了するまでの間に待ち時間が発生するような場合等に有効となる。
【００５９】
（第４の実施形態）
以下、本発明の第４の実施形態に係る金属配線の形成方法について図面を参照しながら説明する。
【００６０】
第２の実施形態で示した２段階のレジストアッシングを行なった場合であっても、図２（ｃ）に示す状態で、前述の金属配線酸化防止処理を施すことなく半導体基板１１を収納するカセットケース等に入れて密封し保管すると、クリーンルーム環境下、例えば気温が２３℃程度で湿度が５０％程度であれば、３時間程度で腐食が発生する。これは、図７に示したように、半導体基板１１の残留フッ素量が１ウエハ当たり５０μｇ程度あり、残留フッ素を完全には除去できていないからである。
【００６１】
確かに、レジストアッシング工程に続いて、半導体基板１１に連続した気流を当てながら該半導体基板１１を保管することにより、銅配線１３の腐食又は異常酸化を防止することはできる。しかしながら、装置の関係により、次のプロセスに移行するまでの間に乾燥気流を当てながら保管することが困難な又は不可能な場合もある。
【００６２】
そこで、本実施形態は、２段階のレジストアッシング工程の後に、半導体基板１１の上面を大量の純水等で洗浄する洗浄工程と、その後の乾燥処理を行なう乾燥工程とを設ける構成とする。
【００６３】
図７は本実施形態に係る一連の工程における半導体基板１１上の残留フッ素量をイオンクロマトグラフィ法により測定した結果を示している。図７に示すように、洗浄工程及び乾燥工程を経た後の半導体基板１１上の残留フッ素量は１ウエハ当たり１０μｇとなっている。
【００６４】
このように、本実施形態によると、半導体基板１１上の残留フッ素を大幅に低減できるため、次工程までの待ち時間が長くなっても、銅配線１３に腐食又は異常酸化が生じなくなる。
【００６５】
なお、図２（ｃ）に示す状態で半導体基板１１を長時間放置すると、露出部分には自然酸化膜が形成される。ただし、この自然酸化膜は容易に除去できるため、本質的な問題とならないことは言うまでもない。
【００６６】
（第５の実施形態）
以下、本発明の第５の実施形態に係る金属配線の形成方法について図面を参照しながら説明する。
【００６７】
図８（ａ）〜図８（ｄ）は本実施形態に係る金属配線の形成方法における工程順の断面構成を示している。本実施形態において、銅配線上に形成される絶縁膜がエッチング停止膜と層間絶縁膜とから構成されている。
【００６８】
まず、図８（ａ）に示す絶縁膜形成工程において、例えば、シリコンからなる半導体基板２１上に、酸化シリコンからなり上部に凹部を有する下部絶縁膜２２を形成した後、該凹部に配線材料を充填して銅配線２３を形成する。続いて、下部絶縁膜２２及び銅配線２３上に全面にわたって、第１の絶縁膜としての窒化シリコンからなるエッチング停止膜２４及び第２の絶縁膜としての酸化シリコンからなる上部絶縁膜２５を形成する。続いて、絶縁膜パターニング工程において、上部絶縁膜２５における銅配線２３の上方に開口部を有するレジストパターン（図示せず）を形成する。このレジストパターンをマスクとし且つエッチング停止膜をエッチングストッパとし、例えば、ＣＦ₄ ガスによるプラズマドライエッチング法を用いて上部絶縁膜２５に対してエッチングを行なうことにより、上部絶縁膜２５に銅配線２３の上側に位置するエッチング停止膜２４を露出する開口部２５ａを形成する。
【００６９】
次に、図８（ｂ）に示す金属配線露出工程において、ライナーエッチングによりエッチング停止膜２４における開口部２５ａの露出部分を除去することによりエッチング停止膜２４に銅配線２３を露出する開口部２５ｂを形成する。このとき、開口部２５ｂの壁面等に堆積物２６が付着する。
【００７０】
次に、図８（ｂ）に示すレジストアッシング工程において、レジストパターン及び堆積物２６を除去するためのアッシングを行なう。ここで、前述の各実施形態に示した発明を適用することが可能である。すなわち、基板温度を１２０℃以下に保持しつつアッシングを行なう。
【００７１】
さらに、必要に応じて第２の実施形態のようにアッシング工程を酸素にフッ素を添加した反応性ガスによる第１のアッシング工程及び該第１のアッシング工程に続けて、酸素のみの反応性ガスによる第２のアッシング工程を行なう２段階とするとよい。これにより、開口部２５ｂの壁面等に付着した堆積物２６が除去された開口部２４ａを得ることができる。
【００７２】
また、銅配線２３が露出する時間が長い場合には、半導体基板２１に乾燥した空気からなる気流を当てることにより、銅配線２３の露出部分の酸化を抑制することができる。
【００７３】
次に、図８（ｄ）に示すように、上部絶縁膜２５上に、開口部２４ａが充填されるように上層配線２７を形成する。以後、必要に応じて次の配線層又はパッシベーション膜等を形成する。
【００７４】
【発明の効果】
本発明に係る金属配線の形成方法によると、基板温度を約１２０℃以下に保持するアッシングによりレジストパターンを除去するため、金属配線の露出部分の酸化が抑制されるので、コンタクト抵抗や配線抵抗の上昇を抑えることができる。
【００７５】
また、本発明の金属配線の形成方法において、アッシング工程が、プラズマアッシングであって、さらに、酸素とフッ素とを含む反応性ガスを用いてアッシングを行なう第１のアッシング工程と、第１のアッシング工程の後に、酸素を含み且つフッ素を含まない反応性ガスを用いてアッシングを行なう第２のアッシング工程とを含むと、第１のアッシング工程においては、反応性ガスに反応性が高いフッ素を含むため、堆積物を効率良く除去できる。第２のアッシング工程においては、反応性ガスにフッ素が含まれないため、金属配線の露出部分やアッシング室にフッ素が残留しなくなり、金属配線の酸化や腐食が防止される。
【００７６】
また、本発明の金属配線の形成方法が、金属配線露出工程とレジストアッシング工程との間、又はレジストアッシング工程から次工程に移行するまでの間に、金属配線の露出部分を乾燥した気流にさらす金属配線酸化防止工程をさらに備えていると、残留フッ素が大気中の水分と結合することがなく、金属配線の露出部分の腐食や異常酸化を防止することができる。
【００７７】
また、本発明の金属配線の形成方法が、レジストアッシング工程の後に、金属配線が形成された基板を親水性の液体により洗浄する洗浄工程と、洗浄した基板を乾燥する乾燥工程とをさらに備えていると、半導体基板に残留するフッ素が除去され、金属配線の露出部分の腐食又は異常酸化を防止できる。
【図面の簡単な説明】
【図１】（ａ）は本発明に係る金属配線の形成方法におけるレジストアッシング時の半導体基板温度と酸化による銅配線の膜減り量との相関関係を示すグラフである。
（ｂ）は本発明に係る金属配線の形成方法におけるレジストアッシング時の半導体基板温度と配線抵抗の上昇率との相関関係を示すグラフである。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る金属配線の形成方法を示す工程順の構成断面図である。
【図３】本発明の第２の実施形態に係る金属配線の形成方法における酸素に対するＣＦ₄ の流量比とレジストアッシング速度との関係を示すグラフである。
【図４】本発明の第２の実施形態に係る金属配線の形成方法における酸素に対するＣＦ₄ の流量比とシリコン酸化膜のエッチング速度との関係を示すグラフである。
【図５】本発明の第２の実施形態に係る金属配線の形成方法における酸素に対するＣＦ₄ の流量比と、シリコン酸化膜のエッチング速度に対するレジストアッシング速度比との関係を示すグラフである。
【図６】本発明の第２の実施形態に係る金属配線の形成方法における、工程ごとの半導体基板上の残留フッ素量を示したフローチャート図である。
【図７】本発明の第４の実施形態に係る金属配線の形成方法における、工程ごとの半導体基板上の残留フッ素量を示したフローチャート図である。
【図８】（ａ）〜（ｄ）は本発明の第５の実施形態に係る金属配線の形成方法を示す工程順の構成断面図である。
【図９】（ａ）〜（ｄ）は従来の金属配線の形成方法を示す工程順の構成断面図である。
【符号の説明】
１１半導体基板
１２絶縁膜
１２ａ開口部
１３銅配線（金属配線）
１４レジストパターン
１４ａ開口部
１４ｂ開口部
１５堆積物
１６上層配線
２１半導体基板
２２下部絶縁膜
２３銅配線（金属配線）
２４エッチング停止膜（第１の絶縁膜）
２４ａ
２５上部絶縁膜（第２の絶縁膜）
２５ａ開口部
２５ｂ開口部
２６堆積物
２７上層配線[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method for forming a metal wiring mainly composed of copper, which is used as a low resistance wiring in a semiconductor device.
[0002]
[Prior art]
In recent years, a semiconductor device using copper as a wiring material has been demanded in order to reduce wiring resistance. In particular, a buried wiring (damascene) process is used as a wiring forming method of a semiconductor device having a metal wiring mainly composed of copper.
[0003]
Hereinafter, a conventional method for forming a copper wiring will be described with reference to the drawings.
[0004]
FIG. 9A to FIG. 9D show cross-sectional configurations in the order of steps in the conventional copper wiring forming method. First, as shown in FIG. 9A, a copper wiring 103 is formed on a semiconductor substrate 101 so that the periphery thereof is covered with an insulating film 102. Subsequently, a resist pattern 104 having an opening 104 a is formed on the insulating film 102 above the copper wiring 103.
[0005]
Next, as shown in FIG. 9B, the insulating film 102 is etched using the resist pattern 104 as a mask by using a plasma dry etching method using a gas containing fluorine, and the copper wiring 103 is formed on the insulating film 102. An exposed opening 104b is formed. Here, the exposed portion of the resist pattern 104 is damaged by plasma dry etching and hardened. Further, since the plasma dry etching is anisotropic, the deposit 105 is deposited on the upper surface of the resist pattern 104 and the wall surface of the opening 104b.
[0006]
Next, as shown in FIG. 9C, the temperature of the semiconductor substrate 101 is set to about 200 ° C., ashing with oxygen gas is performed, and then organic cleaning or the like is performed to remove the resist pattern 104. Then, an opening 102 a is formed on the copper wiring 103 in the insulating film 102.
[0007]
Next, as shown in FIG. 9D, the wiring 107 is formed on the insulating film 102 including the bottom surface and the wall surface of the opening 102a.
[0008]
[Problems to be solved by the invention]
However, since the conventional copper wiring forming method performs ashing on the resist pattern 104 at a temperature of about 200 ° C., a thick copper oxide layer 103 a is formed on the exposed portion of the copper wiring 103. Since the thick copper oxide layer 103a is interposed between the copper wiring 103 and the wiring 107, there is a problem that the wiring resistance between the copper wiring 103 and the wiring 107 increases. Further, since the conductive portion of the copper wiring 103 on which the copper oxide layer 103a is formed is reduced by oxidation, the wiring resistance itself of the copper wiring 103 also increases.
[0009]
Furthermore, since the deposit residue 105a formed in the ashing process remains on the upper surface of the insulating film 102 and the wall surface of the opening 102a, it causes defects or contamination of the wiring in the manufacturing process or a decrease in reliability of the semiconductor device. There's a problem. In general, plasma dry etching for the insulating film 102 is often performed using a gas containing fluorine. On the other hand, in the ashing process using only oxygen radical components, the resist pattern 104 and the deposit 105 whose surface is hardened by dry etching are removed. hard. Therefore, the deposited deposit residue 105a is formed on the upper surface of the insulating film 102 and the wall surface of the opening 104b. This deposit residue 105a cannot be easily removed in the subsequent cleaning process. Furthermore, the deposit residue 105a often contains fluorine, and if the deposit residue 105a is left on the semiconductor substrate 101, the residual fluorine combines with moisture in the atmosphere to form hydrofluoric acid and fluoride, The copper wiring 103 is corroded or abnormally oxidized.
[0010]
Conventionally, in order to increase throughput even when the resist pattern 104 and the deposit 105 are removed, resist ashing is performed at a high temperature of 200 ° C. or higher without considering the substrate temperature. When the copper wiring 103 is exposed to oxygen plasma at such a high temperature, oxidation proceeds on the copper surface. At this time, the correlation between the film thickness reduction due to oxidation in the copper wiring 103 and the temperature of the semiconductor substrate 101 during ashing has not been clarified.
[0011]
In view of the above-described conventional problems, the first object of the present invention is to prevent oxidation of metal wiring containing copper at the time of resist ashing. The second object is to improve the throughput of resist ashing. The third object is to prevent the progress of oxidation and corrosion of the exposed metal wiring.
[0012]
[Means for Solving the Problems]
The inventors of the present application conducted an experiment to examine the correlation between the film thickness reduction due to oxidation of a metal wiring mainly composed of copper (hereinafter referred to as copper wiring) and the temperature of the semiconductor substrate during ashing. The following knowledge has been obtained. That is, as shown in FIG. 1A, the amount of film thickness reduction of the copper wiring due to oxidation is that the substrate temperature at the time of ashing increases rapidly from around 120 ° C. From this, as shown in FIG. 1B, it is a finding that the wiring resistance also increases rapidly from around 120 ° C.
[0013]
Therefore, from FIGS. 1A and 1B, it is essential to perform ashing under the temperature condition of the substrate temperature of 120 ° C. or lower in order to suppress the increase in the wiring resistance due to the oxidation of the copper wiring. It becomes.
[0014]
Here, when the substrate temperature is lowered in order to suppress an increase in wiring resistance, the throughput is lowered. However, it is not desirable in view of industrial use. On the other hand, the purpose of resist ashing is to remove the resist pattern and deposits generated when openings are formed in the insulating film by dry etching. Both resist patterns and deposits are made of carbon (C). Since it is an organic substance having a main component, it is conceivable to use a fluorine-based gas in order to efficiently remove these organic substances. However, as will be described later, simply introducing a gas containing fluorine causes oxidation or corrosion to the exposed copper wiring due to residual fluorine during the transition from the process of exposing the copper wiring to the next process. Proceeds and adversely affects the copper wiring.
[0015]
Such residual fluorine can be easily removed by washing with a hydrophilic solution such as pure water. However, in the case of a single wafer type or cassette type ashing apparatus, the first processed wafer is stored in the cassette, and the last processed wafer is taken out and left to be stored. Become. Even in such a short time, since the exposed copper wiring is oxidized or corroded, it is also necessary to suppress the progress of the oxidation or corrosion.
[0016]
Specifically, the first method for forming a metal wiring according to the present invention achieves the first object, a metal wiring forming step of forming a metal wiring containing copper on the substrate, and a metal wiring on the substrate. An insulating film forming step for forming an insulating film to be covered, and a resist pattern having an opening in a region above the metal wiring is formed on the insulating film, and dry etching is performed on the insulating film using the formed resist pattern as a mask. By performing, a metal wiring exposure process for exposing the metal wiring in the opening and a resist ashing process for removing the resist pattern by ashing that keeps the substrate temperature at about 120 ° C. or less are provided.
[0017]
According to the first metal wiring formation method, the resist pattern is removed by ashing that keeps the substrate temperature at about 120 ° C. or less, so that oxidation of the exposed portion of the metal wiring is suppressed, so that contact resistance and wiring resistance increase. Can be suppressed.
[0018]
The second metal wiring formation method according to the present invention achieves the first object, a metal wiring forming step of forming a metal wiring containing copper on the substrate, and a first method of covering the metal wiring on the substrate. An insulating film forming step of sequentially forming a second insulating film covering the first insulating film and a second insulating film covering the first insulating film, and a resist having a first opening in a region above the metal wiring on the second insulating film A pattern is formed, and the second insulating film is dry-etched using the formed resist pattern as a mask and the first insulating film as an etching stop film, so that the upper side of the metal wiring in the second insulating film is An insulating film patterning step for forming a second opening exposing the first insulating film in the region, and removing the first insulating film exposed in the second opening using the resist pattern as a mask; Metal wiring in the opening of 2 And the metal wire exposing step to out, and a resist ashing step of removing the resist pattern by ashing a substrate temperature is maintained at about 120 ° C. or less.
[0019]
According to the second metal wiring formation method, even when the insulating film covering the metal wiring has a two-layer structure and the first insulating film is used as an etching stop film for the second insulating film, the substrate temperature is reduced to about Since the resist pattern is removed by ashing maintained at 120 ° C. or lower, oxidation of the exposed portion of the metal wiring is suppressed, so that an increase in contact resistance and wiring resistance can be suppressed.
[0020]
In the first or second method for forming a metal wiring, the resist ashing process is preferably a plasma ashing process using a reactive gas that has been converted into plasma. In this way, the resist pattern can be removed efficiently and reliably.
[0021]
In this case, the plasma ashing process includes a first ashing process in which ashing is performed using a reactive gas containing oxygen and fluorine, and a reactive gas containing oxygen and not containing fluorine after the first ashing process. And a second ashing step in which ashing is performed using In this case, the second or third object is achieved, and in the first ashing process, the reactive gas contains highly reactive fluorine, so that the cured resist film and the remaining deposit can be efficiently removed. Can be removed. Further, in the second ashing process, since the reactive gas does not contain fluorine, fluorine does not remain in the exposed portion of the metal wiring or the ashing chamber. As a result, the metal wiring is prevented from being oxidized or corroded.
[0022]
In this case, the reactive gas containing fluorine is CF _Four , NF _Three , CHF _Three , C _Five F ₈ And C _Three F ₆ It is preferable that it consists of at least one of these.
[0023]
In this case, CF for oxygen in the first ashing step _Four The flow rate ratio is preferably about 1.0% or less. In this case, as will be described later, the value of the resist ashing speed ratio with respect to the etching speed of the insulating film increases, so that throughput can be improved while suppressing changes in the shape of the insulating film.
[0024]
The first or second metal wiring formation method prevents oxidation of the exposed portion of the metal wiring by exposing the exposed portion of the metal wiring to a dry air current between the metal wiring exposing step and the resist ashing step. It is preferable to further include a metal wiring oxidation prevention step. In this case, the third object is achieved, and the progress of oxidation or corrosion of the exposed portion of the metal wiring is suppressed. In other words, when the surface of a metal containing copper is exposed to a dry air current, fluorine remaining on the surface does not combine with moisture in the atmosphere, so formation of hydrofluoric acid or fluoride is suppressed, and corrosion of metal wiring Or abnormal oxidation can be prevented. This metal wiring oxidation prevention process is particularly effective when the time for leaving the metal wiring exposed is long.
[0025]
The first or second metal wiring formation method includes a cleaning process for cleaning the substrate on which the metal wiring is formed with a hydrophilic liquid after the resist ashing process, and a transition from the resist ashing process to the cleaning process. It is preferable to further include a metal wiring oxidation preventing step for preventing oxidation of the exposed portion of the metal wiring by exposing the exposed portion of the metal wiring to a dry air stream. In this case, the third object is achieved, and the formation of hydrofluoric acid or fluoride is suppressed even during the process transition, so that corrosion or abnormal oxidation of the metal wiring can be prevented.
[0026]
The first or second metal wiring formation method further includes a cleaning process for cleaning the substrate on which the metal wiring is formed with a hydrophilic liquid and a drying process for drying the cleaned substrate after the resist ashing process. It is preferable. In this way, the third object is achieved. That is, conventionally, the substrate cleaning using an organic solvent or the like is performed after the resist ashing process, but fluorine remaining on the substrate surface is removed by cleaning with a hydrophilic liquid as in the present invention. Corrosion or abnormal oxidation of wiring can be prevented.
[0027]
DETAILED DESCRIPTION OF THE INVENTION
The copper wiring in each embodiment is used in a buried wiring process or the like, and is made of a material whose surface is easily oxidized. Therefore, the copper wiring is made of aluminum (Al), silicon (Si), or other material containing impurities. Become.
[0028]
(First embodiment)
Hereinafter, a metal wiring forming method according to a first embodiment of the present invention will be described with reference to the drawings.
[0029]
2A to 2D show cross-sectional configurations in the order of steps in the method for forming a metal wiring according to the present embodiment. First, in the resist pattern forming step shown in FIG. 2A, for example, a copper wiring 13 is formed on a semiconductor substrate 11 made of silicon so that the periphery thereof is covered with an insulating film 12 made of silicon oxide. Subsequently, a resist pattern 14 having an opening 14 a is formed above the copper wiring 13 on the insulating film 12.
[0030]
Next, in the metal wiring exposure step shown in FIG. 2B, for example, carbon tetrafluoride (CF _Four The insulating film 12 is etched using the resist pattern 14 as a mask by plasma dry etching using a fluorine-containing gas such as) to form an opening 14b exposing the copper wiring 13 in the insulating film 12. Here, the exposed portion of the resist pattern 14 is damaged by plasma dry etching and hardened. Furthermore, since the plasma dry etching is anisotropic, the deposit 15 is deposited on the upper surface of the resist pattern 14 and the wall surface of the opening 14b.
[0031]
Next, in the resist ashing process shown in FIG. 2C, the substrate 11 having the opening 14b is put into an ashing chamber (not shown) of the ashing apparatus. Here, as the ashing conditions, the substrate temperature is set to 100 ° C., the chamber pressure is set to about 200 Pa, the flow rate of oxygen gas is set to about 1.0 slm (standard liter / minute), and the discharge time is set to about 9 minutes. A microwave power source is used as the plasma generation source, and the power is about 1000 W. When ashing is performed on the resist pattern 14 under these conditions, a copper oxide layer is not formed on the exposed portion of the copper wiring 13 exposed at the opening 12a, and the copper wiring 13 is securely connected. Can be exposed to.
[0032]
Next, in the upper layer wiring formation step shown in FIG. 2D, the upper layer wiring 16 is formed on the insulating film 12 so as to fill the opening 12a. Thereafter, the next wiring layer or passivation film is formed as necessary.
[0033]
As described above, according to the first embodiment, in the resist ashing process, the formation of the copper oxide layer in the exposed portion of the copper wiring 13 can be prevented, so that an increase in wiring resistance of the copper wiring 13 can be suppressed.
[0034]
(Second Embodiment)
Hereinafter, a method for forming a metal wiring according to a second embodiment of the present invention will be described with reference to the drawings.
[0035]
In the first embodiment, since the substrate temperature is set to about 100 ° C. in the resist ashing process shown in FIG. 2C, the ashing speed is relatively slow and the throughput is also lowered. Further, since oxygen is used as the reactive gas, the insulating film 12 made of silicon oxide is not etched. For this reason, it is also considered that the deposit 15 formed in the metal wiring exposure step shown in FIG. 2B is not lifted off and a deposit residue is generated.
[0036]
Therefore, in the present embodiment, the resist ashing step shown in FIG. 2C is performed in order to shorten the processing time and remove the deposit residue, and the resist and deposit residue cured using a reactive gas to which fluorine is added. Is a two-stage process comprising a first ashing process that efficiently removes and a second ashing process that uses a reactive gas consisting only of oxygen.
[0037]
Hereinafter, the first ashing process and the second ashing process will be described in order.
[0038]
First, in the first ashing step, when fluorine is added to the oxygen of the reactive gas, the resist pattern 14 and the deposit 15 that are the objects to be ashed are both made of an organic substance containing many carbon atoms. Reacts with carbon atoms to accelerate the decomposition of the resist film, thereby increasing the speed of ashing.
[0039]
Further, if the ashing process is continued even after the resist pattern 14 is removed in the first ashing process, the deposit 15 formed by the dry etching in the previous process can be removed while being lifted off. Can be prevented.
[0040]
In this embodiment, CF is used as the gas containing fluorine. _Four Was used, but NF _Three , CHF _Three , C _Five F ₈ Or C _Three F ₆ Etc. can be used. In the future, C will be used from various points of view, such as a low global warming potential GWP. _Five F ₈ Or C _Three F ₆ Etc. are desirable.
[0041]
Next, CF for oxygen in the first ashing step _Four The optimum value of the flow rate ratio will be described. Figure 3 shows CF for oxygen _Four 4 shows the relationship between the flow rate ratio of resist and the resist ashing rate, and FIG. _Four 3 shows the relationship between the flow rate ratio and the etching rate of the insulating film (silicon oxide film). As shown in FIG. 3, CF against oxygen _Four It can be seen that the rate of resist ashing rapidly increases until the flow rate ratio of about 1.0%, but the flow rate ratio is almost saturated. On the other hand, as shown in FIG. _Four It can be seen that the etching rate of the silicon oxide film increases almost in proportion to the flow rate ratio. Here, the ashing conditions other than the flow rate of the reactive gas are the same as those in the first embodiment.
[0042]
FIG. 5 shows the CF for oxygen based on the relationship of FIGS. _Four The result of calculating | requiring the relationship between the flow rate ratio of this and the resist ashing speed ratio with respect to the etching rate of a silicon oxide film is shown. As shown in FIG. 5, the value of the resist ashing speed ratio becomes the largest when CF against oxygen _Four It can be seen that the flow rate ratio is about 1.0% or less.
[0043]
From the above, when the deposit 15 is lifted off, the shape change of the insulating film 12 and the opening 12a can be most reduced by CF against oxygen. _Four It can be seen that the flow rate ratio is about 1.0% or less. In addition, quartz (= silicon oxide) is often used as a constituent member of the ashing chamber, and since it has the same composition as that of the insulating film 12, an effect of reducing consumption of the constituent member can be expected.
[0044]
As described above, when ashing is performed by adding a fluorine-containing gas to the reactive gas when resist ashing is performed, deposit residue does not occur even when the substrate temperature is as low as about 100 ° C. You can ash efficiently in time.
[0045]
According to the experiment, as shown in FIG. 3, the flow rate of oxygen is about 1 slm, and CF _Four About 5 × 10 ^-3 slm, ie CF for oxygen _Four If the flow rate ratio is about 0.5%, the ashing rate is about 200 nm / min, which is about four times faster than the case of oxygen alone.
[0046]
However, when the resist ashing process was limited to the first ashing process, and then an experiment was performed to form the upper layer wiring 16, many samples with extremely high contact resistance were found. When this phenomenon was examined in detail, the contact resistance was sufficiently small when the hole size was small, and conversely, when the hole size was large, the contact resistance was extremely large, and some of them could not be used as wiring. Yes. Usually, the larger the hole size, the smaller the contact resistance, and conversely, the smaller the hole size, the higher the contact resistance.
[0047]
The present inventors consider this cause as follows.
(1) When the hole size is large, the etching rate is increased due to the microloading effect, and the time until the copper wiring 13 is exposed is shortened. Conversely, when the hole size is small, the time until the copper wiring 13 is exposed becomes long.
(2) Since the ashing gas used in this experiment contains fluorine, the one where the copper wiring 13 is exposed first is exposed to the fluorine gas for a longer time.
(3) The fluorine atoms are adsorbed and remain in the exposed copper wiring 13 and the ashing chamber. After that, when the ashing chamber is opened to the atmosphere, the semiconductor substrate 11 is transferred to the outside of the ashing chamber and left in the atmosphere, residual fluorine combines with moisture in the atmosphere to form hydrofluoric acid and fluoride. The chemical causes corrosion or abnormal oxidation of the copper wiring 13.
[0048]
Therefore, in order to remove fluorine remaining on the semiconductor substrate 11, the inner wall of the ashing chamber, etc., the second ashing process is followed by a continuous discharge from the first ashing process and consisting only of oxygen following the first ashing process. Resist ashing using reactive gas is performed.
[0049]
FIG. 6 shows experimental results obtained by measuring the amount of residual fluorine on the semiconductor substrate 11 in a series of steps for confirming the effect of removing residual fluorine in the second ashing step by ion chromatography. As shown in FIG. 6, the residual fluorine amount immediately after plasma dry etching in the metal wiring exposure step is 200 μg per wafer, and the residual fluorine amount immediately after the first ashing step in the resist ashing step is 100 μg per wafer. Immediately after the second ashing step, the amount of residual fluorine is reduced to 50 μg per wafer.
[0050]
Thus, only the first ashing process may cause the fluorine to be used to remain in the ashing chamber, the exposed copper wiring 13 or the like, and the second ashing process is extremely difficult to remove such residual fluorine. It becomes an effective means.
[0051]
Based on various findings obtained by the above experiments, the resist ashing conditions in this embodiment are as follows: the substrate temperature of the semiconductor substrate 11 is about 100 ° C., the chamber pressure is about 200 Pa, and the microwave power source is used as a plasma generation source. The power used is about 1000W. The flow rate of oxygen in the first ashing process is about 1 slm, and CF _Four The flow rate of about 5 × 10 ^-3 slm (CF against oxygen _Four The flow rate ratio is about 0.5%), and the discharge time is about 2 minutes. In the subsequent second ashing step, discharge is performed for about one minute at a flow rate of oxygen of about 1 slm in the same ashing chamber as in the first ashing step.
[0052]
Thus, according to this embodiment, in the first ashing process, the reactive gas is CF. _Four By adding a gas containing fluorine, such as, the ashing rate does not decrease even when the substrate temperature is lowered to about 100 ° C., so that a decrease in throughput can be suppressed. Further, the resist pattern cured by plasma dry etching and the deposit generated by plasma dry etching can be removed without leaving a residue. In the next second ashing step, residual fluorine generated in the first ashing step can be reduced, so that corrosion or abnormal oxidation of the copper wiring can be suppressed, so that an increase in contact resistance and wiring resistance can be suppressed.
[0053]
Note that the second ashing step may perform some overashing compared to the first ashing step. This is because even if the ashing in the first ashing process is insufficient, the second ashing process can compensate for it, and a process margin can be provided.
[0054]
(Third embodiment)
Hereinafter, a method for forming a metal wiring according to a third embodiment of the present invention will be described with reference to the drawings. In the third embodiment, on the premise of the second embodiment, a new process for preventing oxidation or the like of the exposed copper wiring 13 is added.
[0055]
As shown in FIG. 2B, the opening 14b is formed in the insulating film 12 and the copper wiring 13 is exposed, and the environment is in a normal clean room or the like (for example, the temperature is about 23 ° C. and the humidity is about 23 ° C.). If left for a long time at about 50%), residual fluorine on the surface of the semiconductor substrate 11 combines with moisture in the atmosphere to form hydrofluoric acid or fluoride, and the exposed copper wiring 13 is corroded or abnormally oxidized. . For example, when the semiconductor substrate 11 in the state shown in FIG. 2B is put in a cassette case for housing the semiconductor substrate 11 and sealed, corrosion occurs in about 1 hour even in an environment such as a clean room. This is because, as shown in FIG. 7, the amount of residual fluorine on the semiconductor substrate 11 at this stage reaches 200 μg per wafer.
[0056]
Therefore, in the present embodiment, following the plasma dry etching shown in FIG. 2B, the upper surface of the semiconductor substrate 11 in this state is exposed to a continuous air flow, whereby the exposed portion of the opening 14b in the copper wiring 13 is exposed. A metal wiring oxidation prevention process for preventing corrosion and abnormal oxidation will be provided. The airflow used in the metal wiring oxidation prevention step may be, for example, dry air having a temperature of about 23 ° C. and a humidity of about 50%, and the flow rate may be about 0.25 m / s to 0.4 m / s. The direction of the airflow may be parallel or perpendicular to the upper surface of the semiconductor substrate 11.
[0057]
Under such a continuous air flow, fluorine remaining on the semiconductor substrate 11 does not combine with moisture in the atmosphere, so that hydrofluoric acid and fluoride are not formed, and corrosion or abnormal oxidation of the copper wiring 13 does not occur.
[0058]
Note that the metal wiring oxidation preventing step exposed to dry air may be performed after the resist ashing step shown in FIG. In either case, this is effective in a case where a waiting time occurs between the processing of the first wafer and the processing of the last wafer in a single wafer manufacturing apparatus or the like.
[0059]
(Fourth embodiment)
Hereinafter, a metal wiring forming method according to a fourth embodiment of the present invention will be described with reference to the drawings.
[0060]
Even when the two-step resist ashing shown in the second embodiment is performed, in the state shown in FIG. 2C, a cassette for storing the semiconductor substrate 11 without performing the above-described metal wiring oxidation prevention treatment. When sealed and stored in a case or the like, corrosion occurs in about 3 hours in a clean room environment, for example, if the temperature is about 23 ° C. and the humidity is about 50%. This is because, as shown in FIG. 7, the residual fluorine amount of the semiconductor substrate 11 is about 50 μg per wafer, and the residual fluorine cannot be completely removed.
[0061]
Certainly, the corrosion or abnormal oxidation of the copper wiring 13 can be prevented by storing the semiconductor substrate 11 while applying a continuous air flow to the semiconductor substrate 11 following the resist ashing process. However, depending on the device, it may be difficult or impossible to store while applying a dry airflow before moving to the next process.
[0062]
Therefore, in the present embodiment, after the two-step resist ashing process, a cleaning process for cleaning the upper surface of the semiconductor substrate 11 with a large amount of pure water and a drying process for performing a subsequent drying process are provided.
[0063]
FIG. 7 shows the results of measuring the amount of residual fluorine on the semiconductor substrate 11 in a series of steps according to this embodiment by ion chromatography. As shown in FIG. 7, the amount of residual fluorine on the semiconductor substrate 11 after the cleaning process and the drying process is 10 μg per wafer.
[0064]
As described above, according to the present embodiment, the residual fluorine on the semiconductor substrate 11 can be greatly reduced, so that corrosion or abnormal oxidation does not occur in the copper wiring 13 even if the waiting time until the next process is increased.
[0065]
When the semiconductor substrate 11 is left for a long time in the state shown in FIG. 2C, a natural oxide film is formed on the exposed portion. However, since this natural oxide film can be easily removed, it goes without saying that it is not an essential problem.
[0066]
(Fifth embodiment)
Hereinafter, a metal wiring forming method according to a fifth embodiment of the present invention will be described with reference to the drawings.
[0067]
FIG. 8A to FIG. 8D show cross-sectional configurations in the order of steps in the metal wiring forming method according to the present embodiment. In this embodiment, the insulating film formed on the copper wiring is composed of an etching stop film and an interlayer insulating film.
[0068]
First, in the insulating film forming step shown in FIG. 8A, for example, a lower insulating film 22 made of silicon oxide and having a concave portion is formed on a semiconductor substrate 21 made of silicon, and then a wiring material is formed in the concave portion. The copper wiring 23 is formed by filling. Subsequently, an etching stop film 24 made of silicon nitride as a first insulating film and an upper insulating film 25 made of silicon oxide as a second insulating film are formed on the entire surface of the lower insulating film 22 and the copper wiring 23. . Subsequently, in the insulating film patterning step, a resist pattern (not shown) having an opening is formed above the copper wiring 23 in the upper insulating film 25. Using this resist pattern as a mask and an etching stopper film as an etching stopper, for example, CF _Four By etching the upper insulating film 25 using a plasma dry etching method using gas, an opening 25 a that exposes the etching stop film 24 located above the copper wiring 23 is formed in the upper insulating film 25.
[0069]
Next, in the metal wiring exposure step shown in FIG. 8B, the opening 25b exposing the copper wiring 23 to the etching stop film 24 is removed by removing the exposed portion of the opening 25a in the etching stop film 24 by liner etching. Form. At this time, the deposit 26 adheres to the wall surface of the opening 25b.
[0070]
Next, in the resist ashing process shown in FIG. 8B, ashing for removing the resist pattern and the deposit 26 is performed. Here, it is possible to apply the invention shown in the above-described embodiments. That is, ashing is performed while maintaining the substrate temperature at 120 ° C. or lower.
[0071]
Furthermore, if necessary, as in the second embodiment, the ashing process is performed by using a reactive gas containing only oxygen after the first ashing process using a reactive gas obtained by adding fluorine to oxygen and the first ashing process. The second ashing step may be performed in two stages. Thereby, the opening part 24a from which the deposit 26 adhering to the wall surface etc. of the opening part 25b was removed can be obtained.
[0072]
Further, when the copper wiring 23 is exposed for a long time, the exposed portion of the copper wiring 23 can be prevented from being oxidized by applying an air flow made of dry air to the semiconductor substrate 21.
[0073]
Next, as shown in FIG. 8D, an upper wiring 27 is formed on the upper insulating film 25 so as to fill the opening 24a. Thereafter, the next wiring layer or passivation film is formed as necessary.
[0074]
【The invention's effect】
According to the method for forming a metal wiring according to the present invention, since the resist pattern is removed by ashing that keeps the substrate temperature at about 120 ° C. or less, oxidation of the exposed portion of the metal wiring is suppressed. The rise can be suppressed.
[0075]
In the metal wiring formation method of the present invention, the ashing step is plasma ashing, and further includes a first ashing step of performing ashing using a reactive gas containing oxygen and fluorine, and a first ashing step. And a second ashing step in which ashing is performed using a reactive gas containing oxygen and not containing fluorine after the step, the reactive gas is included in the reactive gas in the first ashing step. Therefore, deposits can be removed efficiently. In the second ashing step, since the reactive gas does not contain fluorine, fluorine does not remain in the exposed portion of the metal wiring or in the ashing chamber, thereby preventing oxidation and corrosion of the metal wiring.
[0076]
Further, the metal wiring formation method of the present invention exposes the exposed portion of the metal wiring to a dry air current between the metal wiring exposure process and the resist ashing process or before the transition from the resist ashing process to the next process. If the metal wiring oxidation prevention process is further provided, residual fluorine does not combine with moisture in the atmosphere, and corrosion and abnormal oxidation of the exposed portion of the metal wiring can be prevented.
[0077]
In addition, the metal wiring forming method of the present invention further includes a cleaning step of cleaning the substrate on which the metal wiring is formed with a hydrophilic liquid after the resist ashing step, and a drying step of drying the cleaned substrate. In this case, fluorine remaining on the semiconductor substrate is removed, and corrosion or abnormal oxidation of the exposed portion of the metal wiring can be prevented.
[Brief description of the drawings]
FIG. 1A is a graph showing the correlation between the temperature of a semiconductor substrate during resist ashing and the amount of film loss of a copper wiring due to oxidation in the method for forming a metal wiring according to the present invention.
(B) is a graph which shows the correlation of the semiconductor substrate temperature at the time of resist ashing in the metal wiring formation method which concerns on this invention, and the raise rate of wiring resistance.
FIGS. 2A to 2D are structural cross-sectional views in order of steps showing a method of forming a metal wiring according to the first embodiment of the present invention. FIGS.
FIG. 3 shows CF for oxygen in the metal wiring formation method according to the second embodiment of the present invention. _Four It is a graph which shows the relationship between the flow rate ratio and resist ashing speed.
FIG. 4 shows CF for oxygen in the metal wiring formation method according to the second embodiment of the present invention. _Four 5 is a graph showing the relationship between the flow rate ratio and the etching rate of the silicon oxide film.
FIG. 5 shows CF for oxygen in the metal wiring formation method according to the second embodiment of the present invention. _Four 5 is a graph showing the relationship between the flow rate ratio of the resist and the resist ashing speed ratio with respect to the etching speed of the silicon oxide film.
FIG. 6 is a flowchart showing the amount of residual fluorine on a semiconductor substrate for each step in the metal wiring forming method according to the second embodiment of the present invention.
FIG. 7 is a flowchart showing the amount of residual fluorine on a semiconductor substrate for each step in a method for forming a metal wiring according to a fourth embodiment of the present invention.
FIGS. 8A to 8D are cross-sectional views in order of steps showing a method for forming a metal wiring according to a fifth embodiment of the present invention.
FIGS. 9A to 9D are cross-sectional structural views in the order of steps showing a conventional method for forming a metal wiring; FIGS.
[Explanation of symbols]
11 Semiconductor substrate
12 Insulating film
12a opening
13 Copper wiring (metal wiring)
14 resist pattern
14a opening
14b opening
15 Sediment
16 Upper layer wiring
21 Semiconductor substrate
22 Lower insulation film
23 Copper wiring (metal wiring)
24 Etching stop film (first insulating film)
24a
25 Upper insulating film (second insulating film)
25a opening
25b opening
26 Sediment
27 Upper layer wiring

Claims

A metal wiring forming step of forming a metal wiring containing copper on the substrate;
An insulating film forming step of forming an insulating film covering the metal wiring on the substrate;
On the insulating film, wherein the resist pattern is formed having openings over the regions of the metal interconnection, the formed the resist pattern as a mask, dry etching using a gas containing fluorine with respect to the insulating layer A metal wiring exposing step of exposing the metal wiring to the opening,
A plasma ashing step of removing the resist pattern by plasma ashing that maintains the substrate temperature at 120 ° C. or lower ;
After the plasma ashing step,
A cleaning step of cleaning the substrate on which the metal wiring is formed with a hydrophilic liquid;
Between the resist ashing process and the cleaning process, the exposed part of the metal wiring is exposed to a dry air flow, thereby providing a metal wiring oxidation preventing process for preventing oxidation of the exposed part ,
The plasma ashing process includes:
A first ashing step of ashing using a reactive gas containing oxygen and fluorine;
And a second ashing step of performing ashing using a reactive gas containing oxygen and not containing fluorine after the first ashing step .

A metal wiring forming step of forming a metal wiring containing copper on the substrate;
An insulating film forming step of sequentially forming a first insulating film covering the metal wiring and a second insulating film covering the first insulating film on the substrate;
On the second insulating film, a first opening to form a resist pattern having the formed the resist pattern as a mask and the first insulating film an etch stop layer over the regions of the metal wiring Then, dry etching is performed on the second insulating film using a gas containing fluorine, thereby exposing the first insulating film in a region above the metal wiring in the second insulating film. An insulating film patterning step for forming the opening of
A metal wiring exposing step of exposing the metal wiring in the second opening by removing the first insulating film exposed in the second opening using the resist pattern as a mask;
A plasma ashing step of removing the resist pattern by plasma ashing that maintains the substrate temperature at 120 ° C. or lower ;
After the plasma ashing step,
A cleaning step of cleaning the substrate on which the metal wiring is formed with a hydrophilic liquid;
Between the resist ashing process and the cleaning process, the exposed part of the metal wiring is exposed to a dry air flow, thereby providing a metal wiring oxidation preventing process for preventing oxidation of the exposed part ,
The plasma ashing process includes:
A first ashing step of ashing using a reactive gas containing oxygen and fluorine;
And a second ashing step of performing ashing using a reactive gas containing oxygen and not containing fluorine after the first ashing step .

Reactive gas containing _{_{fluorine, CF 4, NF 3, CHF}} 3, C 5 F 8 and C ₃ metal wire according to claim 1 or 2, characterized in that of at least one of the F ₆ Forming method.

The flow rate ratio of CF _{4 to} oxygen in the first ashing step is 1 . 4. The method of forming a metal wiring according to claim 3 , wherein the metal wiring is 0% or less.