JP2861229B2 - 極性切換型ジョセフソン駆動回路 - Google Patents
極性切換型ジョセフソン駆動回路Info
- Publication number
- JP2861229B2 JP2861229B2 JP8870790A JP8870790A JP2861229B2 JP 2861229 B2 JP2861229 B2 JP 2861229B2 JP 8870790 A JP8870790 A JP 8870790A JP 8870790 A JP8870790 A JP 8870790A JP 2861229 B2 JP2861229 B2 JP 2861229B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- josephson
- input terminal
- gate circuit
- direct
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Logic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ジョセフソン素子を用いた極伝導集積回路
に関し、より詳しくは超伝導記憶集積回路のワード線及
びビット線などの被駆動線路に電流を注入しかつ任意に
電流の方向を反転できる極性切換型ジョセフソン駆動回
路に関する。
に関し、より詳しくは超伝導記憶集積回路のワード線及
びビット線などの被駆動線路に電流を注入しかつ任意に
電流の方向を反転できる極性切換型ジョセフソン駆動回
路に関する。
第３図に、従来から知られている極性切換型ジョセフ
ソン駆動回路を説明するための等価回路図を示す（昭和
63年電子情報通信学会春季全国大会）。第３図を用いて
従来の技術の説明を行なう。
ソン駆動回路を説明するための等価回路図を示す（昭和
63年電子情報通信学会春季全国大会）。第３図を用いて
従来の技術の説明を行なう。
第３図に示すように本駆動回路は、４個の磁界結合型
ジョセフソンゲート回路G1,G2,G3,G4と３個の抵抗R1,R
2,Rとメモリセルアレイのワード線またはビット線など
の被駆動線路より構成される。本回路においてバイアス
入力端B1からバイアス電流を供給した状態で、信号入力
端S1に信号を入力すると磁界結合型ジョセフソンゲート
回路G1,G3が超伝導状態から電圧状態にスイッチし、バ
イアス電流は被駆動線路３に注入される。被駆動線路に
流れたバイアス電流は、磁界結合型ジョセフソンゲート
回路G4を通って接地に流れ込む。以上の動作により被駆
動線路に時計回り方向に出力電流を発生させることがで
きる。一方、バイアス入力端B2からバイアス電流を供給
した状態で、信号入力端S2に信号を入力すると磁界結合
型ジョセフソンゲート回路G2,G4が超伝導状態から電圧
状態にスイッチし、バイアス電流は被駆動線路（リター
ンライン５）に注入される。被駆動線路に流れたバイア
ス電流は、磁界結合型ジョセフソンゲート回路G3を通っ
て接地に流れ込む。以上の動作により被駆動線路に反時
計回り方向に出力電流を発生させることができる。
ジョセフソンゲート回路G1,G2,G3,G4と３個の抵抗R1,R
2,Rとメモリセルアレイのワード線またはビット線など
の被駆動線路より構成される。本回路においてバイアス
入力端B1からバイアス電流を供給した状態で、信号入力
端S1に信号を入力すると磁界結合型ジョセフソンゲート
回路G1,G3が超伝導状態から電圧状態にスイッチし、バ
イアス電流は被駆動線路３に注入される。被駆動線路に
流れたバイアス電流は、磁界結合型ジョセフソンゲート
回路G4を通って接地に流れ込む。以上の動作により被駆
動線路に時計回り方向に出力電流を発生させることがで
きる。一方、バイアス入力端B2からバイアス電流を供給
した状態で、信号入力端S2に信号を入力すると磁界結合
型ジョセフソンゲート回路G2,G4が超伝導状態から電圧
状態にスイッチし、バイアス電流は被駆動線路（リター
ンライン５）に注入される。被駆動線路に流れたバイア
ス電流は、磁界結合型ジョセフソンゲート回路G3を通っ
て接地に流れ込む。以上の動作により被駆動線路に反時
計回り方向に出力電流を発生させることができる。
以上説明したように、従来の技術により被駆動線路に
電流を注入し、かつ任意に電流の方向を反転できる極性
切換型ジョセフソン駆動回路を実現することができる。
電流を注入し、かつ任意に電流の方向を反転できる極性
切換型ジョセフソン駆動回路を実現することができる。
従来の技術においては、磁界結合型ジョセフソンゲー
ト回路（２接合SQUIDゲート）を用いているため、入力
信号を注入するための制御配線とSQUIDループとの磁界
結合のための領域を得るために素子の面積が大きくなり
大規模な集積化が困難であるという問題点があった。
ト回路（２接合SQUIDゲート）を用いているため、入力
信号を注入するための制御配線とSQUIDループとの磁界
結合のための領域を得るために素子の面積が大きくなり
大規模な集積化が困難であるという問題点があった。
本発明の目的は、このような従来の極性切換型ジョセ
フソン駆動回路の問題点を除去し、回路の微細化が可能
な極性切換型ジョセフソン駆動回路を提供することにあ
る。
フソン駆動回路の問題点を除去し、回路の微細化が可能
な極性切換型ジョセフソン駆動回路を提供することにあ
る。
本発明によれば、バイアス入力端に第一の直接結合型
ジョセフソンゲート回路のバイアス入力端（B1）が接続
され、前記第一の直接結合型ジョセフソンゲート回路の
出力端に負荷抵抗を介して第二の直接結合型ジョセフソ
ンゲート回路のバイアス入力端が接続され、信号入力端
に第一の入力抵抗を介して前記第一の直接結合型ジョセ
フソンゲート回路の信号入力端が接続され、前記信号入
力端に第二の入力抵抗と遅延回路を介して前記第二の直
接結合型ジョセフソンゲート回路の信号入力端が接続さ
れ、前記第二の直接結合型ジョセフソンゲート回路の出
力端が出力端に接続されてなる第一の駆動電圧発生回路
と、前記第一の駆動電圧発生回路と同一の回路構成を有
する第二の駆動電圧発生回路と、前記第一及び第二の駆
動電圧発生回路の出力端間に接続された被駆動線路とか
ら構成される極性切換型ジョセフソン駆動回路が得られ
る。
ジョセフソンゲート回路のバイアス入力端（B1）が接続
され、前記第一の直接結合型ジョセフソンゲート回路の
出力端に負荷抵抗を介して第二の直接結合型ジョセフソ
ンゲート回路のバイアス入力端が接続され、信号入力端
に第一の入力抵抗を介して前記第一の直接結合型ジョセ
フソンゲート回路の信号入力端が接続され、前記信号入
力端に第二の入力抵抗と遅延回路を介して前記第二の直
接結合型ジョセフソンゲート回路の信号入力端が接続さ
れ、前記第二の直接結合型ジョセフソンゲート回路の出
力端が出力端に接続されてなる第一の駆動電圧発生回路
と、前記第一の駆動電圧発生回路と同一の回路構成を有
する第二の駆動電圧発生回路と、前記第一及び第二の駆
動電圧発生回路の出力端間に接続された被駆動線路とか
ら構成される極性切換型ジョセフソン駆動回路が得られ
る。
第１図は、本発明の第１の実施例を説明するための等
価回路図である。
価回路図である。
第１図に示す実施例は、２個の駆動電圧発生回路（1,
2）と、メモリセルアレイからなる被駆動線路３と、メ
モリセルアレイのリターンライン５からなる被駆動線路
と、抵抗Ｒとから構成され、第一の駆動電圧発生回路１
の出力端O1Aと抵抗Ｒの一端に被駆動線路３が接続さ
れ、抵抗Ｒの他端と第二の駆動電圧発生回路２の出力端
O2Aに被駆動線路であるリターンライン５が接続された
構成を有する。第一，第二の駆動電圧発生回路1,2は、
同一の回路構成を有しているので、以下、第一の駆動電
圧発生回路を例として説明する。第一の駆動電圧発生回
路１は、２個のジョセフソン接合（J11,J12）と抵抗R11
0からなる第一の直接結合型ジョセフソンゲート回路G11
と、２個のジョセフソン接合J13,J14と抵抗R120からな
る第二の直接結合型ジョセフソンゲート回路G12と、第
一の入力抵抗R11、第二の入力抵抗R12と、負荷抵抗R13
と、遅延回路DL1としてのストリップ線路とで構成され
る。第一の直接結合型ジョセフソンゲート回路G11の出
力端O11に負荷抵抗R13を介して第二の直接結合型ジョセ
フソンゲート回路G12のバイアス入力端B12が接続され、
第一の直接結合型ジョセフソンゲート回路G11の信号入
力端S1Aに第一，第二の入力抵抗R11,R12とストリップ線
路（DL1）を介して第二の直接結合型ジョセフソンゲー
ト回路G12の信号入力端S12が接続されている。ストリッ
プ線路（DL1）は、インダクタ（L1）とキャパシタ（C
1）からなる等価回路で示してある。ここで、第一の入
力抵抗R11と第二の入力抵抗R12は同一の値に設定されて
いるものとする。
2）と、メモリセルアレイからなる被駆動線路３と、メ
モリセルアレイのリターンライン５からなる被駆動線路
と、抵抗Ｒとから構成され、第一の駆動電圧発生回路１
の出力端O1Aと抵抗Ｒの一端に被駆動線路３が接続さ
れ、抵抗Ｒの他端と第二の駆動電圧発生回路２の出力端
O2Aに被駆動線路であるリターンライン５が接続された
構成を有する。第一，第二の駆動電圧発生回路1,2は、
同一の回路構成を有しているので、以下、第一の駆動電
圧発生回路を例として説明する。第一の駆動電圧発生回
路１は、２個のジョセフソン接合（J11,J12）と抵抗R11
0からなる第一の直接結合型ジョセフソンゲート回路G11
と、２個のジョセフソン接合J13,J14と抵抗R120からな
る第二の直接結合型ジョセフソンゲート回路G12と、第
一の入力抵抗R11、第二の入力抵抗R12と、負荷抵抗R13
と、遅延回路DL1としてのストリップ線路とで構成され
る。第一の直接結合型ジョセフソンゲート回路G11の出
力端O11に負荷抵抗R13を介して第二の直接結合型ジョセ
フソンゲート回路G12のバイアス入力端B12が接続され、
第一の直接結合型ジョセフソンゲート回路G11の信号入
力端S1Aに第一，第二の入力抵抗R11,R12とストリップ線
路（DL1）を介して第二の直接結合型ジョセフソンゲー
ト回路G12の信号入力端S12が接続されている。ストリッ
プ線路（DL1）は、インダクタ（L1）とキャパシタ（C
1）からなる等価回路で示してある。ここで、第一の入
力抵抗R11と第二の入力抵抗R12は同一の値に設定されて
いるものとする。
本実施例の極性切換型ジョセフソン駆動回路は、直接
結合型のジョセフソンゲート回路のみで形成されている
ので従来の技術で示した磁界結合型のジョセフソンゲー
ト回路に比べて回路の面積を大幅に減少させることがで
きる。
結合型のジョセフソンゲート回路のみで形成されている
ので従来の技術で示した磁界結合型のジョセフソンゲー
ト回路に比べて回路の面積を大幅に減少させることがで
きる。
本実施例の極性切換型ジョセフソン駆動回路の動作原
理は以下の如くである。バイアス入力端子B1Aからバイ
アス電流を供給した状態で、入力信号端S1Aに信号を入
力すると第一の駆動電圧発生回路１において、第一の直
接結合型ジョセフソンゲート回路G11のジョセフソン接
合J11,J12が超伝導状態から電圧状態にスイッチし、バ
イアス電流は抵抗R13を通して第二の直接結合型ジョセ
フソンゲート回路G12のジョセフソン接合J12に流れる。
たゞし、R110＜R13とする。その後ストリップ線路（DL
1）を通って遅れて入力した信号によりジョセフソン接
合J13,J14が超伝導状態から電圧状態にスイッチし、バ
イアス電流は被駆動線路３に注入される。被駆動線路３
に流れたバイアス電流は、第二の駆動電圧発生回路２の
ジョセフソン結合J23を通って接地に流れ込む。このと
き端子S1Aから入力された信号は、第一の駆動電圧発生
回路１において、ジョセフソン接合J12,J14が電圧状態
にスイッチした時点で抵抗R12,R120を通って接地に流れ
るためバイアス電流との入出力分離が計られている。以
上の動作により被駆動線路に時計回り方向に出力電流を
発生させることができる。一方、バイアス入力端B2Aか
らバイアス電流を供給した状態で、信号入力端S2Aに信
号を入力すると第二の駆動電圧発生回路２において、第
一の直接結合型ジョセフソンゲート回路G21のジョセフ
ソン接合J21,J22が超伝導状態から電圧状態にスイッチ
し、バイアス電流は抵抗R23を通して第二の直接結合型
ジョセフソンゲート回路G22のジョセフソン接合J23に流
れ、その後ストリップ線路（DL2）を通って遅れて入力
した信号によりジョセフソン接合J23,J24が超伝導状態
から電圧状態にスイッチし、バイアス電流は被駆動線路
５に注入される。被駆動線路に流れたバイアス電流は、
第一の駆動電圧発生回路１のジョセフソン接合J13を通
って接地に流れ込む。このとき信号入力端S2Aから入力
された信号は、第二の駆動電圧発生回路２において、ジ
ョセフソン接合J22,J24が電圧状態にスイッチした時点
で抵抗R21,R22を通って接地に流れるためバイアス電流
との入出力分離が計られている。以上の動作により被駆
動線路に反時計回り方向に出力電流を発生させることが
できる。
理は以下の如くである。バイアス入力端子B1Aからバイ
アス電流を供給した状態で、入力信号端S1Aに信号を入
力すると第一の駆動電圧発生回路１において、第一の直
接結合型ジョセフソンゲート回路G11のジョセフソン接
合J11,J12が超伝導状態から電圧状態にスイッチし、バ
イアス電流は抵抗R13を通して第二の直接結合型ジョセ
フソンゲート回路G12のジョセフソン接合J12に流れる。
たゞし、R110＜R13とする。その後ストリップ線路（DL
1）を通って遅れて入力した信号によりジョセフソン接
合J13,J14が超伝導状態から電圧状態にスイッチし、バ
イアス電流は被駆動線路３に注入される。被駆動線路３
に流れたバイアス電流は、第二の駆動電圧発生回路２の
ジョセフソン結合J23を通って接地に流れ込む。このと
き端子S1Aから入力された信号は、第一の駆動電圧発生
回路１において、ジョセフソン接合J12,J14が電圧状態
にスイッチした時点で抵抗R12,R120を通って接地に流れ
るためバイアス電流との入出力分離が計られている。以
上の動作により被駆動線路に時計回り方向に出力電流を
発生させることができる。一方、バイアス入力端B2Aか
らバイアス電流を供給した状態で、信号入力端S2Aに信
号を入力すると第二の駆動電圧発生回路２において、第
一の直接結合型ジョセフソンゲート回路G21のジョセフ
ソン接合J21,J22が超伝導状態から電圧状態にスイッチ
し、バイアス電流は抵抗R23を通して第二の直接結合型
ジョセフソンゲート回路G22のジョセフソン接合J23に流
れ、その後ストリップ線路（DL2）を通って遅れて入力
した信号によりジョセフソン接合J23,J24が超伝導状態
から電圧状態にスイッチし、バイアス電流は被駆動線路
５に注入される。被駆動線路に流れたバイアス電流は、
第一の駆動電圧発生回路１のジョセフソン接合J13を通
って接地に流れ込む。このとき信号入力端S2Aから入力
された信号は、第二の駆動電圧発生回路２において、ジ
ョセフソン接合J22,J24が電圧状態にスイッチした時点
で抵抗R21,R22を通って接地に流れるためバイアス電流
との入出力分離が計られている。以上の動作により被駆
動線路に反時計回り方向に出力電流を発生させることが
できる。
本実施例の極性切換型ジョセフソン駆動回路を広い動
作マージンで動作させるためには、以下のように回路定
数を決定する必要がある。
作マージンで動作させるためには、以下のように回路定
数を決定する必要がある。
I1＝I3,I2＝I4,I1/2＜I2＜I1ここで、I0、I2、I3、I4
はジョセフソン接合J11とJ21、J12とJ22,J13とJ23,J14
とJ24の超伝導臨界電流値である。
はジョセフソン接合J11とJ21、J12とJ22,J13とJ23,J14
とJ24の超伝導臨界電流値である。
以上説明したように、本実施例により回路のレイアウ
ト面積が小さくなり高集積化が可能な極性切換型ジョセ
フソン駆動回路を実現することができる。
ト面積が小さくなり高集積化が可能な極性切換型ジョセ
フソン駆動回路を実現することができる。
本実施例においては被駆動線路中に抵抗Ｒを挿入した
が、この代わりにジョセフソン接合で構成されるリセッ
トゲートを用いても同様の効果を得ることができる。
が、この代わりにジョセフソン接合で構成されるリセッ
トゲートを用いても同様の効果を得ることができる。
なお、第１の実施例においてジョセフソン接合J11,J1
2,……の代りにそれぞれこれらを複数個、例えば４個直
列に接続したものを使用してもよい。回路の動作時間に
記憶セルアレイからなる被駆動線路のインダクタンスを
Ｌ、駆動電圧をＶ、駆動電流（出力電流）をＩとする
と、LI/Vで評価することができる。駆動電圧Ｖは、ジョ
セフソン接合が電圧状態にスイッチしたときの発生電電
圧である。従って、ジョセフソン接合を複数個直列接続
することど第１の実施例に比べて複数倍の駆動電圧を発
生し、動作時間の短縮化が可能となる。
2,……の代りにそれぞれこれらを複数個、例えば４個直
列に接続したものを使用してもよい。回路の動作時間に
記憶セルアレイからなる被駆動線路のインダクタンスを
Ｌ、駆動電圧をＶ、駆動電流（出力電流）をＩとする
と、LI/Vで評価することができる。駆動電圧Ｖは、ジョ
セフソン接合が電圧状態にスイッチしたときの発生電電
圧である。従って、ジョセフソン接合を複数個直列接続
することど第１の実施例に比べて複数倍の駆動電圧を発
生し、動作時間の短縮化が可能となる。
第２図は、本発明の第２の実施例を説明するための等
価回路図である。
価回路図である。
第２図に示す実施例は、第１の実施例において用いた
ストリップ線路DL1,DL2の代わりにそれぞれ一端を接地
したジョセフソン接合J15,J25を挿入した極性切換型ジ
ョセフソン駆動回路である。ここで、ジョセフソン接合
J15,J25は、信号が入力したときに必ず電圧状態にスイ
ッチするように、その超伝導臨界電流値を入力信号値以
下に設定される。これによりジョセフソン接合１個のス
イッチ時間だけの遅延時間を得ることができる。従っ
て、同一の遅延時間を得るのにストリップ線路で遅延回
路を形成した第１の実施例に比べてさらに回路の面積を
小さくすることができる。回路の動作原理は第１の実施
例と同様である。
ストリップ線路DL1,DL2の代わりにそれぞれ一端を接地
したジョセフソン接合J15,J25を挿入した極性切換型ジ
ョセフソン駆動回路である。ここで、ジョセフソン接合
J15,J25は、信号が入力したときに必ず電圧状態にスイ
ッチするように、その超伝導臨界電流値を入力信号値以
下に設定される。これによりジョセフソン接合１個のス
イッチ時間だけの遅延時間を得ることができる。従っ
て、同一の遅延時間を得るのにストリップ線路で遅延回
路を形成した第１の実施例に比べてさらに回路の面積を
小さくすることができる。回路の動作原理は第１の実施
例と同様である。
以上説明したように本発明は、直接結合型ジョセフソ
ン接合で駆動電圧発生回路を構成することにより、回路
の微細化と高速動作が可能な極性切換型ジョセフソン駆
動回路を実現することができる効果がある。
ン接合で駆動電圧発生回路を構成することにより、回路
の微細化と高速動作が可能な極性切換型ジョセフソン駆
動回路を実現することができる効果がある。
第１図は、本発明による極性切換型ジョセフソン駆動回
路の第１の実施例を説明するための等価回路図、第２図
は、本発明による極性切換型ジョセフソン駆動回路の第
２の実施例を説明するための等価回路図、第３図は、従
来の技術による極性切換型ジョセフソン駆動回路を説明
するための等価回路図である。 １……第一の駆動電圧発生回路、２……第二の駆動電圧
発生回路、３……被駆動線路、４……メモリセルアレ
イ、５……リターンライン、B1A,B11,B12,B2A,B21,B22
……バイアス入力端、G1〜G4……磁界結合型ジョセフソ
ンゲート回路、G11……第一の駆動電圧発生回路の第一
の直接結合型ジョセフソンゲート回路、G12……第一の
駆動電圧発生回路の第二の直接結合型ジョセフソンゲー
ト回路、G21……第二の駆動電圧発生回路の第一の直接
結合型ジョセフソンゲート回路、G22……第二の駆動電
圧発生回路の第二の直接結合型ジョセフソンゲート回
路、C1,C2……キャパシタ、DL1,DL2……遅延回路、J11,
J12,J13,J14,J15,J21,J22,J23,J24,J25……ジョセフソ
ン接合、L1,L2……インダクタ、M1〜MN……メモリセ
ル、O11,O12,O1A,O21,O22,O2A……出力端、R11……１の
第一の入力抵抗、R12……１の第二の入力抵抗、R21……
２の第一の入力抵抗、R22……２の第二の入力抵抗、S1,
S1A,S2,S2A……信号入力端。
路の第１の実施例を説明するための等価回路図、第２図
は、本発明による極性切換型ジョセフソン駆動回路の第
２の実施例を説明するための等価回路図、第３図は、従
来の技術による極性切換型ジョセフソン駆動回路を説明
するための等価回路図である。 １……第一の駆動電圧発生回路、２……第二の駆動電圧
発生回路、３……被駆動線路、４……メモリセルアレ
イ、５……リターンライン、B1A,B11,B12,B2A,B21,B22
……バイアス入力端、G1〜G4……磁界結合型ジョセフソ
ンゲート回路、G11……第一の駆動電圧発生回路の第一
の直接結合型ジョセフソンゲート回路、G12……第一の
駆動電圧発生回路の第二の直接結合型ジョセフソンゲー
ト回路、G21……第二の駆動電圧発生回路の第一の直接
結合型ジョセフソンゲート回路、G22……第二の駆動電
圧発生回路の第二の直接結合型ジョセフソンゲート回
路、C1,C2……キャパシタ、DL1,DL2……遅延回路、J11,
J12,J13,J14,J15,J21,J22,J23,J24,J25……ジョセフソ
ン接合、L1,L2……インダクタ、M1〜MN……メモリセ
ル、O11,O12,O1A,O21,O22,O2A……出力端、R11……１の
第一の入力抵抗、R12……１の第二の入力抵抗、R21……
２の第一の入力抵抗、R22……２の第二の入力抵抗、S1,
S1A,S2,S2A……信号入力端。
Claims (1)
- 【請求項１】バイアス入力端に第一の直接結合型ジョセ
フソンゲート回路のバイアス入力端が接続され、前記第
一の直接結合型ジョセフソンゲート回路の出力端に負荷
抵抗を介して第二の直接結合型ジョセフソンゲート回路
のバイアス入力端が接続され、信号入力端に第一の入力
抵抗を介して前記第一の直接結合型ジョセフソンゲート
回路の信号入力端が接続され、前記信号入力端に第二の
入力抵抗と遅延回路を介して前記第二の直接結合型ジョ
セフソンゲート回路の信号入力端が接続され、前記第二
の直接結合型ジョセフソンゲート回路の出力端が出力端
（Ｏ）に接続されてなる第一の駆動電圧発生回路と、前
記第一の駆動電圧発生回路と同一の回路構成を有する第
二の駆動電圧発生回路と、前記第一及び第二の駆動電圧
発生回路の出力端間に接続された被駆動線路とから構成
されることを特徴とする極性切換型ジョセフソン駆動回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8870790A JP2861229B2 (ja) | 1990-04-03 | 1990-04-03 | 極性切換型ジョセフソン駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8870790A JP2861229B2 (ja) | 1990-04-03 | 1990-04-03 | 極性切換型ジョセフソン駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03286621A JPH03286621A (ja) | 1991-12-17 |
| JP2861229B2 true JP2861229B2 (ja) | 1999-02-24 |
Family
ID=13950365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8870790A Expired - Lifetime JP2861229B2 (ja) | 1990-04-03 | 1990-04-03 | 極性切換型ジョセフソン駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861229B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10211798B2 (en) | 2016-06-27 | 2019-02-19 | International Business Machines Corporation | Driving the common-mode of a Josephson parametric converter using a short-circuited coplanar stripline |
-
1990
- 1990-04-03 JP JP8870790A patent/JP2861229B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10211798B2 (en) | 2016-06-27 | 2019-02-19 | International Business Machines Corporation | Driving the common-mode of a Josephson parametric converter using a short-circuited coplanar stripline |
| US10581394B2 (en) | 2016-06-27 | 2020-03-03 | International Business Machines Corporation | Driving the common-mode of a Josephson parametric converter using a short-circuited coplanar stripline |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03286621A (ja) | 1991-12-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5410268A (en) | Latching zero-power sense amplifier with cascode | |
| EP0257926A3 (en) | Electronic arrays having thin film line drivers | |
| US4897564A (en) | BICMOS driver circuit for high density CMOS logic circuits | |
| JPH0142167B2 (ja) | ||
| EP0334545B1 (en) | Single-level multiplexer | |
| JPH0226886B2 (ja) | ||
| JP2861229B2 (ja) | 極性切換型ジョセフソン駆動回路 | |
| JPH0249024B2 (ja) | ||
| US5295093A (en) | Polarity-convertible Josephson driver circuit | |
| US3636376A (en) | Logic network with a low-power shift register | |
| US4039856A (en) | Distributed josephson junction logic circuit | |
| US4373138A (en) | Hybrid unlatching flip-flop logic element | |
| US4559459A (en) | High gain non-linear threshold input Josephson junction logic circuit | |
| JP2550198B2 (ja) | 直流電源駆動ジョセフソン集積回路 | |
| JP2765326B2 (ja) | ジョセフソン極性切換型駆動回路 | |
| JPH03291017A (ja) | 極性切換型ジョセフソン駆動回路 | |
| JP2778245B2 (ja) | 極性切換型ジョセフソン駆動回路 | |
| JP2924398B2 (ja) | ジョセフソン極性切換型駆動回路 | |
| US4506172A (en) | Decoder circuit utilizing josephson devices | |
| JP2775824B2 (ja) | 極性切換型ジョセフソン駆動回路 | |
| JPH0378008B2 (ja) | ||
| JPH0484515A (ja) | ジョセフソン素子駆動回路 | |
| JP2000261307A (ja) | 超伝導ｎｏｒ回路 | |
| Beha et al. | A four input-AND-gate with five asymmetric interferometers | |
| JPH0517726B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071211 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 10 Free format text: PAYMENT UNTIL: 20081211 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091211 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 11 Free format text: PAYMENT UNTIL: 20091211 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20101211 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 12 Free format text: PAYMENT UNTIL: 20101211 |