JP2861042B2 - アパーチャ補正／雑音除去回路 - Google Patents
アパーチャ補正／雑音除去回路Info
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- JP2861042B2 JP2861042B2 JP1110794A JP11079489A JP2861042B2 JP 2861042 B2 JP2861042 B2 JP 2861042B2 JP 1110794 A JP1110794 A JP 1110794A JP 11079489 A JP11079489 A JP 11079489A JP 2861042 B2 JP2861042 B2 JP 2861042B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、入力信号の状態に応じて、アパーチャ補正
処理または雑音除去処理を選択的に実行することができ
る新規なアパーチャ補正／雑音除去回路の構成に関す
る。
処理または雑音除去処理を選択的に実行することができ
る新規なアパーチャ補正／雑音除去回路の構成に関す
る。
従来の技術 電子カメラ等においては、信号の品質を向上する目的
で、アパーチャ補正処理や雑音除去処理等が実施されて
いる。
で、アパーチャ補正処理や雑音除去処理等が実施されて
いる。
第４図は、このアパーチャ補正処理と雑音除去処理と
を行う回路の一般的な構成を示すブロック図である。
を行う回路の一般的な構成を示すブロック図である。
同図に示すように、この回路は、アパーチャ補正処理
を行う回路Ａと雑音除去処理を行う回路Ｂとを直列に接
続して、両方の信号処理を行うことができるように構成
されている。
を行う回路Ａと雑音除去処理を行う回路Ｂとを直列に接
続して、両方の信号処理を行うことができるように構成
されている。
アパーチャ補正処理を行う回路Ａは、入力端子41に入
力された信号から高周波成分を抽出するハイパスフィル
ター（以下、HPFと記載する）42と、HPF42の出力レベル
を所定の係数に従って調整する係数器43と、係数器43の
出力と入力信号とを加算する加算器44とを備えている、 即ち、この回路においては、入力信号より強調すべき
輝度信号の高域周波数成分をHPF42により抽出し、続い
て、輝度信号高域周波数成分に係数器43により係数が掛
けられ、加算算器44において原信号である入力輝度信号
と加算され、かくして、入力信号に対するアパーチャ補
正処理が実行される。
力された信号から高周波成分を抽出するハイパスフィル
ター（以下、HPFと記載する）42と、HPF42の出力レベル
を所定の係数に従って調整する係数器43と、係数器43の
出力と入力信号とを加算する加算器44とを備えている、 即ち、この回路においては、入力信号より強調すべき
輝度信号の高域周波数成分をHPF42により抽出し、続い
て、輝度信号高域周波数成分に係数器43により係数が掛
けられ、加算算器44において原信号である入力輝度信号
と加算され、かくして、入力信号に対するアパーチャ補
正処理が実行される。
また、雑音除去処理を行う回路Ｂは、回路Ａの加算器
44の出力を入力とし、入力信号から高周波成分を抽出す
るハイパスフィルター（以下、HPFと記載する）45と、H
PF45の出力レベルを所定の係数に従って調整する係数器
46と、係数器46の出力と入力信号と減算する加算器47と
を備えている。
44の出力を入力とし、入力信号から高周波成分を抽出す
るハイパスフィルター（以下、HPFと記載する）45と、H
PF45の出力レベルを所定の係数に従って調整する係数器
46と、係数器46の出力と入力信号と減算する加算器47と
を備えている。
即ち、この回路Ｂにおいては、HPF45において入力信
号から除去すれるべき雑音成分が抽出され、係数器46に
おいて所定の係数が掛けられた後、減算器47において原
信号からこれを減算することによって、雑音除去処理を
実行する。
号から除去すれるべき雑音成分が抽出され、係数器46に
おいて所定の係数が掛けられた後、減算器47において原
信号からこれを減算することによって、雑音除去処理を
実行する。
以上のような解像度劣化補正のためのアパーチャ補正
処理と雑音除去処理は、それぞれの回路を設けて両方の
処理を行う場合と、何れか一方回路のみを設けて、一方
の処理を選択的に行う場合とがある。
処理と雑音除去処理は、それぞれの回路を設けて両方の
処理を行う場合と、何れか一方回路のみを設けて、一方
の処理を選択的に行う場合とがある。
発明が解決しようとする課題 上述のような従来のアパーチャ補正回路と雑音除去回
路とを両方設けた回路では、第４図にも示すように、HP
Fや係数器等の回路が重複して必要であり、回路的に冗
長である。
路とを両方設けた回路では、第４図にも示すように、HP
Fや係数器等の回路が重複して必要であり、回路的に冗
長である。
また、アパーチャ補正において、HPFを経由して原信
号に重畳される高周波成分が多ければ雑音が目立つこと
になり、入力信号レベルに無関係に高域周波数成分が強
調されるような従来の構成では、特に信号レベルが小さ
いとき信号対雑音比が小さくなって雑音が目立ってしま
うという欠点がある。
号に重畳される高周波成分が多ければ雑音が目立つこと
になり、入力信号レベルに無関係に高域周波数成分が強
調されるような従来の構成では、特に信号レベルが小さ
いとき信号対雑音比が小さくなって雑音が目立ってしま
うという欠点がある。
そこで、本発明は、上記従来技術の問題点を解決し、
より簡素な回路構成で、有効な信号処理を行うことので
きる新規なアパーチャ補正／雑音除去回路を提供するこ
とを目的としている。
より簡素な回路構成で、有効な信号処理を行うことので
きる新規なアパーチャ補正／雑音除去回路を提供するこ
とを目的としている。
課題を解決するための手段 即ち、本発明に従うと、処理すべき信号を入力する入
力端子と、該入力端子から、高域周波数成分を抽出する
抽出手段と、該入力信号から、所定の閾値に対する差分
信号を抽出する差分検出手段と、該差分検出手段の出力
から、該差分信号の符号と絶対値とを抽出する絶対値回
路と、該絶対値回路の出力する絶対値から所定の係数を
抽出する係数器と、該係数器の出力と前記抽出手段の出
力とを乗算する乗算器と、該乗算器の出力と前記入力信
号とを、前記絶対値回路の出力する符合信号に応じて加
算または減算する演算手段と、該演算回路の出力を外部
に接続する出力端子とを備えることを特徴とするアパー
チャ補正／雑音除去回路が提供される。
力端子と、該入力端子から、高域周波数成分を抽出する
抽出手段と、該入力信号から、所定の閾値に対する差分
信号を抽出する差分検出手段と、該差分検出手段の出力
から、該差分信号の符号と絶対値とを抽出する絶対値回
路と、該絶対値回路の出力する絶対値から所定の係数を
抽出する係数器と、該係数器の出力と前記抽出手段の出
力とを乗算する乗算器と、該乗算器の出力と前記入力信
号とを、前記絶対値回路の出力する符合信号に応じて加
算または減算する演算手段と、該演算回路の出力を外部
に接続する出力端子とを備えることを特徴とするアパー
チャ補正／雑音除去回路が提供される。
作用 前述した従来例の回路の冗長性と信号レベルの小さい
時に目だつ雑音とに対して 本発明では、HPFの出力を加減算することにより、ア
パーチャ補正処理と雑音除去処理の回路を共用化し、信
号レベルが小さい時には雑音除去処理が、信号レベルが
大きい時には解像度劣化補正（アパーチャ補正）がかか
るようにした。
時に目だつ雑音とに対して 本発明では、HPFの出力を加減算することにより、ア
パーチャ補正処理と雑音除去処理の回路を共用化し、信
号レベルが小さい時には雑音除去処理が、信号レベルが
大きい時には解像度劣化補正（アパーチャ補正）がかか
るようにした。
更に、雑音除去処理とアパーチャ補正処理とが切り替
わるときに生じる急激な変化がないように、入力信号レ
ベルによってアパーチャ補正において強調の強さが、雑
音除去処理においては雑音改善効果が変化するようにし
ている。
わるときに生じる急激な変化がないように、入力信号レ
ベルによってアパーチャ補正において強調の強さが、雑
音除去処理においては雑音改善効果が変化するようにし
ている。
以下に図面を参照して本発明に係る回路をより具体的
に説明するが、以下の開示は本発明の一実施例いに過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
に説明するが、以下の開示は本発明の一実施例いに過ぎ
ず、本発明の技術的範囲を何ら限定するものではない。
実施例１ 第１図は、本発明に係る回路の構成例を示すブロック
図である。
図である。
第１図に示すように、この回路では、処理すべき画像
信号の入力される入力端子14と、入力端子14に接続され
た減算器10、HPF17および加減算器15とを備えている。
更に、減算器10には、後述するしきい値を入力する入力
端子９が接続される。また、減算器10の出力は、絶対値
回路11に入力され、絶対値回路11の出力は、加減算器15
と、係数器12を介して接続された乗算器13とに接続され
ている。更に、乗算器13の他方の入力には、HPF17の出
力が接続され、乗算器13の出力は、加減算器15の入力に
接続され、加減算器15の出力がこの回路の出力端子16と
なっている。
信号の入力される入力端子14と、入力端子14に接続され
た減算器10、HPF17および加減算器15とを備えている。
更に、減算器10には、後述するしきい値を入力する入力
端子９が接続される。また、減算器10の出力は、絶対値
回路11に入力され、絶対値回路11の出力は、加減算器15
と、係数器12を介して接続された乗算器13とに接続され
ている。更に、乗算器13の他方の入力には、HPF17の出
力が接続され、乗算器13の出力は、加減算器15の入力に
接続され、加減算器15の出力がこの回路の出力端子16と
なっている。
第３図は、第１図に示した回路の動作を説明する信号
波形図である。
波形図である。
即ち、入力端子群14から入力された信号J1は、HPF17
により高域周波数成分J2が抽出される。一方、入力端子
９に与えられたしきい値J3が、減算器10において信号J1
より引かれ、信号J4が得られる。
により高域周波数成分J2が抽出される。一方、入力端子
９に与えられたしきい値J3が、減算器10において信号J1
より引かれ、信号J4が得られる。
信号J4は絶対値回路17に入力され、符号信号J6および
数値信号J5として出力される。ここで、数値信号J5は係
数器12に入力されて係数が掛けられた後、乗算器13にお
いてHPF17の出力J2と掛けられて信号J7となる。信号J7
は加減算器15に入力され原信号であるJ1と加算または減
算されて信号J8となる。
数値信号J5として出力される。ここで、数値信号J5は係
数器12に入力されて係数が掛けられた後、乗算器13にお
いてHPF17の出力J2と掛けられて信号J7となる。信号J7
は加減算器15に入力され原信号であるJ1と加算または減
算されて信号J8となる。
上述のような動作をする回路において、加減算器15
は、絶対値回路11の符号出力J6により制御されているの
で、符合信号J6が正の場合には、加算（アパーチャ補
正）処理を、また負を表す場合には減算（雑音除去）処
理を実行する。即ち、第１図に示した回路は、入力信号
レベルが小さい場合は雑音除去回路として動作し、入力
信号レベルが大きいときにはアパーチャ補正回路として
動作する。
は、絶対値回路11の符号出力J6により制御されているの
で、符合信号J6が正の場合には、加算（アパーチャ補
正）処理を、また負を表す場合には減算（雑音除去）処
理を実行する。即ち、第１図に示した回路は、入力信号
レベルが小さい場合は雑音除去回路として動作し、入力
信号レベルが大きいときにはアパーチャ補正回路として
動作する。
実施例２ 第２図は、本発明に係る回路の他の構成例である。
尚、第２図に示した回路は、第１図に示した回路とは、
その係数器の構成のみが異なっている。
尚、第２図に示した回路は、第１図に示した回路とは、
その係数器の構成のみが異なっている。
即ち、この回路では、処理すべき画像信号の入力され
る入力端子24と、入力端子24に接続された減算器20、HP
F27および加減算器25とを備えている。更に、減算器20
には、後述するしきい値を入力する入力端子９が接続さ
れる。また、減算器20の出力は、絶対値回路21に入力さ
れ、絶対値回路21の出力は、加減算器25と、係数ROM22
を介して接続された乗算器23とに接続れている。更に、
乗算器23の他方の入力には、HPF27の出力が接続され、
乗算器23の出力は、加減算器25の入力に接続され、加減
算器25の出力がこの回路の出力端子26となっている。
る入力端子24と、入力端子24に接続された減算器20、HP
F27および加減算器25とを備えている。更に、減算器20
には、後述するしきい値を入力する入力端子９が接続さ
れる。また、減算器20の出力は、絶対値回路21に入力さ
れ、絶対値回路21の出力は、加減算器25と、係数ROM22
を介して接続された乗算器23とに接続れている。更に、
乗算器23の他方の入力には、HPF27の出力が接続され、
乗算器23の出力は、加減算器25の入力に接続され、加減
算器25の出力がこの回路の出力端子26となっている。
ここで、係数ROM22は、第１図に示した回路における
係数器12に相当する機能を担持しており、係数器として
記憶素子を使用することによって、この回路の機能の選
択に非線形特性を持たせることができる。
係数器12に相当する機能を担持しており、係数器として
記憶素子を使用することによって、この回路の機能の選
択に非線形特性を持たせることができる。
即ち、入力端子群19から入力された信号は、HPF26に
より高域周波数成分が抽出される。またそれと同時に入
力端子18に与えられたしきい値が減算され、絶対値回路
で符号と数値になる。
より高域周波数成分が抽出される。またそれと同時に入
力端子18に与えられたしきい値が減算され、絶対値回路
で符号と数値になる。
数値は係数ROM22に入りあらかじめ定められた特性の
変換処理を受けROM22係数の出力はHPF26の出力の乗算器
で掛けられ、さらに乗算器出力信号は加減算器24に入力
され原信号である入力端子群18からの信号と演算され
る。
変換処理を受けROM22係数の出力はHPF26の出力の乗算器
で掛けられ、さらに乗算器出力信号は加減算器24に入力
され原信号である入力端子群18からの信号と演算され
る。
尚、加減算器15は絶対値回路21の符号出力により制御
され符号が正を表す場合には加算を、また負を表す場合
には減算をするよう制御される。こうしてこの回路は、
小信号入力時には雑音除去回路として動作し、大信号入
力時にはアパーチャ補正回路として動作する。
され符号が正を表す場合には加算を、また負を表す場合
には減算をするよう制御される。こうしてこの回路は、
小信号入力時には雑音除去回路として動作し、大信号入
力時にはアパーチャ補正回路として動作する。
このように、本実施例に係る回路では、係数ROMに、
所望する係数を格納することによって、より適切なアパ
ーチャ補正並びに雑音除去効果を実現することができ
る。
所望する係数を格納することによって、より適切なアパ
ーチャ補正並びに雑音除去効果を実現することができ
る。
発明の効果 以上説明したように、本発明に係る回路は、アパーチ
ャ補正回路と雑音除去回路とを、共通の回路によって実
現し、入力信号の状態によりアパーチャ補正処理と雑音
除去処理とを切り替えて動作する。
ャ補正回路と雑音除去回路とを、共通の回路によって実
現し、入力信号の状態によりアパーチャ補正処理と雑音
除去処理とを切り替えて動作する。
更に、本発明によるならば、小規模な回路で、入力信
号のレベルによりアパーチャ補正の強調の強さ、そして
雑音除去処理の雑音改善の程度を変えることにより、小
信号入力時の雑音が目立たない自然なアパーチャ補正を
実現することができる。
号のレベルによりアパーチャ補正の強調の強さ、そして
雑音除去処理の雑音改善の程度を変えることにより、小
信号入力時の雑音が目立たない自然なアパーチャ補正を
実現することができる。
従って、本発明に係る回路を半導体集積回路として実
現することにより、例えば電子カメラの信号処理等に有
利に利用することができる。
現することにより、例えば電子カメラの信号処理等に有
利に利用することができる。
第１図は、本発明に従って構成された回路の構成例を示
すブロック図であり、 第２図は、本発明に従って構成された回路の他の構成例
を示すブロック図であり、 第３図は、第１図に示した回路の動作を説明する信号波
形図であり、 第４図は、従来の雑音除去回路およびアパーチャ補正回
路の一般的構成を示すブロック図である。 〔主な参照番号〕 ９、14、18、19、41……入力端子、 10、20、47……減算器、11、21……絶対値回路、 12、43、46……係数器、 13、23……乗算器、15,24……加減算器、 16、25、48……出力端子、 17、26、42、45……ハイパスフィルター、 22……係数ROM、44……加算器
すブロック図であり、 第２図は、本発明に従って構成された回路の他の構成例
を示すブロック図であり、 第３図は、第１図に示した回路の動作を説明する信号波
形図であり、 第４図は、従来の雑音除去回路およびアパーチャ補正回
路の一般的構成を示すブロック図である。 〔主な参照番号〕 ９、14、18、19、41……入力端子、 10、20、47……減算器、11、21……絶対値回路、 12、43、46……係数器、 13、23……乗算器、15,24……加減算器、 16、25、48……出力端子、 17、26、42、45……ハイパスフィルター、 22……係数ROM、44……加算器
Claims (1)
- 【請求項１】処理すべき信号を入力する入力端子と、 該入力信号から、高域周波数成分を抽出する抽出手段
と、 該入力信号から、所定の閾値に対する差分信号を抽出す
る差分検出手段と、 該差分検出手段の出力から、該差分信号の符合と絶対値
とを抽出する絶対値回路と、 該絶対値回路の出力する絶対値から所定の係数を抽出す
る係数器と、 該係数器の出力と前記抽出手段の出力とを乗算する乗算
器と、 該乗算器の出力と前記入力信号とを、前記絶対値回路の
出力する符合信号に応じて加算または減算する演算手段
と、 該演算回路の出力を外部に接続する出力端子とを備える
ことを特徴とするアパーチャ補正／雑音除去回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1110794A JP2861042B2 (ja) | 1989-04-28 | 1989-04-28 | アパーチャ補正／雑音除去回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1110794A JP2861042B2 (ja) | 1989-04-28 | 1989-04-28 | アパーチャ補正／雑音除去回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02288676A JPH02288676A (ja) | 1990-11-28 |
| JP2861042B2 true JP2861042B2 (ja) | 1999-02-24 |
Family
ID=14544806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1110794A Expired - Lifetime JP2861042B2 (ja) | 1989-04-28 | 1989-04-28 | アパーチャ補正／雑音除去回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861042B2 (ja) |
-
1989
- 1989-04-28 JP JP1110794A patent/JP2861042B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02288676A (ja) | 1990-11-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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|
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|
| EXPY | Cancellation because of completion of term | ||
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