JP2856847B2 - 不活性化層を備える半導体デバイス - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、重なり合って続き導電形の交替する複数
の領域を有する半導体基体と、半導体基体の表面に現れ
るpn接合と、非晶質半導体材料から成る不活性化層とを
備える半導体デバイスに関する。

［従来の技術］ この種の半導体デバイスは例えばドイツ連邦共和国特
許出願公開第2730367号公報に記載されている。非晶質
半導体材料は、残留圧力の小さい真空中で少なくともpn
接合が表面に現れる個所で結晶質半導体基体の表面上に
蒸着されるシリコンである。続いて不活性化層が熱処理
される。この種の不活性化された半導体基体を備える半
導体デバイスは、約4kVの電圧まで逆電流特性曲線の十
分な安定性を示す。

4kVを超える一層高い逆電圧に対して用いられるサイ
リスタ及びプレーナダイオードのような半導体デバイス
は、前記の層によっては満足に不活性化することができ
ない。なぜならばこのような電圧では前記の不活性化層
による逆耐圧性能が低下するからである。このことは半
導体基体の表面での反転層の形成及び／又は高すぎる電
界強さによる表面降伏に起因する。しかしながら不活性
化のために電荷反転可能な状態の高い密度を有する半導
体材料を使用することが望ましい。なぜならばこのこと
は絶縁体と対照的に高い欠陥密度のために、活性のデバ
イス領域を電気的に遮蔽するという長所を有するからで
ある。この種の不活性化によるときだけ表面電荷を中和
することができる。

［発明が解決しようとする課題］ この発明の課題は、通常の縁輪郭を備え4kV以上のオ
フ状態電圧及び逆電圧により作動させようとするデバイ
スに対しても用いることができるように、前記の種類の
不活性化層を改良することにある。

［課題を解決するための手段］ この課題はこの発明に基づき、非晶質半導体材料が次
の条件、すなわち ａ） i₀/σ＞ｄ（dE/dx）_max ｂ） V^b _n≦E_g/2、V^b _p≦E_g/2 を満足し、ここで i₀:非晶質・結晶質ヘテロ接合の逆電流密度 σ：非晶質層の導電率 d :非晶質の厚さ （dE/dx）_max:逆方向電圧を加えられた半導体デバイス
の表面での最大電界勾配 V^b _p、V^b _n:非晶質層の表面電位だけ低下した障壁高さ E_g:結晶質半導体基体中のエネルギーギャップ であることにより解決される。

不活性化層が真空中で蒸着され続いて熱処理されたシ
リコンから成れば、非晶質シリコンが10¹⁹〜10²⁰cm^-3望
ましくは２×10¹⁹cm^-3の濃度によりドープされることに
より、両条件が満たされる。すなちこのドーピングによ
り導電率σが低下し、比i₀/σが増大する。更にこのド
ーピングによりフェルミ準位が条件ｂ）を満たすように
移動する。

前記ドーピングにより非晶質シリコン中のドナー的状
態の数がそのアクセプタ的状態の数にほぼ等しくなる。

［実施例］ 次にこの発明に基づく複数の半導体デバイスを示す図
面により、この発明を詳細に説明する。

第１図にはプレーナダイオードの部分断面図が示され
ている。プレーナダイオードはｎ導電形基板１を有し、
この基板の中にp⁺にドープされた領域２が埋め込まれて
いる。基板と領域２との表面は不活性化層３により覆わ
れ、この不活性化層は例えば高真空中で蒸着されたシリ
コンの非晶質半導体材料から成る。基板１と領域２との
間にはpn接合４が存在する。このpn接合は、基板１に電
圧＋Ｕが印加され領域２が大地電位にあるとき、逆方向
にバイアスされている。それにより破線５、６により画
成される形状を有する空間電荷領域が広がる。半導体基
体の表面の電界強さの横方向成分は右に向いた矢印Ｅに
より示されている。非晶質層３は結晶質半導体基体と共
にヘテロ接合を形成し、このヘテロ接合は基板１と層３
との間ではダイオード７により記号化され、領域２と層
３との間ではダイオード８により記号化されている。層
３自体は直列抵抗９により記号化された導電率を有す
る。これらの抵抗はダイオード７のアノードとダイオー
ド８のカソードとの間に置かれている。ダイオードと抵
抗とは図では前記のように記号化されて示されている
が、実際はヘテロ接合は細かく分散された無限に多数の
ダイオードと抵抗とにより形成される。

第２図には非晶質層３の面要素が示されている。面要
素は厚さｄと幅ｌと長さdxとを有する。横に左から面要
素の中を流れる電流は符号Ｉで示されている。半導体基
体から流入する電流成分はdIであり、従って右方向へ面
要素から流出する電流はＩ＋dIである。面要素の左縁に
従属する電界強さはＥ（ｘ）である。同様に右縁での電
界強さはＥ（ｘ＋dx）であり、面要素にわたる電界強さ
の増分はdE（ｘ）である。

非晶質・結晶質ヘテロ接合の降伏を防止するために、
次の条件すなわち i₀/σ＞ｄ（dE/dX）_max を満たさなければならない。ここで i₀:前記ヘテロ接合の逆電流密度 σ：非晶質層３の導電率 （dE/dx）_max:基板１と領域２とから成り逆方向電圧を
加えられたダイオードの表面での最大電界勾配 d:非晶質層の厚さ である。

非晶質層３の導電率σは、比i₀/σがｄ（dE/dx）_max
より大となるように、ドーピングにより低下させること
ができる。それにより非晶質不活性化層と半導体基体の
結晶質シリコンとの間のヘテロ接合で、許容できないほ
ど高く降伏をもたらす電圧降下を防止することができ
る。

ヘテロ接合の降伏を防止するという要求のほかに、反
転層を防止するという要求をも満たさなければならな
い。説明のために第３図に示す帯域モデルが用いられ
る。伝導帯は符号E_cで示され、価電子帯は符号E_vで示さ
れ、禁止帯は符号E_gで示されている。逆方向電圧を加え
られた非晶質・結晶質ヘテロ接合の擬フェルミ準位は符
号E_FpとE_Fnで示されている。

反転を防止しようとするとき、ｐにドープされた基板
上で次の条件が成立する。

E_c−E_Fn≧E_g/2 これは次式と等価である。

V^b _p≦E_g/2 V^b _p＝V^b _0p−ψ^a _p V^b _p＝V^b _0p−ψ^a _p≦E_g/2 ここで V^b _p:p基板上のヘテロ接合の有効障壁高さ V^b _0p:p基板上の非晶質シリコン中の障壁高さ ψ^a _p:p基板上の非晶質シリコンの表面電位 である。ｎにドープされた基板上では同様に次式が成立
する。

V^b _n＝V^b _0n−ψ^a _n≦E_g/2 更に次の条件が成立する。

V^b _0n＋V^b _0p＝E_g 非晶質蒸着シリコンの場合には状態密度は高く表面電
位ψ^ａは小さい。表面電位は0.1eVの程度の大きさであ
る。従って前記障壁高さがほぼ等しい大きさとなること
が必要である。

V^b _0n≒V^b _0p≒E_g/2 従って障壁高さはE_g/2から量ψ^ａだけしか異なること
を許されず、非晶質シリコンの相応のドーピングにより
調節される。10¹⁹〜10²⁰cm^-3望ましくは２×10¹⁹cm^-3の
前記ホウ素ドーピング濃度によりフェルミ準位が約0.1e
Vだけ移動する。障壁高さは補整されていない非晶質シ
リコンの場合に次の値である。

V^b _0n＝0.36eV V^b _0p＝0.76eV ｐにドープされ補整された非晶質シリコンの場合には
障壁高さは次の値となる。

V^b _0n＝0.46eV V^b _0p＝0.66eV 前記のように熱処理された非晶質蒸着シリコンの場合
には接触電位ψ^a _p及びψ^a _nは0.1eVの程度の大きさであ
るので、反転条件が抑制される。

V^b _p＝0.66eV−0.1eV＝0.56eV＝E_g/2 V^b _n＝0.46eV−0.1eV＝0.36eV＜E_g/2 第４図に示す実施例は半導体基体11を備えたサイリス
タであり、この半導体基体は破線で示された軸線に対し
回転対称である。半導体基体はｎにドープされた内部領
域12を有し、この内部領域にはカソード側に強くｐにド
ープされたカソードベース領域14が接続し、アノード側
に強くｐにドープされたアノード領域13が接続する。領
域14中にはカソード中央領域15が平らに埋め込まれてい
る。領域14と15との間にはpn接合18が存在し、領域12と
14との間にはpn接合19が存在し、領域12と13との間には
pn接合20が存在する。カソード中央領域15はカソード電
極16に接触し、アノード領域13はアノード電極17に接触
する。

半導体基体は従来の縁構造を有する。すなわちpn接合
20と領域12の第１の縁面21との間の角度αは正であり、
pn接合19に対する平行線と領域14の第２の縁面22との間
の角度βは負である。この角度は小さく数゜の程度の大
きさである。

半導体基体11はpn接合18、19、20が基体表面に現れる
個所で不活性化層23により覆われている。この不活性化
層は例えば蒸着された非晶質シリコンから成り、このシ
リコンはホウ素を10¹⁹〜10²⁰cm^-3望ましくは２×10¹⁹cm
^-3のドーピング濃度にドープされている。この濃度のド
ーピングの場合には非晶質シリコンのドナー的状態が少
なくともほぼ相殺されている。蒸着された層は100nmの
厚さを有する。この層は半導体基体の縁輪郭のエッチン
グの後に、高真空設備中で電子ビーム加熱蒸発により約
10^-7mbarの残留圧力で0.2nm/sの速度により約200℃の基
板温度で蒸着される。続いてこの層は約10時間約340℃
で熱処理される。この層は窒素又は空気又は真空中で熱
処理することができる。このようにして蒸着された非晶
質シリコン層は熱処理の後にもしｐにドープされていな
いと著しいｎ導電性を有する。従ってこのことはｐにド
ープされた領域14の範囲に反転をもたらし、このことは
サイリスタのオフ状態電圧の低下となって現れる。ｐド
ーピングは蒸着しようとするシリコン原料に10¹⁹〜10²⁰
cm^-3のホウ素濃度を添加することにより達成される。

そして前記方法に基づき製造された不活性化層23上に
は機械的保護のために保護層24が被覆され、この保護層
は例えばシリコーンゴムから成る。この層は半導体基体
の表面の電気的状態に影響を与えるキャリヤを含む必要
はない。

相応の寸法選択及びそれ自体公知の第４図に示す縁面
輪郭形成の場合に、6kVのオフ状態電圧又は逆電圧を有
する半導体デバイスを長期間安定して不活性化すること
ができる。

蒸着された非晶質シリコンの代わりに例えばスパッタ
されたシリコン、非晶質SiC又はaC:H（水素を含む非晶
質炭素）を用いることもできる。第４図に示された縁輪
郭及びデバイスと異なるもの、例えばプレーナダイオー
ドを同様に不活性化することができる。前記の諸物質は
非晶質シリコンと同様に電荷反転可能な状態の高い密度
により従って良好な遮蔽効果により優れており、これら
の層はデバイスの製造プロセスと両立し得る。これらの
層は小さい導電率を有するにすぎないので、不活性化層
の中の寄生逆電流はデバイスの逆電流に比べて小さく保
たれる。

【図面の簡単な説明】

第１図はこの発明に基づくプレーナダイオードの一実施
例の部分断面図、第２図は第１図に示す不活性化層の面
要素の斜視図、第３図は半導体基体と不活性化層との接
合部の帯域モデルを示す図、第４図はこの発明に基づく
サイリスタの一実施例の半部断面図である。 11……半導体基体 12〜15……領域 18〜20……pn接合 23……不活性化層

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】重なり合って続き導電形の交替する複数の
   領域（15、14、12、13）を有する半導体基体（11）と、
   半導体基体の表面に現れるpn接合（18、19、20）と、非
   晶質半導体材料から成る不活性化層（23）とを備える半
   導体デバイスにおいて、非晶質半導体材料が次の条件、
   すなわち ａ） i₀/σ＞ｄ（dE/dx）_max ｂ） V^b _n≦E_g/2、V^b _p≦E_g/2 を満足し、ここで i₀:非晶質・結晶質ヘテロ接合の逆電流密度 σ：非晶質層の導電率 d :非晶質の厚さ （dE/dx）_max:逆方向電圧を加えられた半導体デバイス
   の表面での最大電界勾配 V^b _p、V^b _n:非晶質層の表面電位だけ低下した障壁高さ E_g:結晶質半導体基体中のエネルギーギャップ であることを特徴とする不活性化層を備えた半導体デバ
   イス。
2. 【請求項２】非晶質半導体材料のドナー的状態の数がそ
   のアクセプタ的状態の数に少なくともほぼ等しいよう
   に、非晶質半導体材料がドープされていることを特徴と
   する請求項１記載の半導体デバイス。
3. 【請求項３】真空中で蒸着され続いて熱処理された非晶
   質シリコンから成る不活性化層を備え、非晶質シリコン
   が10¹⁹〜10²⁰cm^-3の濃度によりホウ素をドープされてい
   ることを特徴とする請求項１又は２記載の半導体デバイ
   ス。
4. 【請求項４】濃度が２×10¹⁹cm^-3であることを特徴とす
   る請求項３記載の半導体デバイス。