JP2848449B2

JP2848449B2 - 広帯域増幅器

Info

Publication number: JP2848449B2
Application number: JP17040596A
Authority: JP
Inventors: 雄二角田; 泰弘白川; 善亮深澤; 良昌若林
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-06-28
Filing date: 1996-06-28
Publication date: 1999-01-20
Anticipated expiration: 2016-06-28
Also published as: JPH1022746A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＡＴＶ等に使用
され、多チャンネルの映像信号を広い帯域にわたって増
幅できる広帯域増幅器に関する。

【０００２】

【従来の技術】最近、ＣＡＴＶ等においては、例えば、
映像信号チャンネルを１００チャンネル以上に増加させ
る試みが成されている。このような多チャンネル化に対
処するためには、広い帯域にわたって映像信号を増幅で
きる広帯域増幅器が要求される。即ち、各映像チャンネ
ルは約６ＭＨｚ程度の帯域幅を要求されるから、広帯域
増幅器では、少なくとも６００ＭＨｚの広い帯域にわた
って低歪、高利得で増幅できることが要求される。好ま
しくは、この種の広帯域増幅器では、チャンネル数の増
加をも見込んで１ＧＨｚの帯域にわたって、低歪の増幅
ができることが望ましい。

【０００３】通常、上記したような広帯域増幅器は、イ
ンピーダンスの整合性を考慮して、前段及び後段に、ト
ランスを備えると共に、負帰還回路を有する増幅器によ
って実現されているのが実情である。この場合、負帰還
回路には、集積回路化しにくいコンデンサが設けられる
のが普通である。したがって、トランス、コンデンサに
ように、集積化しにくい素子を含む広帯域増幅器は、増
幅素子としてのトランジスタを含むチップ、トランス、
コンデンサをセラミック基板上において個々に接続した
所謂ハイブリッドＩＣによって構成されている。

【０００４】例えば、特開昭６１−１６１，８１２号公
報（以下、引用例１と呼ぶ）には、電界効果トランジス
タ（ＦＥＴ）を使用した広帯域増幅器が開示されてい
る。この広帯域増幅器は、結合コンデンサを介してＦＥ
Ｔを３段縦続接続（所謂、カスケード接続）し、３段目
のＦＥＴの出力側と、１段目のＦＥＴの入力側との間
に、負帰還回路を接続し、他方、２段目のＦＥＴの出力
側と１段目のＦＥＴの入力側との間に、正帰還回路を接
続した構成を有している。この構成では、２段目のＦＥ
Ｔの出力側と１段目のＦＥＴとの間に設けられた正帰還
回路によって、高周波領域で利得のピーキングが行なわ
れ、高周波領域においても高い利得を有する広帯域増幅
器が実現できる。

【０００５】また、特開平３−５２，４０７号公報（以
下、引用例２と呼ぶ）には、２つのバイポーラトランジ
スタを含む平衡カスコード増幅器、並びに、トランス等
を回路基板上に、物理的に互いに鏡面対称に配置するこ
とによって、寄生容量、インダクタンス等を軽減するレ
イアウトが示されている。

【０００６】更に、特開平５−１９９，０４８号公報
（以下、引用例３と呼ぶ）には、入力トランスを介して
与えられる入力信号を増幅する能動部として、プッシュ
プルカスコード回路を使用した高周波線形増幅器が開示
されている。ここで、プッシュプルカスコード回路は、
一対の増幅部を互いにプッシュプル接続する構成を備え
ており、各増幅部は、２つのバイポーラトランジスタを
カスコード接続すると共に、出力側から入力側へ帰還回
路を接続した構成を有している。このような構成を有す
る能動部は、帰還回路、入力変圧器、及び、出力変圧器
とは、個別に基板上に搭載されている。また、この増幅
器では、能動部のような発熱する部分を熱伝導性の高い
基板上に配置し、他方、変圧器等のように、発熱の少な
い部分を熱伝導性の低い基板上に配置することにより、
放熱性を改善することができる。また、複数の能動素子
を互いに隣接して配置し、これら能動素子と他の素子を
ワイヤ及び配線パターンを用いて接続することにより、
配線インダクタンス及び寄生容量を小さくでき、これに
よって、高周波における安定性を改善できる。

【０００７】

【発明が解決しようとする課題】しかしながら、引用例
１のように、正帰還回路によってピーキングを行った場
合、正帰還による発振を防止するために、正帰還回路を
構成する素子の定数を極めて厳密に設計する必要があ
る。更に、３段のＦＥＴを全てソース接地の形で使用す
る縦続接続を行っているため、２次歪が大きいと言う欠
点があり、且つ、直流的には３段のＦＥＴに並列に電流
が流れるため、大きな電流が流れると言う欠点もある。

【０００８】また、高周波用ＦＥＴはソース−ドレイン
間が極めて短いため耐圧を高くすることが困難である。
実際、高周波用ＧａＡｓＦＥＴの場合、一般に１６Ｖ程
度の耐圧しかない。これに対し、ＣＡＴＶ用広帯域増幅
器には、２４Ｖの電源電圧が供給されるため、開示され
た回路構成をそのまま使うことはできない。したがっ
て、引用例１の回路を２４Ｖの電源電圧が与えられるＣ
ＡＴＶ用広帯域増幅器として使用するためには、電源電
圧を低電圧に変換する回路が必要である。更に、開示さ
れた広帯域増幅器の入力側及び出力側に接続される回路
とのインピーダンス整合については、何等、指摘されて
いない。

【０００９】一方、引用例２に示された回路は、利得の
点で充分でなく、且つ、個別に分かれた部品が多いた
め、小型化するのが難しく、また、組み立てに時間がか
かるいう問題がある。

【００１０】他方、引用例３に示された増幅器において
も、前述した引用例２に記載された回路と同様に、利得
が充分でないため、広い帯域にわたって大きな出力を得
ることができず、且つ、基板に搭載されるべき部品点数
が多いため、小形化できないと言う欠点がある。

【００１１】また、通常、ＣＡＴＶ用の広帯域増幅器で
は、入力及び出力インピーダンスを規定の値に整合する
することが重要な設計要素である。もし、インピーダン
スが不整合であると、そこで信号が反射し、電力が損失
したり、干渉歪の原因にもなる。従って、インピーダン
ス不整合による反射損失は−１２ｄＢ以下であることが
要求されている。

【００１２】しかしながら、引用例２及び３に示された
回路構成では、帰還回路の定数を変更すると、回路全体
の利得、入力インピーダンス、及び、出力インピーダン
スがそれぞれ変化する。従って、利得が希望する値にな
るように帰還抵抗を決めると、入力インピーダンスと出
力インピーダンスが規格を満たさなくなったり、逆に、
入力または出力インピーダンスを規定の値になるように
帰還抵抗を選ぶと、所望の利得が得られなくなってしま
うことがしばしば起こる。このように、所望の規格を全
て満たすように設計することは極めて困難であり、帰還
定数の設定や能動素子の選択には長い時間を要した。

【００１３】

【課題を解決するための手段】本発明によれば、入力側
を構成する第１段の増幅部から、第２段の増幅部を介し
て、出力側を構成する第３段の増幅部を接続することに
よって構成された第１の増幅回路を含み、前記第１段の
増幅部は、ソース接地またはエミッタ接地型増幅回路に
よって構成されるとともに、前記第２段の増幅部と前記
第３段の増幅部とはカスコード接続され、前記第１段の
増幅部の出力側と前記第１段の増幅部の入力側との間に
第１の負帰還回路が接続され、前記第３段の増幅部の出
力側と前記第２段の増幅部の入力側との間に第２の負帰
還回路が接続され、前記第１段乃至前記第３段の増幅部
が交流的に縦続接続され、且つ、直流的には直列接続さ
れている広帯域増幅器が得られる。このように、第２段
と第３段の増幅部をカスコード接続すると共に、第１及
び第２の負帰還回路を前述したように接続することによ
り、利得、入力インピーダンス、及び、出力インピーダ
ンスを個々に調整することができる。

【００１４】更に、本発明では、前記第１の増幅回路と
同一構成を有する第２の増幅回路を備え、当該第２の増
幅回路は第１の増幅回路に電気的に接続され、プッシュ
プル増幅器を構成した広帯域増幅器が得られる。プッシ
ュプル増幅器を構成する第１及び第２の増幅回路の各段
の増幅部の能動素子をＦＥＴによって構成することによ
り、二次歪及び三次歪を軽減できる。

【００１５】

【発明の実施の形態】図１を参照して、本発明の一実施
の形態に係る広帯域増幅器の概略構成を説明する。図１
に示された広帯域増幅器は、入力端子ＩＮに接続された
第１段目の増幅部２１、第１段目の増幅部２１の出力側
に接続された第２段目の増幅部２２、及び、第２段目の
増幅部２２の出力側に接続されると共に、出力端子ＯＵ
Ｔに接続された第３段目の増幅部２３とを備えている。
これら増幅部２１〜２３は、実際には、後述するよう
に、交流的には縦続接続され、且つ、直流的には直列接
続されている。図示されているように、第１段目の増
幅部２１の出力側と入力側との間には、第１の負帰還回
路２６が接続されており、他方、第３段目の増幅部２３
の出力側と第２段目の増幅部２２の入力側との間には、
第２の負帰還回路２７が接続されている。

【００１６】このような回路構成によれば、第１の負帰
還回路２６の定数を変えることにより、入力インピーダ
ンスと第１段目の増幅部２１の利得を設定することがで
き、第２の負帰還回路２７の定数を変えることにより、
出力インピーダンスと第２段目〜第３段目の増幅部２
２、２３の利得を設定することができる。ここで、第１
の負帰還回路２６の定数を変えても、出力インピーダン
スはほとんど変化しない。これは、第２段目〜第３段目
の増幅部２２、２３が出力端子ＯＵＴとのバッファの役
割を果たすためである。同様にして、第２の負帰還回路
２７の定数を変えても、入力インピーダンスはほとんど
変化しない。

【００１７】従来、帰還回路の定数を変えると、入力及
び出力インピーダンス、並びに、利得の３つの要素が変
化して、回路設計に時間がかかったのに対し、本実施の
形態では、入力及び出力インピーダンスを互いに独立し
て設定することができるため、入力または出力インピー
ダンスと利得の２つの要素だけに着目して回路設計すれ
ば良く、短時間で所望の規格に入るように設計できると
いう利点がある。

【００１８】図２を参照すると、図１に示した広帯域増
幅器の具体的な回路構成が示されており、同図（ａ）に
は、交流的な等価回路が、同図（ｂ）には、直流的な等
価回路が示されている。ここで、第１段目〜第３段目の
増幅部２１乃至２３は、それぞれＦＥＴ３１〜３３によ
って構成されている。

【００１９】図２（ａ）に示す交流的な等価回路を参照
すると、第１段目の増幅部２１はＦＥＴ３１とソース抵
抗Ｒa1とからなり、ソース抵抗Ｒa1の一端はＦＥＴ３１
のソースに接続され、他端は接地されている。第１の負
帰還回路２６はコンデンサＣ1 及び抵抗Ｒ1 によって構
成され、ＦＥＴ３１のソースとドレインの間に接続され
ている。第２段目と第３段目の増幅部はＦＥＴ３２、３
３とソース抵抗Ｒa2、ゲート抵抗Ｒa3とからなり、ＦＥ
Ｔ３２、３３はカスコード接続され、ソース抵抗Ｒa2の
一端はＦＥＴ３２のソースに接続され、他端は接地され
ている。また、ゲート抵抗Ｒa3の一端はＦＥＴ３３のゲ
ートに接続され、他端は接地されている。第２の負帰還
回路２７はコンデンサＣ2 及びＲ2 によって構成されて
おり、ＦＥＴ３３のドレインとＦＥＴ３２のゲートとの
間に接続されている。更に、図２（ａ）では、出力端子
ＯＵＴと接地間に、負荷Ｌが接続されている。

【００２０】図２（ａ）において、入力端子ＩＮに入力
された信号は、ＦＥＴ３１のゲートに加えられ、ソース
接地型増幅部によって増幅される。増幅された信号は次
段のＦＥＴ３２のゲートに加えられると共に、第１の負
帰還回路２６にも供給される。良く知られているよう
に、ソース接地の増幅器の入力信号と出力信号とは互い
に逆位相の関係にあるため、第１の負帰還回路２６は負
帰還を行う回路であることは明らかである。

【００２１】ＦＥＴ３２に加えられた信号はソース接地
増幅された後、ＦＥＴ３３でゲート接地増幅され、出力
端子ＯＵＴから出力されるとともに、一部が第２の負帰
還回路２７に供給される。このように、カスコード接続
された増幅器の入力信号と出力信号は互いに逆位相の関
係にあるため、第２の負帰還回路２７も、負帰還回路で
あることは明らかである。

【００２２】この結果として、図示された広帯域増幅器
はソース接地増幅回路とカスコード接続増幅回路とが縦
続接続された構成となっている。このような構成にする
ことにより、広い帯域に亘って、充分な利得を得ること
ができる。

【００２３】図２（ａ）に示された例では、第１の負帰
還回路２６は、ＦＥＴ３１のドレインとゲートとの間に
接続された、コンデンサＣ１及び抵抗Ｒ１の直列回路に
よって構成され、他方、第２の負帰還回路２７は、ＦＥ
Ｔ３３のドレインとＦＥＴ３２のゲートの間に接続され
た、コンデンサＣ２及び抵抗Ｒ２の直列回路によって構
成されている。このように、ソース接地増幅回路とゲー
ト接地増幅回路とをカスコード接続し、且つ、ソース接
地増幅増幅回路とカスコード接続増幅回路とを縦続接続
と、更に、２つの負帰還回路を接続することにより、広
い帯域に亘って安定で、充分な利得を得ることができ
る。

【００２４】また、第１の負帰還回路２６のコンデンサ
Ｃ1 は、直流的な帰還を阻止するためのものであり、抵
抗Ｒ1 は第１段目の増幅部２１の利得と入力インピーダ
ンスを設定するためのものである。同様に、第２の負帰
還回路２７のコンデンサＣ2は第２段目〜第３段目の増
幅部２２、２３の利得と出力インピーダンスを設定する
ためのものである。上記した２つの負帰還回路２６及び
２７の帰還量は独立に調整できるため、入出力インピー
ダンスを個々に調整できる。したがって、各負帰還回路
２６及び２７の帰還量を調整することによって、当該広
帯域増幅器の入力インピーダンス及び出力インピーダン
スを変更できる。このため、当該広帯域増幅器の入力及
び出力インピーダンスを他の回路のインピーダンスに整
合させることができる。

【００２５】図１は、更に、図２（ｂ）に示すような直
流的な等価回路によってあらわすことができる。図２
（ｂ）からも容易に理解できるとおり、図１に示す広帯
域増幅器は、直流的には、ＦＥＴ３１〜３３のドレイン
からソース方向に電流が流れるように接続されている。
図２（ｂ）に示された直流的な等価回路におけるＦＥＴ
３１〜３３のソースに接続された抵抗は、図２（ａ）に
示された交流的な等価回路における抵抗とは互いに異な
った値を有しているため、図２（ｂ）では、図２（ａ）
と異なる参照符号によって示している。図２（ｂ）にお
ける他のコンデンサ及び抵抗も同様である。

【００２６】図２（ｂ）からも明らかなとおり、直流的
な電流は、電源端子Ｖ_DD−負荷（Ｌ）−ＦＥＴ３３のド
レイン−ＦＥＴ３３のソース−ＦＥＴ３２のドレイン−
ＦＥＴ３２のソース−抵抗Ｒ41ーインダクタＬ2 −ＦＥ
Ｔ３１のドレイン−ＦＥＴ３１のソース−抵抗Ｒ3 −接
地端子の経路で流れる。

【００２７】図２（ｂ）において、抵抗Ｒ5 、Ｒ52、Ｒ
53はＦＥＴ３３にゲートバイアスを与えるためのもので
あり、同様に、抵抗Ｒ6 、Ｒ61、Ｒ62はＦＥＴ３２にゲ
ートバイアスを与え、且つ、抵抗Ｒ63、Ｒ64はＦＥＴ３
１にゲートバイアスを供給するためのものである。ま
た、ＦＥＴ３１のソースに接続された抵抗Ｒ31はゲート
バイアスを決めるためのものである。Ｒ31を除き、これ
らバイアス用の電流はＦＥＴに流す電流に比較して、１
／１００程度であるので、消費電力にはほとんど影響し
ない。ＦＥＴ３２のソースに接続された抵抗Ｒ41、コン
デンサＣ6 、インダクタＬ2 は交流信号が前段に戻らな
いようにするためのフィルタ回路を構成しており、ＦＥ
Ｔ３１のドレイン及びＦＥＴ３２のゲート間に接続され
たコンデンサＣ5 は直流を阻止するためのコンデンサで
ある。図２（ａ）に示された抵抗及びコンデンサと図２
（ａ）に示された抵抗及びコンデンサについては、図３
及び図５の説明から明らかになるであろう。

【００２８】図２（ａ）及び図２（ｂ）に示すような構
成とすることにより、従来の３段増幅回路のように、各
段に並列に電流を流すことがなく、ＦＥＴ３１〜３３に
流れる電流の経路を１つにすることができるので、従来
に較べ回路電流を１／２〜１／３に低減できる。更に、
ＦＥＴ３１〜３３は直流的に直列に接続されているの
で、各ＦＥＴの耐圧は低くても、直列接続した回路全体
の耐圧は高くすることができるので、電源端子Ｖ_DDに２
４Ｖ程度の高い直流電圧が印加されても破壊しない。ま
た、低電圧化するための特別な回路を付加する必要もな
い。

【００２９】図３を参照すると、本発明の他の実施の形
態に係る広帯域増幅器は、プッシュプル形式に接続され
た第１及び第２の増幅回路を含み、各増幅回路は図１に
示された増幅器と同様な構成を有している。より具体的
に言えば、図３の広帯域増幅器は、入力端子ＩＮに接続
された電力分配器３６及び出力端子ＯＵＴに接続された
電力結合器３７とを備え、２つの増幅回路は、電力分配
器３６及び電力結合器３７の間に接続されている。これ
ら電力分配器３６及び電力結合器３７は、実際には、そ
れぞれ入力側トランス及び出力側トランスによって構成
されている。

【００３０】図示された例では、第１の増幅回路は、第
１段目の増幅部２１ａ、第２段目の増幅部２２ａ、第３
段目の増幅部２３ａ、第１の負帰還回路２６ａ、及び、
第２の負帰還回路２７ａを有しており、同様に、第２の
増幅回路は、第１の増幅回路に対応して、第１段目の増
幅部２１ｂ、第２段目の増幅部２２ｂ、第３段目の増幅
部２３ｂ、第１の負帰還回路２６ｂ、及び、第２の負帰
還回路２７ｂを有している。各増幅回路は、図１に示さ
れた増幅器と同様に動作するが、第１及び第２の増幅回
路をプッシュプル形式に接続することにより、図１に示
された増幅器において生じる可能性のある二次歪を除去
することができる。

【００３１】図４をも併せ参照して、図３の具体的な回
路構成を説明する。尚、図２に示す回路要素と同様な要
素については、同一の参照番号に、添字ａ又はｂを付し
て説明する。

【００３２】図からも明らかなように、第１及び第２の
増幅回路は、それぞれ第１及び第２の入力端子ＩＮ１及
びＩＮ２を有すると共に、それぞれ第１及び第２の出力
端子ＯＵＴ１及びＯＵＴ２を有し、第１及び第２の入力
端子ＩＮ１及びＩＮ２間には、高周波の入力信号が与え
られ、第１及び第２の出力端子ＯＵＴ１及びＯＵＴ２間
には、増幅された高周波の出力信号が出力される。

【００３３】具体的にいえば、第１の増幅回路は、ＦＥ
Ｔ３１ａ〜３３ａ、第１の負帰還回路２６ａを構成する
コンデンサＣ１ａ及び抵抗Ｒ１ａ、及び、第２の負帰還
回路２７ａを構成するコンデンサＣ２ａ及び抵抗Ｒ２ａ
を備え、他方、第２の増幅回路は、ＦＥＴ３１ｂ〜３３
ｂ、第１の負帰還回路２６ｂを構成するコンデンサＣ１
ｂ及び抵抗Ｒ１ｂ、及び、第２の負帰還回路２７ｂを構
成するコンデンサＣ２ｂ及び抵抗Ｒ２ｂを備えている。

【００３４】また、第１段目の増幅部を構成する２つの
ＦＥＴ３１ａ及び３１ｂのソースは、抵抗Ｒ３を介して
相互に接続されており、第２段目の増幅部を構成する２
つのＦＥＴ３２ａ及び３２ｂのソースは、同様に、抵抗
Ｒ４を介して相互に接続されている。更に、第３段目の
増幅部を構成する２つのＦＥＴ３３ａ及び３３ｂのゲー
トも抵抗Ｒ５を介して互いに接続されている。

【００３５】これらの抵抗Ｒ３及びＲ４は、これらの抵
抗によって相互に接続されたＦＥＴを仮想的に接地し
て、これらＦＥＴの特性のバラツキによる２次歪を除去
し、安定性を向上するのに役立つバランス抵抗であり、
Ｒ５はバイアス電圧を供給し、高域利得を落として、ゲ
ート接地動作の安定を図るバイアス抵抗である。図２
（ａ）に示されている抵抗Ｒa1、Ｒa2、及びＲa2の２倍
の抵抗値を有している。したがって、Ｒa1、Ｒa2、及び
Ｒa2は、それぞれＲ３／２、Ｒ４／２、及びＲ５／２で
あらわすことができる。

【００３６】この例において、例えば、ＦＥＴ３１ａの
増幅率がＦＥＴ３１ｂの増幅率と同じである場合、抵抗
Ｒ3 の中点が仮想接地点になるが、ＦＥＴ３１ａの増幅
率がＦＥＴ３１ｂの増幅率より大きい場合、或いは、Ｆ
ＥＴ３１ａに入力した信号レベルがＦＥＴ３１ｂに入力
した信号レベルより大きい場合、ＦＥＴ３１ａのソース
の振幅が大きくなり、抵抗Ｒ3 の仮想接地点はＦＥＴ３
１ｂのソース側に近い方にシフトする。その結果、見掛
け上、ＦＥＴ３１ａのソース抵抗がＦＥＴ３１ｂのソー
ス抵抗より大きくなり、ＦＥＴ３１ａの利得を低く抑
え、ＦＥＴｂの利得を上げるように働く。このように、
図示された回路構成では、ＦＥＴの特性がばらついた
り、入力信号のレベルや位相に差がある場合であって
も、出力にその差が生じないようになる。更に、第１の
増幅回路と第２の増幅回路とで発生する二次歪の大きさ
もほぼ同程度となり、プッシュプル接続することによ
り、これを打ち消すことができる。

【００３７】したがって、抵抗Ｒ３によってソースを互
いに接続されたＦＥＴ３１ａ及び３１ｂ、並びに、抵抗
Ｒ４によってソースを互いに接続されたＦＥＴ３２ａ及
び３２ｂは、それぞれ、仮想的にソース接地のプッシュ
プル増幅部として動作し、更に、抵抗Ｒ５によってゲー
トを互いに接続されたＦＥＴ３３ａ及び３３ｂは、仮想
的にゲート接地のプッシュプル増幅部として動作する。

【００３８】このように、プッシュプル接続された広帯
域増幅器は、単に、二次歪を除去できるだけでなく、各
増幅部を構成するトランジスタをＦＥＴによって形成す
ることにより、三次歪をも低減できる。更に、図２に関
して述べられたように、各増幅部には、２つの負帰還回
路が設けられているため、個々に帰還量を調整して、入
出力インピーダンスを調整できるため、第１及び第２の
入力端子ＩＮ１及びＩＮ２間に接続される入力側回路、
及び、第１及び第２の出力端子ＯＵＴ１及びＯＵＴ２間
に接続される出力側回路とのインピーダンス整合が取り
やすいという利点がある。

【００３９】図５を参照すると、図４に示された回路に
基づいて構成された実際の広帯域増幅器が示されてい
る。図示された広帯域増幅部は、図４に示された広帯域
増幅器を増幅部４０として備えると共に、電力分配器及
び電力結合器として、入力トランス回路５５及び出力ト
ランス回路５６をそれぞれ備えている。図示された増幅
部４０は、２つの入力端子ＩＮ１及びＩＮ２と、２つの
出力端子ＯＵＴ１及びＯＵＴ２とを備えると共に、破線
で示されたチップ化されたチップ部分４５と、チップ部
分４５に外付けされる外付部分４６ａ、４６ｂを有して
いる。また、図５では、図２（ｂ）に示された直流的な
回路素子も示されている。

【００４０】チップ部分４５は、第１及び第２の増幅回
路において互いに同一特性が要求されるＦＥＴ３１ａ、
３１ｂ；３２ａ、３２ｂ；３３ａ、３３ｂを含んでい
る。更に、チップ部分４５には、ＦＥＴ３１ａ、３１ｂ
のソース間に接続されたバランス抵抗Ｒ３、ＦＥＴ３２
ａ、３２ｂのソース間に接続されたバランス抵抗Ｒ４、
並びに、ＦＥＴ３３ａ、３３ｂのゲート間に接続された
バイアス抵抗Ｒ５も含まれている。また、図示されたチ
ップ部分４５は、バランス抵抗Ｒ３の両端に接続された
抵抗Ｒ３ａ、Ｒ３ｂ、及び、ＦＥＴ３２ａ、３２ｂのゲ
ート間に接続された抵抗Ｒ６ａ、Ｒ６ｂをも含み、更
に、バイアス抵抗Ｒ５の中点に接続された抵抗Ｒ５１を
も含むと共に、ＦＥＴ３２ａ及び３２ｂのソースにそれ
ぞれ接続された抵抗Ｒ４１ａ及びＲ４１ｂをも含んでい
る。尚、図示された抵抗Ｒ６ａ及びＲ６ｂの共通接続点
及び抵抗Ｒ４１ａ及びＲ４１ｂの一端は、外部接続端子
として使用されている。このように、図示されたチップ
部分４５はＦＥＴ３１ａ〜３３ｂ及び抵抗Ｒ３〜Ｒ５、
Ｒ３ａ、Ｒ３ｂ、Ｒ６ａ、Ｒ６ｂ、Ｒ４１ａ、Ｒ４１ｂ
及び、Ｒ５１とを含んでおり、コンデンサを含んでいな
い。

【００４１】更に、増幅部４０の外付部分４６ａは、コ
ンデンサを含む第１及び第２の負帰還回路２６ａ及び２
７ａの外に、ＦＥＴ３１ａのドレインとＦＥＴ３２ａの
ゲートとの間に設けられた抵抗Ｒ７ａとコンデンサＣ５
ａの直列回路と、抵抗Ｒ４１ａの一端に接続されたイン
ダクタＬ２ａ及びコンデンサＣ６ａのフィルタ回路とを
有している。同様に、外付部分４６ｂは、コンデンサを
含む第１及び第２の負帰還回路２６ｂ及び２７ｂの外
に、ＦＥＴ３１ｂのドレインとＦＥＴ３２ｂのゲートと
の間に設けられた抵抗Ｒ７ｂとコンデンサＣ５ｂの直列
回路と、抵抗Ｒ４１ｂの一端に接続されたインダクタＬ
２ｂ及びコンデンサＣ６ａのフィルタ回路とを有してい
る。

【００４２】図示された第１の帰還回路２６ａは、ＦＥ
Ｔ３１ａのドレインとゲートとの間に設けられたコンデ
ンサ、インダクタ、及び、抵抗からなる直列回路によっ
て構成されており、同様に、もう一方の第１の帰還回路
２６ｂも、ＦＥＴ３１ｂのドレインとゲートとの間に設
けられたコンデンサＣ１ａ、インダクタＬ１ａ、及び、
抵抗Ｒ１ａからなる直列回路によって構成されている。

【００４３】更に、ＦＥＴ３３ａのドレインとＦＥＴ３
２ａのゲートとの間にＣ５ａとＲ７ａを介して接続され
た第２の帰還回路２７ａは、抵抗Ｒ２ａ、コンデンサＣ
２ｂの直列回路によって構成されている。同様に、もう
一方の第２の帰還回路２７ｂは、ＦＥＴ３３ｂのドレイ
ンとＦＥＴ３２ｂのゲートとの間にＣ５ｂとＲ７ｂを介
して接続された抵抗Ｒ２ｂ、コンデンサＣ２ｂの直列回
路によって構成されている。

【００４４】ここで、入力結合部４１は、回路入力端子
ＩＮＣに接続された電力分配器５５を含むと共に、出力
結合部４２は電力結合器５６を含んだ構成を有し、図示
された入力結合部４１は互いに１８０度位相の異なる入
力信号を入力端子ＩＮ１及びＩＮ２に供給することがで
きる。図示された例では、電力分配器５５として、入力
トランスを使用し、電力結合器５６として、出力バラン
を使用している。尚、電力分配器５５は入力バランであ
っても良いし、他方、電力結合器５６は出力トランスで
あっても良い。

【００４５】この構成では、回路入力端子ＩＮＣと接地
間に与えられた入力信号は、入力トランス５５を介し
て、入力端子ＩＮ１及びＩＮ２に供給され、増幅部で増
幅された後、増幅された出力信号が出力トランス５６を
介して、回路出力端子ＯＵＴＣに送出される。また、図
示された増幅部は、３段のプッシュプル構成のＦＥＴ３
１ａ及び３１ｂ；３２ａ及び３２ｂ；３３ａ及び３３ｂ
はチップ化され、同一の半導体基板上に形成されている
ため、互いに特性のバラツキが少ないから、２次歪みを
効果的にキャンセルできる。更に、増幅器に外付けされ
た負帰還回路の素子の定数を変化させることにより、入
力及び出力インピーダンスを変化させることができるた
め、電力分配器５５及び電力結合器５６とのインピーダ
ンス整合を取ることも、容易である。このことは、電力
分配器５５及び電力結合器５６を調整することなく、外
付回路４６ａ、４６ｂの回路素子を調整することによ
り、インピーダンス整合ができることを意味している。

【００４６】ここで、回路入力端子ＩＮＣに与えられる
入力信号は、多チャンネルの映像信号を含む４０〜７０
０ＭＨｚに亘る広帯域入力信号であるものとする。この
広帯域入力信号は、回路入力端子ＩＮＣから電力分配器
５５、及び、入力端子ＩＮ１及びＩＮ２を介して、増幅
部に与えられる。図示された増幅部は、図６に示すよう
に、２０ＭＨｚから１．５ＧＨｚに亘って平坦な特性を
示し、したがって、増幅部の出力端子ＯＵＴ１からＯＵ
Ｔ２からは、上記帯域に亘ってほぼ均一に増幅された出
力信号が出力され、この出力信号は電力結合器５６及び
回路出力端子ＯＵＴＣを通して送出される。

【００４７】上記したように、図示された増幅部は２０
ＭＨｚ〜１．５ＧＨｚに亘って平坦な利得を有している
から、約１ＧＨｚの帯域を持つＣＡＴＶ用の多チャンネ
ル映像信号をも増幅できる。

【００４８】ここで、図５に示されたＦＥＴ３１ａ〜３
３ｂ及び抵抗Ｒ３〜Ｒ１２を含むチップ部４５は、ガリ
ウム砒素基板上に形成されており、これによって、高速
動作を可能にしている。また、増幅部の構成を直流的に
３段の直列接続にすることにより、２４Ｖの直流電圧が
印加される増幅部の各段の耐圧を１０Ｖ程度に抑えるこ
とができると言う利点もある。尚、チップ部４５は、シ
リコン基板上に形成されても良い。

【００４９】図７を参照すると、本発明に係る広帯域増
幅器の配列関係が示されている。図示された例では、図
５に示されたチップ部４５が、銅層６０を介して直接ヒ
ートシンク６１に搭載されている。また、当該ヒートシ
ンク６１上には、ガラスエポキシ樹脂６２が接合されて
おり、図５に示されたチップ部４５以外の部分は、参照
番号６３で示すように、ガラスエポキシ樹脂６２上に形
成されている。

【００５０】この構成によれば、チップ部４５が銅層６
０を介して直接的にヒートシンク６１に取り付けられて
いるから、チップ部４５で発生した熱は、極めて効果的
に、且つ、迅速にヒートシンク６１を通して放熱され
る。したがって、図７では、放熱性の優れた広帯域増幅
器が得られる。

【００５１】図８を参照すると、図５に示されたチップ
部４５をＩＣ上に実現した配置例が示されている。チッ
プ４５上には、中央に抵抗Ｒ３〜Ｒ５等の抵抗が配置さ
れ、その両脇にＦＥＴ３１ａ〜３３ａとＦＥＴ３１ｂ〜
３３ｂとがそれぞれ左右対称に配置されている。また、
予め定められた位置に設けられた各ＦＥＴのソースＳ、
ドレインＤ、及びゲートＧと、チップ内の抵抗とは実質
的に最短距離となるように、且つ、左右において等距離
となるように配線されている。即ち、各ソース、ドレイ
ン、及びゲートと、これらに接続されるべき抵抗とは直
接接続されており、これらの間には、何等の迂回路及び
介在する素子は設けられていない。

【００５２】このため、引用例２及び３のように、混成
集積回路によって構成された場合に比較しても、配線に
よるインダクタンス成分を更に減らすことができ、高周
波特性を改善することができる。また、ＦＥＴを同一チ
ップ上に構成するため、特性のバラツキを小さくするこ
とができるので、プッシュプル構成とすることにより、
二次歪を低減できる。

【００５３】更に、バランス抵抗Ｒ３、Ｒ４、バイアス
Ｒ５を同一チップ４５に内蔵することにより、外付けの
部品点数や外付け面積を低減できる。更に、抵抗Ｒ３ａ
及びＲ３ｂには、２００ｍＡ程度の電流が流れ、１Ｗ程
度の電力が消費されるため、チップ抵抗で外付けした場
合、通常のチップ抵抗より数倍の面積になるが、これら
の抵抗Ｒ３ａ及びＲ３ｂを内蔵した場合には、放熱器に
隣接したチップ上に搭載できるため、小面積で十分な放
熱を行うことができる。

【００５４】

【実施例】図５に示された実施の形態では、ＦＥＴとし
て、ｇ_m＝１２０ｍＳ／ｍｍ、ドレインーゲート間耐圧
ＢＶ_GD＝１８Ｖ、ｆ_T＝約２０ＧＨｚのＧａＡｓＦＥＴ
を使用し、このＦＥＴを１／３〜１／２Ｉ_DSSのドレ
イン電流で動作させている。

【００５５】上記した説明では、第１段乃至第３段の増
幅部における能動素子として、ＦＥＴを使用する場合を
上げたが、ＦＥＴの代わりにバイポーラトランジスタを
使用しても良い。この場合、上記したＦＥＴのソース、
ゲート、及びドレインはバイポーラトランジスタのエミ
ッタ、ベース、及びコレクタにそれぞれ対応している。

【００５６】

【発明の効果】以上述べたように、本発明によれば、実
質的にソース接地された２段の増幅器と、実質的にゲー
ト接地された１段の増幅器とを接続し、２つの負帰還回
路を設けることにより、ＣＡＴＶ等に必要な広い帯域に
亘る増幅を充分な利得で、安定に行うことができると言
う利点がある。また、３段の増幅部を増幅部を直流的に
直列接続したため、回路電流は一段分しか流れず、従来
に較べて回路電流を１／２〜１／３に低減できる。この
ように、直列接続した場合、各能動素子の耐圧は低くて
も、直列接続した回路全体の耐圧を高くすることができ
るので、２４Ｖ程度の高い直流電圧が印加されても、低
電圧化するための特別な回路を付加する必要がない。

【００５７】更に、本発明では、第１段の増幅部に帰還
回路を設けるとともに、第２段乃至第３段の増幅部との
間にも帰還回路を設けたため、入力インピーダンスと出
力インピーダンスを独立して調整することができるよう
になり、帰還回路に使用される抵抗や各増幅部の能動素
子の選択を短時間で選定でき、結果として、設計が容易
になると言う利点もある。次に、本発明の一実施の形態
では、プッシュプル構成にし、且つ、第１段及び第２段
の能動素子間をバランス抵抗Ｒ3 及びＲ4 により接続し
ているため、能動素子の間に、特性のバラツキや、入力
信号のレベル差、位相差等があっても、出力にはその影
響が少なくなるように働く。従って、プッシュプル接続
した場合、２つの出力端子に生じる二次歪のレベルも同
程度となり、出力結合回路で打ち消しあい、二次歪を低
減できる。

【００５８】また、第１段から第３段までの増幅部をプ
ッシュプル回路にした場合、この回路を構成する素子の
内、抵抗を中央に配置するとともに、その左右に各段の
能動素子を対称に配置し、これらを最短で、且つ、等距
離で結ぶように、チップ上にレイアウトすることによ
り、プッシュプル回路を構成する２つの増幅回路間の位
相差を最小にでき、且つ、配線パターンのインダクタン
スを減少させることができるため、高周波特性を改善で
きる。また、プッシュプル回路を構成する各段の能動素
子をチップ上に形成することにより、能動素子の特性を
揃えることができると言う利点もある。この場合、第１
段及び第２段の能動素子間を接続するソース抵抗（図８
のＲ3a、Ｒ3b）を能動素子とともに、同一のチップに内
蔵することにより、外付けの部品点数や外付け面積を低
減でき、且つ、ソース抵抗を外付けにした場合に比較し
て、広帯域増幅器全体のサイズを縮小することもでき
る。

【図面の簡単な説明】

【図１】本発明の一実施例に係る広帯域増幅器の概略構
成を示す図である。

【図２】（ａ）は、図１に示された広帯域増幅器の回路
構成を示すための交流的等価回路図である。（ｂ）は、
図１に示された広帯域増幅器の回路構成を示すための直
流的等価回路図である。

【図３】本発明の他の実施例に係る広帯域増幅器の概略
構成を示す図である。

【図４】図３に示された広帯域増幅器の具体的回路構成
を示す図である。

【図５】図３に示された広帯域増幅器をより具体的に説
明するための回路図である。

【図６】図５に示された広帯域増幅器の特性を示す図で
ある。

【図７】図５に示された広帯域増幅器の配置を説明する
ための図である。

【図８】本発明に係る広帯域増幅器のチップ部の配置関
係の例を示す図である。

【符号の説明】

２１、２１ａ、２１ｂ、第１段増幅部２２、２２ａ、２２ｂ、第２段増幅部２３、２３ａ、２３ｂ第３段増幅部２６、２６ａ、２６ｂ第１の負帰還
回路２７、２７ａ、２７ｂ第２の負帰還
回路３１、３２、３３、３１ａ、３１ｂ、３２ａ、３２ｂ、
３３ａ、３３ｂＦＥＴ３６、４１電力分配器３７、４２電力結合器５５入力トランス５６出力トランス４５チップ

───────────────────────────────────────────────────── フロントページの続き (72)発明者若林良昌東京都港区芝五丁目７番１号日本電気株式会社内 (56)参考文献特開昭58−124306（ＪＰ，Ａ) 特開昭61−109306（ＪＰ，Ａ) 特開昭50−54270（ＪＰ，Ａ) 特開平７−307623（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H03F 1/00 - 3/72

Claims

(57)【特許請求の範囲】

【請求項１】入力側を構成する第１段の増幅部から、
第２段の増幅部を介して、出力側を構成する第３段の増
幅部を接続することによって構成された第１の増幅回路
を含み、前記第１段の増幅部は、ソース接地またはエミ
ッタ接地型増幅回路によって構成されるとともに、前記
第２段の増幅部と前記第３段の増幅部とはカスコード接
続され、前記第１段の増幅部の出力側と前記第１段の増
幅部の入力側との間に第１の負帰還回路が接続され、前
記第３段の増幅部の出力側と前記第２段の増幅部の入力
側との間に第２の負帰還回路が接続され、前記第１段乃
至前記第３段の増幅部が交流的に縦続接続され、且つ、
直流的には直列接続されていることを特徴とする広帯域
増幅器。
【請求項２】請求項１において、前記第１の増幅回路
と同一構成を有する第２の増幅回路を備え、電力分配器
で分配された入力信号を前記第１及び第２の増幅回路に
入力し、前記第１及び前記第２の増幅回路の出力を電力
結合器で結合するプッシュプル構成としたことを特徴と
する広帯域増幅器。
【請求項３】請求項２において、前記第１の増幅回路
の前記第１段の増幅部のソースまたはエミッタ端子は、
前記第２の増幅回路の前記第１段の増幅部のソースまた
はエミッタ端子と第１の抵抗を介して接続され、前記第
１の増幅回路の前記第２段の増幅部のソースまたはエミ
ッタ端子は、前記第２の増幅回路の前記第２段の増幅部
のソースまたはエミッタ端子と第２の抵抗を介して接続
され、前記第１の増幅回路の前記第３段の増幅部のゲー
トまたはベース端子は前記第２の増幅回路の前記第３段
の増幅部のゲートまたはベース端子と第３の抵抗を介し
て接続されたことを特徴とする広帯域増幅器。
【請求項４】請求項１、２、及び３のいずれかにおい
て、前記第１段乃至第３段の増幅部は、それぞれ能動素
子として、ＧａＡｓＦＥＴを有していることを特徴とす
る広帯域増幅器。
【請求項５】請求項２、３、及び４のいずれかにおい
て、前記電力分配器及び前記電力結合器はトランスまた
はバランを備えていることを特徴とする広帯域増幅器。
【請求項６】請求項２乃至５のいずれかにおいて、前
記広帯域増幅器の第１段乃至第３段の増幅部を構成する
能動素子及び第１乃至第３の抵抗を含む部分は一つの半
導体基板上に形成され、チップ化されていることを特徴
とする広帯域増幅器。
【請求項７】請求項６において、前記第１乃至前記第
３の抵抗は、それぞれ前記第１の増幅回路と前記第２の
増幅回路との前記第１乃至第３段の増幅部の能動素子の
端子と略最短距離で、且つ、略等距離に配置されている
ことを特徴とする広帯域増幅器。
【請求項８】請求項６において、前記第１段の増幅部
のソースまたはエミッタと接地との間に接続された抵抗
を同一半導体基板上に形成したことを特徴とする広帯域
増幅器。
【請求項９】第１の接地形式の増幅を行う第１段の増
幅部と、該第１段の増幅器と縦続に接続され、前記第１
の接地形式で増幅を行う第２段の増幅部と、前記第２段
の増幅部に対して、カスコード接続され、前記第１の接
地形式とは異なるなる第２の接地形式の第３段の増幅部
とを備え、第１段の増幅部の出力側と入力側との間に
は、第１の負帰還回路が接続されており、且つ、第３段
の増幅部の出力側と第２段の増幅部の入力側との間に
は、第２の負帰還回路が接続されていることを特徴とす
る広帯域増幅器。
【請求項１０】請求項９において、前記第１の接地形
式は、ソース接地またはエミッタ接地形式であり、第２
の接地形式は、ゲート接地またはベース接地形式である
ことを特徴とする広帯域増幅器。