JP2845962B2

JP2845962B2 - アクティブマトリクス回路基板および画像表示装置

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Publication number: JP2845962B2
Application number: JP19407889A
Authority: JP
Inventors: 隆男高野; 永二松崎; 美文頼富; 敏之小下; 光雄中谷; 秋広剣持
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1989-07-28
Filing date: 1989-07-28
Publication date: 1999-01-13
Anticipated expiration: 2014-01-13
Also published as: JPH0360164A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は液晶を用いた画像表示装置に組み込む薄膜ト
ランジスタをスイッチング素子としたアクティブマトリ
クス回路基板および画像表示装置に係り、特にゲート絶
縁膜のエッチング段差における上層配線のカバレジの向
上に好適な傾斜エッチングによるゲート絶縁膜を有する
アクティブマトリクス回路基板および画素表示装置に関
する。

［従来の技術］従来の画像表示装置の薄型および軽量化等の要求に対
して液晶をシャッタとする透過型画像表示装置が登場
し、その液晶画像表示装置の高精細化のためにスイッチ
ング素子として薄膜トランジスタを用いたアクティブマ
トリクス駆動型液晶表示装置が多く使用されてきた。

第８図は従来の一般にアクティブマトリクス回路基板
に多く用いられている非晶質シリコン薄膜トランジスタ
を例示する逆スタガ構造の断面図である。第８図におい
て、１はガラス基板等の絶縁性基板、２はクロム膜等の
金属膜からなるゲート電極、３はシリコン窒化膜等から
なるゲート絶縁膜、４は非晶質シリコン膜からなる半導
体膜、５はりん等を添加した非晶質シリコン膜からなる
n⁺型の半導体膜、６はアルミニウム膜等の金属膜からな
るソース電極、７は同じくドレイン電極である。この構
造の薄膜トランジスタを複数個配置し、それらのゲート
電極２を接続して第１のバスラインとし、ドレイン電極
７を接続して第２のバスラインとすることにより、アク
ティブマトリクス回路基板を作製している。

第９図は従来のアクティブマトリクス回路基板の第２
のバスラインの接続端子部を例示する断面図である。第
９図において、各図面を通じて同一符号は同一または相
当部分を示すものとし、７′はドレイン電極７を接続す
る第２のバスライン、12は第２のバスライン端子部の第
１層である。第８図および第９図のアクティブマトリク
ス回路基板でゲート絶縁膜３の下層にあるゲート電極２
の第１のバスラインに駆動回路を接続するために行う第
１のバスライン端子部を露出する工程において、ゲート
絶縁膜３として働くシリコン窒化膜のエッチングに対し
ふっ素化合物気体によりドライエッチングを用いること
が多い。この第１のバスラインの形成時に第９図のよう
に形成したドレイン電極７の第２のバスライン７′が第
２のバスライン端子部の第１層12と接続される部分に、
ゲート絶縁膜３のエッチング段差が生じる。なおこの種
のゲート絶縁膜３のエッチングとして関連するものに
は、例えば特開昭61−244068号公報等が挙げられる。

［発明が解決しようとする課題］上記従来技術はアクティブマトリクス回路基板の第２
のバスラインの接続端子部におけるゲート絶縁膜のエッ
チング段差の形状の点について配慮がされておらず、第
９図のように第１のバスライン形成時に形成した第２の
バスラインが第２のバスライン端子部第１層と接続され
るさいに、ゲート絶縁膜のエッチング段差部で接続抵抗
が発生して第２のバスラインの配線抵抗が大きくなると
いう問題があった。またこのゲート絶縁膜のエッチング
段差を介して薄膜トランジスタの電極（例えばソース電
極）と表示画素電極を接続する場合に接続不良が発生し
たりする問題があった。

本発明の目的はアクティブマトリクス回路基板のゲー
ト絶縁膜のエッチング段差によるバスラインの抵抗増加
や断線および薄膜トランジスタと表示画素電極の接続不
良をなくし、製造歩留りを向上したアクティブマトリク
ス回路基板および画像表示装置を提供することにある。

［課題を解決するための手段］上記目的を達成するために、本発明によるアクティブ
マトリクス回路基板および画像表示装置は、薄膜トラン
ジスタを構成するゲート絶縁膜あるいはゲート絶縁膜と
半導体層が第１のバスラインと第２のバスラインの層間
絶縁膜となるときに、該ゲート絶縁膜をエッチングして
形成されたゲート絶縁膜のエッチング段差において、該
ゲート絶縁膜の上層面を下層面よりゲート絶縁膜膜厚の
1/100から20倍の範囲だけ後退させるようにしたもので
ある。

［作用］上記アクティブマトリクス回路基板および画像表示装
置は、アクティブマトリクス回路基板上に存在するゲー
ト絶縁膜のエッチング段差において、ゲート絶縁膜の上
層面を下層面より後退させて順テーパの傾斜面を形成し
ているので、薄膜によるカバレジが良好になるため、こ
の上に存在するバスラインの抵抗増加が抑えられて断線
もなくなり、またゲート絶縁膜のエッチング段差による
開口部を介したソース電極と表示画素電極の接続不良も
なくなるほか、ゲート絶縁膜のエッチング段差の順テー
パ形状が製造工程での薬品や水等の滞留をなくして清浄
化を容易にする。

［実施例］以下に本発明の実施例を第１図から第７図により説明
する。

第１図は本発明によるアクティブマトリクス回路基板
の第１の実施例を示す第２のバスラインの接続端子部の
断面図である。第１図において、アクティブマトリクス
回路基板における第２のバスライン（少なくとも一部分
がゲート絶縁膜上に存在するバスラインで例えばドレイ
ンバスライン）の外部電気回路との接続端子部の一実施
例を示し、１はガラス基板等の絶縁性基板、３はシリコ
ン窒化膜等からなるゲート絶縁膜、７′はアルミニウム
等からなる第２のバスライン（例えばドレインバスライ
ン）、12はクロム膜等からなる第１のバスラインと同時
形成した第２のバスライン端子部の第１層、ｄはゲート
絶縁膜３の膜厚、Δｌはゲート絶縁膜３のエッチング段
差においてゲート絶縁膜３の下層面より後退させた上層
面の後退量である。この第１の実施例ではゲート絶縁膜
３のエッチング段差を通して、第２のバスライン７′
（例えばドレインバスライン）と外部電気回路に接続す
る第２のバスライン端子部の第１層12と接続しており、
このゲート絶縁膜３のエッチング段差部において本発明
によりゲート絶縁膜３の上層面を下層面より膜厚ｄの1/
100から20倍の範囲で後退させるようにした順テーパの
傾斜形状の段差形状としている。

第２図（Ａ）〜（Ｆ）は第１図の薄膜トランジスタ部
および第２のバスラインの接続端子部の製造プロセスの
説明図である。第１図の製造プロセスの概略を第２図
（Ａ）〜（Ｆ）により説明する。第２図（Ａ）の工程で
はガラス基板等の絶縁性基板１上に周知のスパッタリン
グ法等によりクロム膜等の金属膜を成膜し、ついで周知
のホトエッチング工程を用いてゲート電極２と、複数の
ゲート電極２を接続してなる第１のバスライン（図示せ
ず）と、第２のバスライン（ドレインバスライン）の外
部電気回路との接続端子部の第１層12との各パターンを
形成する。第２図（Ｂ）の工程では次の周知のプラズマ
CVD（Chemical Vapor Deposition）法等によりシリコン
窒化膜等のゲート絶縁膜３と、非晶質シリコン膜等の半
導体層４と、りんを添加したn⁺型非晶質シリコン膜等の
半導体層５とを連続成膜する。第２図（Ｃ）の工程では
次に周知にホトエッチング工程を用いて非晶質シリコン
膜等の半導体層４と、n⁺型非晶質シリコン膜等の半導体
層５とからなるアイランドパターンを形成する。第２図
（Ｄ）の工程では次に周知ホトレジスト工程とCF₄また
はSF₆によるドライエッチングを用いて第１のバスライ
ン端子部（図示せず）および第２のバスライン端子部の
第１層12上のシリコン窒化膜等のゲート絶縁膜３を除去
する。この工程において本発明によりふっ素化合物気体
を用いたドライエッチングによりゲート絶縁膜３をエッ
チングする時にゲート絶縁膜３のエッチング段差の形状
を第１図に示した断面形状にする。第２図（Ｅ）の工程
では次に周知のスパッタリング法等によりアルミニウム
膜厚等の金属膜を成膜し、ついで周知のホトエッチング
工程を用いてソース電極６と、ドレイン電極７と、複数
個のドレイン電極７を接続してなる第２のバスライン
（ドレインバスライン）７′との各パターンを形成し、
その後にソース電極６とドレイン電極７をマスクにして
薄膜トランジスタのチャネル部となる非晶質シリコン膜
等の半導体層４上のn⁺型非晶質シリコン膜等の半導体層
５を除去する。第２図（Ｆ）の工程では次に周知のスパ
ッタリング法等によりITO（Indium Tin Oxide）膜等の
透明導電膜を成膜し、ついで周知のホトエッチング工程
を用いて表示画素電極８のパターンを形成する。このよ
うにしてアクティブマトリクス回路基板が作製される。
ただしここでは表示画素電極８のパターン形成工程まで
を示した。

第３図（ａ），（ｂ）は第１図の第２図のバスライン
の接続端子部の断面図およびゲート絶縁膜のエッチング
段差による第２のバスラインの抵抗増加率のグラフであ
る。第３図（ａ），（ｂ）において、第３図（ａ）の１
は絶縁性基板、３はシリコン窒化膜（ゲート絶縁膜）、
７′はアルミニウム等の導電膜（第２のバスライン）、
12はクロムやITO等の導電膜（第２のバスライン端子部
の第１層）、ｄはシリコン窒化膜（ゲート絶縁膜）３の
膜厚、Δθはシリコン窒化膜（ゲート絶縁膜）３のエッ
チング段差の傾き角（テーパ角）、Δｌはシリコン窒化
膜（ゲート絶縁膜）３の上層面の後退量、Ｄはアルミニ
ウム等の導電膜（第２のバスライン）７′の膜厚、Ｄ′
はアルミニウム等の導電膜（第２のバスライン）７′の
シリコン窒化膜（ゲート絶縁膜）３段差上での被覆膜厚
である。このシリコン窒化膜（ゲート絶縁膜）３段差上
でのアルミニウム等の導電膜（第２のバスライン）７′
の被覆膜厚Ｄ′は膜厚Ｄとcosθの関数で表わせる。そ
こでシリコン窒化膜（ゲート絶縁膜）３段差部を介した
導電膜の接続抵抗の上昇を10²以下に抑えるためには、｛１＋1/（Δl/d）^２｝^1/2≦10² を満たす必要がある。ここでΔｌが小さくなってエッチ
ング段差が急峻になると、エッチング段差の第２のバス
ライン７′を構成する薄膜による被覆膜厚Ｄ′が薄くな
ることによりシート抵抗が増大し、このエッチング段差
を越える配線の抵抗は増大して傾き角（テーパ角）θが
90゜以上になると断線することが多くなる。このことか
ら本発明では第３図（ｂ）のようにシリコン窒化膜（ゲ
ート絶縁膜）の上層面の後退量Δｌを膜厚ｄの1/100か
ら20倍の範囲としており、これによってアルミニウム等
の導電膜（第２のバスライン）７′の配線抵抗増加を10
0倍以下に抑えることができる。ここで本発明では一般
にバスラインのシート抵抗が５Ω／□以下で、配線抵抗
も２〜3KΩ以上となることが多いことを考慮して、Δl/
d≧1/100とした。またΔｌを大きくするとバスラインの
抵抗増加や断線はなくなるが加工寸法精度が悪くなるか
ら、そこで実際にアクティブマトリクス回路基板に適用
することを考慮して、Δl/d≦20とした。

第４図（ａ），（ｂ）は第１図の実験結果の試料（配
線）の断面図および配線抵抗の分布図である。第４図
（ａ）において、第１図の効果を調べるために行った実
験に用いた試料（配線）の断面図を示し、１は絶縁性基
板、３はシリコン窒化膜（ゲート絶縁膜）、７′はシリ
コン窒化膜（ゲート絶縁膜）３パターンと交差するアル
ミニウム膜配線（第２のバスライン）である。第４図
（ｂ）において、第４図（ａ）の試料の配線抵抗の分布
を示し、縦軸は配線抵抗（倍）で、縦軸は配線の個数
（任意目盛）を表わす。本発明を適用したシリコン窒化
膜（ゲート絶縁膜）３のエッチング段差に上層面の後退
量Δｌを有する場合の方が従来のエッチングによる場合
と比べてアルミニウム膜配線（第２のバスライン）７′
の配線抵抗の増加が小さく、またばらつきも小さいこと
が示された。

なお本実施例はゲート電極２がゲート絶縁膜３の下層
にある逆スタガ構造の薄膜トランジスタを用いたアクテ
ィブマトリクス回路基板の例を説明したが、ゲート電極
２がゲート絶縁膜３上に積層されて形成されるスタガ構
造の薄膜トランジスタを用いたアクティブマトリクス回
路基板であっても同様に本発明を適用できる。

第５図は本発明によるアクティブマトリクス回路基板
の第２の実施例を示す薄膜トランジスタの断面図であ
る。第５図において、アクティブマトリクス回路基板に
おける薄膜トランジスタのソース電極の表示画素電極の
接続をゲート絶縁膜に設けたスルーホールを介して行っ
た一実施例を示し、１はガラス基板等の絶縁性基板、２
はクロム膜等のゲート電極、３はシリコン窒化膜等の半
導体層、５はりんを添加したn⁺型非晶質シリコン膜等の
半導体層、６はソース電極、７はドレイン電極、８は表
示画素電極、11はゲート絶縁膜のスルーホールである。

この薄膜トランジスタの製造プロセスの概略を説明す
る。まずガラス基板等の絶縁性基板１上に周知のスパッ
タリング法によりクロム膜を成膜し、ついで周知のホト
エッチング工程によりゲート電極２および複数個のゲー
ト電極を接続した第１のバスライン（図示せず）を形成
する。つぎに周知のスパッタリング法等によりITO膜を
成膜し、ついで周知のホトエッチング工程により表示画
素電極８を形成する。つぎに周知のプラズマCVD法等に
よりシリコン窒化膜のゲート絶縁膜３と、非晶質シリコ
ン膜の半導体層４と、n⁺型非晶質シリコン膜の半導体層
５を連続成膜し、ついで周知のホトエッチング工程によ
り非晶質シリコン膜の半導体層４と、n⁺型非晶質シリコ
ン膜の半導体層５からなるアイランドパターンを形成す
る。つぎに第１のバスライン端子部（図示せず）上およ
び表示画素電極８上の一部のシリコン窒化膜のゲート絶
縁膜３を除去するために、周知のホトレジスト工程とCF
₄またはSF₆を用いたドライエッチング工程により、本発
明を適用してシリコン窒化膜のゲート絶縁膜３のスルー
ホール11において上層面を下層面より膜厚の1/100から2
0倍だけ後退させてエッチングする。つぎに周知のスパ
ッタリング法等によりアルミニウム膜を成膜し、ついで
周知のホトエッチング工程によりソース電極６と、ドレ
イン電極７と、複数個のドレイン電極を接続した第２の
バスライン（図示せず）を形成する。ついでソース電極
６とドレイン電極７をマスクにして薄膜トランジスタの
チャネル部となる非晶質シリコン膜の半導体層４上のn⁺
型非晶質シリコン膜等の半導体層５をドライエッチング
により除去して、以上で薄膜トランジスタと表示画素電
極８からなるアクティブマトリクス回路基板が完成す
る。

本実施例によれば、シリコン窒化膜のゲート絶縁膜３
のスルーホール11のエッチング段差が順テーパで緩やか
にしているので、第１図と同様にしてソース電極６と表
示画素電極８の接続を確実にできる。

第６図（ａ），（ｂ）は本発明によるアクティブマト
リクス回路基板の第３の実施例を示す補助バスラインを
設けたアクティブマトリクス回路基板の要部平面図およ
びＢ−Ｂ′断面図である。第６図（ａ），（ｂ）におい
て、第１のバスライン２′の配線抵抗を小さくするため
に、第２のバスライン７′と交差しない第１のバスライ
ン２′上に補助バスライン９を設けた時のアクティブマ
トリクス回路基板の一実施例の要部の平面図と、そのＢ
−Ｂ′断面図を示し、１は絶縁性基板、２はゲート電
極、２′は第１のバスライン、３はゲート絶縁膜、４は
半導体層、７はドレイン電極、８は表示画素電極、９は
補助バスライン、10はゲート絶縁膜の開口部で、このゲ
ート絶縁膜３の開口部10を通して第１のバスライン２′
の補助バスライン９を積層している。この例では本発明
を適用して、このゲート絶縁膜の開口部10のエッチング
段差の形状を順テーパで緩やかにしている。

本実施例によれば、補助バスライン９を設けるゲート
絶縁膜の開口部10のエッチング段差を順テーパで緩やか
にしているので、補助バスライン９の第１のバスライン
２′への積層不良が発生しなくなる。例えばゲート絶縁
膜３の開口部10における液体の循環が良好となって補助
バスライン９の積層前の洗浄が容易になり、また補助バ
スライン９のアルミニウムエッチング（エッチング液は
りん酸と酢酸と水の混合液）後の純水洗浄工程において
も、シリコン窒化膜のゲート絶縁膜３の段差部にアルミ
ニウムのエッチング液が残らずに清浄な状態に保て、ア
ルミニウムの腐食が発生するのを抑えることができる。

第７図（ａ），（ｂ）は本発明によりアクティブマト
リクス回路基板を用いた画像表示装置の第４の実施例を
示す要部平面図および断面図である。第７図（ａ），
（ｂ）において、上記した第１図ないし第６図の第１か
ら第３の実施例のいずれかの構成のアクティブマトリク
ス回路基板を用いたカラー表示用の画像表示装置の一実
施例を示し、１はガラス基板、２はゲート電極、３はゲ
ート絶縁膜、４は半導体膜、５はn⁺型の半導体膜、６は
ソース電極、７はドレイン電極、８は表示画素電極、20
は偏光板、21はカラーフィルタ、22は保護膜、23は対向
電極、24は配向膜、25は液晶、16は保護膜、31は薄膜ト
ランジスタ、32はアクティブ回路基板である。この画像
表示装置は薄膜トランジスタ31を用いたアクティブマト
リクス回路基板32のソース電極６に接続された透明導電
膜からなる表示画素電極８に対向して、同じく透明導電
膜からなる対向電極23が設けられるとともに、その表示
画素電極８と対向電極23の間隙に配向膜24を介して液晶
25が充てん密封されて表示セルを構成してなる。

このアクティブマトリクス回路基板32を用いた画素表
示装置は、周知のカラー液晶表示装置の製造工程と同様
の製造工程で容易に製造することができる。なお実際の
画像表示装置においては、第７図に示した構成の他に周
知の画像表示駆動手段として、各種電気回路制御系およ
び照明手段が設けられるが、これらについては図示およ
び説明を省略している。

［発明の効果］本発明によれば、薄膜トランジスタを用いたアクティ
ブマトリクス回路基板において、シリコン窒化膜等から
なるゲート絶縁膜のエッチング段差を順テーパで緩やか
にしているので、ゲート絶縁膜のエッチング段差による
バスラインの抵抗増加や断線等の欠陥発生を防止でき、
その製造歩留りを大幅に改善できる効果がある。また、
このアクティブマトリクス回路基板を用いた画像表示装
置の品質を向上できる効果がある。

【図面の簡単な説明】

第１図は本発明によるアクティブマトリクス回路基板の
第１の実施例を示す要部断面図、第２図（Ａ）〜（Ｆ）
は第１図の製造プロセスの説明図、第３図（ａ），
（ｂ）は第１図の要部断面図および段差部抵抗増加率グ
ラフ、第４図（ａ），（ｂ）は第１図の実験結果の試料
断面図および配線抵抗分布図、第５図は本発明によるア
クティブマトリクス回路基板の第２の実施例を示す薄膜
トランジスタ断面図、第６図（ａ），（ｂ）は本発明に
よるアクティブマトリクス回路基板の第３の実施例を示
す要部断面図およびＢ−Ｂ′断面図、第７図（ａ），
（ｂ）は本発明によるアクティブマトリクス回路基板を
用いた画像表示の第４の実施例を示す要部平面図および
断面図、第８図に従来のアクティブマトリクス回路基板
を例示する薄膜トランジスタ断面図、第９図は第８図の
要部断面図である。１……絶縁性基板、２……ゲート電極、２′……第１の
バスライン（ゲートバスライン）、３……ゲート絶縁
膜、４……半導体層、５……n⁺型の半導体層、６……ソ
ース電極、７……ドレイン電極、７′……第２のバスラ
イン（ドレインバスライン）、８……表示画素電極、９
……補助バスライン、10……ゲート絶縁膜開口部、11…
…ゲート絶縁膜スルーホール、12……第２のバスライン
接続端子部の第１層、20……偏光板、21……カラーフィ
ルタ、22,26……保護膜、23……対向電極、24……配向
膜、25……液晶、31……薄膜トランジスタ、32……アク
ティブマトリクス回路基板、ｄ……ゲート絶縁膜の膜
厚、Δｌ……ゲート絶縁膜上層面の後退量。

───────────────────────────────────────────────────── フロントページの続き (72)発明者小下敏之神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者中谷光雄神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (72)発明者剣持秋広神奈川県横浜市戸塚区吉田町292番地株式会社日立製作所生産技術研究所内 (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 29/786 G03F 1/136 500

Claims

(57)【特許請求の範囲】

【請求項１】少なくとも表面が絶縁性材料からなる基板
上に、該基板上に形成されたゲート電極と、該ゲート電
極上に設けたゲート絶縁膜と、該ゲート絶縁膜上に設け
た半導体層と、少なくとも該半導体層の一部を覆うよう
に配設したソース電極およびドレイン電極とからなる薄
膜トランジスタを複数個配置し、各々のゲート電極を第
１のバスラインに接続し、各々のドレイン電極を第２の
バスラインに接続し、各々のソース電極を各々の表示画
素電極に接続してなるアクティブマトリクス回路基板に
おいて、上記ゲート絶縁膜あるいはゲート絶縁膜と半導
体層が第１のバスラインと第２のバスラインの層間絶縁
層となるときに、該ゲート絶縁膜をエッチングして形成
されたゲート絶縁膜のエッチング段差において該ゲート
絶縁膜の上層面を下層面より後退させ、かつ該後退量を
該ゲート絶縁膜膜厚の1/100から20倍の範囲としたこと
を特徴とするアクティブマトリクス回路基板。
【請求項２】少なくとも表面が絶縁性材料からなる基板
上に、該基板上に形成されたソース電極およびドレイン
電極と、該ソース電極およびドレイン電極上に設けた半
導体層と、該半導体層上に設けたゲート絶縁膜と、該ゲ
ート絶縁膜上に設けたゲート電極とからなる薄膜トラン
ジスタを複数個配置し、各々のドレイン電極を第１のバ
スラインに接続し、各々のゲート電極を第２のバスライ
ンに接続し、各々のソース電極を各々の表示画素電極に
接続してなるアクティブマトリクス回路基板において、
上記ゲート絶縁膜あるいはゲート絶縁膜と半導体層が第
１のバスラインと第２のバスラインの層間絶縁膜となる
ときに、該ゲート絶縁膜をエッチングして形成されたゲ
ート絶縁膜のエッチング段差においてゲート絶縁膜の上
層面を下層面より後退させ、かつ該後退量をゲート絶縁
膜膜厚の1/100から20倍の範囲としたことを特徴とする
アクティブマトリクス回路基板。
【請求項３】上記ゲート絶縁膜あるいはゲート絶縁膜と
半導体層からなる層をエッチングして形成されたエッチ
ング段差上に少なくとも１本の第２のバスラインが存在
していることを特徴とする請求項１または請求項２記載
のアクティブマトリクス回路基板。
【請求項４】上記ゲート絶縁膜あるいはゲート絶縁膜と
半導体層からなる層をエッチングして形成されたエッチ
ング段差からなるスルーホールを通して、上記ソース電
極と表示画素電極を接続したことを特徴とする請求項１
または請求項２記載のアクティブマトリクス回路基板。
【請求項５】上記ゲート絶縁膜あるいはゲート絶縁膜と
半導体層からなる層をエッチングして形成されたエッチ
ング段差からなる開口部を通して、上記第１のバスライ
ンと接続する該第１のバスラインの補助バスラインを設
けたことを特徴とする請求項１または請求項２記載のア
クティブマトリクス回路基板。
【請求項６】請求項１または請求項２記載のアクティブ
マトリクス回路基板上のソース電極に接続された表示画
素電極に対向して対向電極を設けるとともに、該表示画
素電極と対向電極との間隙に液晶が充てん密封されて表
示セルを構成してなる画像表示装置。