JP2839584B2 - 電流制御回路 - Google Patents
電流制御回路Info
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- JP2839584B2 JP2839584B2 JP26951389A JP26951389A JP2839584B2 JP 2839584 B2 JP2839584 B2 JP 2839584B2 JP 26951389 A JP26951389 A JP 26951389A JP 26951389 A JP26951389 A JP 26951389A JP 2839584 B2 JP2839584 B2 JP 2839584B2
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Description
【産業上の利用分野】 本発明は、誘導負荷を流れる負荷電流をオン・オフ制
御するようにした回路におけるサージ破壊の防止及びラ
ジオノイズ発生の防止を図った回路に関する。
御するようにした回路におけるサージ破壊の防止及びラ
ジオノイズ発生の防止を図った回路に関する。
第３図に示したように、抵抗成分Ｒ及びコイル成分Ｌ
を有する負荷、例えば、電気モータをパルス幅変調（PW
M）信号により制御する回路がしられている。この回路
においては、パワートランジスタである電界効果トラン
ジスタ（以下、「FET」という）のゲートＧに、PWM制御
信号Sigが印加されることにより、そのFETがオン・オフ
し、負荷を流れる電流の平均値が制御される。 ところが、上記FETのターンオフ速度が速く電流I0の
立ち下がり時間が短い場合には、コイルＬにより逆起電
圧が生じ、そのFETのドレーンＤとソースＳとの端子間
電圧であるV0には、第４図のタイムチャートに示された
時間t12の直後にサージ電圧が発生する。
を有する負荷、例えば、電気モータをパルス幅変調（PW
M）信号により制御する回路がしられている。この回路
においては、パワートランジスタである電界効果トラン
ジスタ（以下、「FET」という）のゲートＧに、PWM制御
信号Sigが印加されることにより、そのFETがオン・オフ
し、負荷を流れる電流の平均値が制御される。 ところが、上記FETのターンオフ速度が速く電流I0の
立ち下がり時間が短い場合には、コイルＬにより逆起電
圧が生じ、そのFETのドレーンＤとソースＳとの端子間
電圧であるV0には、第４図のタイムチャートに示された
時間t12の直後にサージ電圧が発生する。
上記サージ電圧はFET等の素子を損傷するのみなら
ず、外部機器に対するノイズを発生させる原因となる。 更に、コイルＬ成分を有する負荷が電気モータの場合
には、ブラシ摩耗を早める等の不具合が発生することに
なる。 ここで、上述のような負荷に印加される電圧の立ち上
がり或いは立ち下がり時間は、FETのドレーンＤとゲー
トＧ間にコンデンサC1を配設することにより制御され
る。 又、電流の立ち上がり或いは立ち下がり時間は、FET
のゲートＧとソースＳ間にコンデンサC2を配設すること
により制御される。 上述のように、電流の立ち上がり或いは立ち下がり時
間を制御するために、コンデンサC2を用いる手段もある
が、非常に大きな容量を必要とすると共にコンデンサC2
は電圧波形に影響を生じさせることとなり好ましくなか
った。 本発明は、上記の課題を解決するために成されたもの
であり、その目的とするところは、電流の立ち下がり時
間において、サージ電圧が発生しないようにすると共に
容量が大きなコンデンサを必要としない電流制御回路を
提供することである。
ず、外部機器に対するノイズを発生させる原因となる。 更に、コイルＬ成分を有する負荷が電気モータの場合
には、ブラシ摩耗を早める等の不具合が発生することに
なる。 ここで、上述のような負荷に印加される電圧の立ち上
がり或いは立ち下がり時間は、FETのドレーンＤとゲー
トＧ間にコンデンサC1を配設することにより制御され
る。 又、電流の立ち上がり或いは立ち下がり時間は、FET
のゲートＧとソースＳ間にコンデンサC2を配設すること
により制御される。 上述のように、電流の立ち上がり或いは立ち下がり時
間を制御するために、コンデンサC2を用いる手段もある
が、非常に大きな容量を必要とすると共にコンデンサC2
は電圧波形に影響を生じさせることとなり好ましくなか
った。 本発明は、上記の課題を解決するために成されたもの
であり、その目的とするところは、電流の立ち下がり時
間において、サージ電圧が発生しないようにすると共に
容量が大きなコンデンサを必要としない電流制御回路を
提供することである。
上記課題を解決するための発明の構成は、誘導負荷を
流れる負荷電流をパワートランジスタによりオン・オフ
制御するようにした回路において、前記パワートランジ
スタの制御端子又はその制御端子電圧を制御する端子と
電源のアース端子との間にコンデンサを配設し、前記パ
ワートランジスタのアース側端子と該パワートランジス
タの制御端子電圧を制御するトランジスタのアース側端
子とを接続し、前記パワートランジスタのアース側端子
と電源のアース端子との間にインダクタンスを設けたこ
とを特徴とする。
流れる負荷電流をパワートランジスタによりオン・オフ
制御するようにした回路において、前記パワートランジ
スタの制御端子又はその制御端子電圧を制御する端子と
電源のアース端子との間にコンデンサを配設し、前記パ
ワートランジスタのアース側端子と該パワートランジス
タの制御端子電圧を制御するトランジスタのアース側端
子とを接続し、前記パワートランジスタのアース側端子
と電源のアース端子との間にインダクタンスを設けたこ
とを特徴とする。
コンデンサはパワートランジスタの制御端子又はその
制御端子電圧を制御する端子と電源のアース端子との間
に配設され、上記パワートランジスタのアース側端子と
そのパワートランジスタの制御端子電圧を制御するトラ
ンジスタのアース側端子とが接続される。そして、上記
パワートランジスタのアース側端子と電源のアース端子
との間にはインダクタンスを設けてある。 このインダクタンスによりパワートランジスタがオン
・オフするときに誘導電圧が発生する。この誘導電圧は
コンデンサ及びコンデンサの充放電回路の推移によっ
て、微分された電圧がコンデンサを介してパワートラン
ジスタの制御端子に入力する。この結果、ターンオン・
ターンオフに際し、パワートランジスタの制御端子とア
ース側端子との間の電圧は微分波形、即ち、コンデンサ
の放電波形により緩やかに変化する。よって、ターンオ
ン・ターンオフが緩やかに行われるので、パワートラン
ジスタの端子間電圧にはサージ電圧が発生することがな
い。
制御端子電圧を制御する端子と電源のアース端子との間
に配設され、上記パワートランジスタのアース側端子と
そのパワートランジスタの制御端子電圧を制御するトラ
ンジスタのアース側端子とが接続される。そして、上記
パワートランジスタのアース側端子と電源のアース端子
との間にはインダクタンスを設けてある。 このインダクタンスによりパワートランジスタがオン
・オフするときに誘導電圧が発生する。この誘導電圧は
コンデンサ及びコンデンサの充放電回路の推移によっ
て、微分された電圧がコンデンサを介してパワートラン
ジスタの制御端子に入力する。この結果、ターンオン・
ターンオフに際し、パワートランジスタの制御端子とア
ース側端子との間の電圧は微分波形、即ち、コンデンサ
の放電波形により緩やかに変化する。よって、ターンオ
ン・ターンオフが緩やかに行われるので、パワートラン
ジスタの端子間電圧にはサージ電圧が発生することがな
い。
以下、本発明を具体的な実施例に基づいて説明する。 第１図は本発明に係る電流制御回路を用い、コイルＬ
成分を有する負荷を電気モータＭとして、電気モータＭ
の駆動回路を示した全体構成図である。 10は電気モータＭの駆動を指令するコンピュータであ
り、コンピュータ10からはリレーRLをON/OFF制御する制
御信号及び電気モータＭの速度信号が出力される。 上記電気モータＭには、電流を供給する電源Ｅと上記
リレーRL及びパワートランジスタ11、更に、抵抗R1とが
直列に接続されている。 駆動回路として、D/A変換器17、変調器18、ドライバ1
9、パワートランジスタ11が装備されている。 コンピュータ10に接続されたD/A変換器17はコンピュ
ータ10から出力される速度信号をD/A変換する。又、D/A
変換器17に接続された変調器18はD/A変換器17からの出
力信号に応じてパルス幅変調されたパルス信号を出力す
る。又、変調器18に接続されたドライバ19は変調器18か
らの出力信号を増幅した後、その出力信号を上記電気モ
ータＭと直列に接続されたパワートランジスタ11として
FETのゲートＧに入力する。 上記ドライバ19は主としてトランジスタTr1,Tr2,Tr3
と固定抵抗とで構成されている。 尚、パワートランジスタ11としては上記FETの他、バ
イポーラトランジスタで構成しても良い。 12は電流検出器である比較器であり、比較器12の負側
には上記抵抗R1に印加される電圧値、比較器12の正側に
は基準電圧VCCが抵抗R2と抵抗R3とで分圧され、その抵
抗R3に印加される電圧値が入力されてその電圧値の大小
が比較される。その比較器12からの出力信号は上記コン
ピュータ10に入力され、過電流発生の検出がこれにより
行われる。 次に、本発明に係る電流制御回路を構成するドライバ
19及びパワートランジスタ11としてFETを含んだ回路の
制御信号等のタイムチャートを示した第２図を参照して
その動作を説明する。 コンピュータ10からリレーON信号が出力されることに
よりリレーRLがONとなる。 次に、コンピュータ10はD/A変換器17への速度信号を
出力する。その速度信号に応じて変調器18から第２図に
示したようなパルス幅変調された信号Sigがドライバ19
のトランジスタTr1のベースに入力される。 制御信号Sigは、時間t1或いはt5においてHiからLoと
なる。すると、トランジスタTr1はONからOFFとなり、同
時に、トランジスタTr2はOFFからON、トランジスタTr3
はONからOFFとなる。 従って、FETのゲートＧの電圧はLoからHiとなり、FET
はターンオンする。これにより図示するように負荷電流
Ｉが流れる。 又、制御信号Sigは、時間t3或いはt7においてLoからH
iとなる。すると、トランジスタTr1はOFFからONとな
り、同時に、トランジスタTr2はONからOFF、トランジス
タTr3はOFFからONとなる。 従って、FETのゲートＧの電圧はHiからLoとなり、FET
はターンオフする。 第１図において、抵抗R1からアース端子までの距離を
長くすることにより、等価回路的に破線で示したよう
な、抵抗成分（Ｒ）及びインダクタンス成分（Ｌ）が含
まれている。 すると、抵抗成分（Ｒ）及びインダクタンス成分
（Ｌ）により、オン・オフ時における電圧VSの変動は第
２図に示したVSのタイムチャートとなる。 この電圧VSの変動分がコンデンサＣを介してトランジ
スタTr3のベースに印加される。即ち、電圧VSの微分値
がトランジスタTr3のベースに入力される。電圧VSの微
分波形は瞬時に立ち上がり（立ち下がり）一定の時定数
で立ち下がる（立ち上がる）波形となる。 従って、FETのゲートＧとソースＳ間の電圧VGSは第２
図に示したVGSのタイムチャートとなる。 つまり、FETはそのゲート信号の変化時間を緩やかに
する（第２図における時間t1〜t2,t3〜t4,t5〜t6,t7〜t
8）ことにより、FETの能動領域を利用して緩やかにター
ンオン・ターンオフする。 この結果、負荷電流Ｉの変化は緩やかになり、サージ
電圧の発生が防止され、ラジオ等の他の機器に対してノ
イズを発生することがなくなると共に電気モータＭのブ
ラシの摩耗も低減できるという効果を有する。 尚、比較器12からの出力信号がコンピュータ10に入力
されると、コンピュータ10はその入力された過電流発生
の検出信号により、リレーRLを遮断し、電気モータＭの
損傷を防止している。
成分を有する負荷を電気モータＭとして、電気モータＭ
の駆動回路を示した全体構成図である。 10は電気モータＭの駆動を指令するコンピュータであ
り、コンピュータ10からはリレーRLをON/OFF制御する制
御信号及び電気モータＭの速度信号が出力される。 上記電気モータＭには、電流を供給する電源Ｅと上記
リレーRL及びパワートランジスタ11、更に、抵抗R1とが
直列に接続されている。 駆動回路として、D/A変換器17、変調器18、ドライバ1
9、パワートランジスタ11が装備されている。 コンピュータ10に接続されたD/A変換器17はコンピュ
ータ10から出力される速度信号をD/A変換する。又、D/A
変換器17に接続された変調器18はD/A変換器17からの出
力信号に応じてパルス幅変調されたパルス信号を出力す
る。又、変調器18に接続されたドライバ19は変調器18か
らの出力信号を増幅した後、その出力信号を上記電気モ
ータＭと直列に接続されたパワートランジスタ11として
FETのゲートＧに入力する。 上記ドライバ19は主としてトランジスタTr1,Tr2,Tr3
と固定抵抗とで構成されている。 尚、パワートランジスタ11としては上記FETの他、バ
イポーラトランジスタで構成しても良い。 12は電流検出器である比較器であり、比較器12の負側
には上記抵抗R1に印加される電圧値、比較器12の正側に
は基準電圧VCCが抵抗R2と抵抗R3とで分圧され、その抵
抗R3に印加される電圧値が入力されてその電圧値の大小
が比較される。その比較器12からの出力信号は上記コン
ピュータ10に入力され、過電流発生の検出がこれにより
行われる。 次に、本発明に係る電流制御回路を構成するドライバ
19及びパワートランジスタ11としてFETを含んだ回路の
制御信号等のタイムチャートを示した第２図を参照して
その動作を説明する。 コンピュータ10からリレーON信号が出力されることに
よりリレーRLがONとなる。 次に、コンピュータ10はD/A変換器17への速度信号を
出力する。その速度信号に応じて変調器18から第２図に
示したようなパルス幅変調された信号Sigがドライバ19
のトランジスタTr1のベースに入力される。 制御信号Sigは、時間t1或いはt5においてHiからLoと
なる。すると、トランジスタTr1はONからOFFとなり、同
時に、トランジスタTr2はOFFからON、トランジスタTr3
はONからOFFとなる。 従って、FETのゲートＧの電圧はLoからHiとなり、FET
はターンオンする。これにより図示するように負荷電流
Ｉが流れる。 又、制御信号Sigは、時間t3或いはt7においてLoからH
iとなる。すると、トランジスタTr1はOFFからONとな
り、同時に、トランジスタTr2はONからOFF、トランジス
タTr3はOFFからONとなる。 従って、FETのゲートＧの電圧はHiからLoとなり、FET
はターンオフする。 第１図において、抵抗R1からアース端子までの距離を
長くすることにより、等価回路的に破線で示したよう
な、抵抗成分（Ｒ）及びインダクタンス成分（Ｌ）が含
まれている。 すると、抵抗成分（Ｒ）及びインダクタンス成分
（Ｌ）により、オン・オフ時における電圧VSの変動は第
２図に示したVSのタイムチャートとなる。 この電圧VSの変動分がコンデンサＣを介してトランジ
スタTr3のベースに印加される。即ち、電圧VSの微分値
がトランジスタTr3のベースに入力される。電圧VSの微
分波形は瞬時に立ち上がり（立ち下がり）一定の時定数
で立ち下がる（立ち上がる）波形となる。 従って、FETのゲートＧとソースＳ間の電圧VGSは第２
図に示したVGSのタイムチャートとなる。 つまり、FETはそのゲート信号の変化時間を緩やかに
する（第２図における時間t1〜t2,t3〜t4,t5〜t6,t7〜t
8）ことにより、FETの能動領域を利用して緩やかにター
ンオン・ターンオフする。 この結果、負荷電流Ｉの変化は緩やかになり、サージ
電圧の発生が防止され、ラジオ等の他の機器に対してノ
イズを発生することがなくなると共に電気モータＭのブ
ラシの摩耗も低減できるという効果を有する。 尚、比較器12からの出力信号がコンピュータ10に入力
されると、コンピュータ10はその入力された過電流発生
の検出信号により、リレーRLを遮断し、電気モータＭの
損傷を防止している。
本発明は、パワートランジスタの制御端子又はその制
御端子電圧を制御する端子と電源のアース端子との間に
コンデンサを配設し、上記パワートランジスタのアース
側端子とそのパワートランジスタの制御端子電圧を制御
するトランジスタのアース側端子とを接続し、上記パワ
ートランジスタのアース側端子と電源のアース端子との
間にインダクタンスを設けたので、大電流を流すライン
において、電流の急激な変化が押さえられ、ラジオノイ
ズを発生することがなく、サージ電圧の発生も防止する
ことができる。
御端子電圧を制御する端子と電源のアース端子との間に
コンデンサを配設し、上記パワートランジスタのアース
側端子とそのパワートランジスタの制御端子電圧を制御
するトランジスタのアース側端子とを接続し、上記パワ
ートランジスタのアース側端子と電源のアース端子との
間にインダクタンスを設けたので、大電流を流すライン
において、電流の急激な変化が押さえられ、ラジオノイ
ズを発生することがなく、サージ電圧の発生も防止する
ことができる。
第１図は本発明の具体的な一実施例に係る電流制御回路
を電気モータＭの駆動回路に応用した場合を示した全体
構成図。第２図は第１図の回路における制御信号等に関
するタイムチャート。第３図は従来のコイル成分から成
る負荷を有する回路を示した構成図。第４図は第３図の
回路における制御信号等に関するタイムチャートであ
る。 10……コンピュータ、11……パワートランジスタ 17……D/A変換器、18……変調器 19……ドライバ、Ｃ……コンデンサ、Ｅ……電源 Ｍ……電気モータ、RL……リレー
を電気モータＭの駆動回路に応用した場合を示した全体
構成図。第２図は第１図の回路における制御信号等に関
するタイムチャート。第３図は従来のコイル成分から成
る負荷を有する回路を示した構成図。第４図は第３図の
回路における制御信号等に関するタイムチャートであ
る。 10……コンピュータ、11……パワートランジスタ 17……D/A変換器、18……変調器 19……ドライバ、Ｃ……コンデンサ、Ｅ……電源 Ｍ……電気モータ、RL……リレー
Claims (1)
- 【請求項１】誘導負荷を流れる負荷電流をパワートラン
ジスタによりオン・オフ制御するようにした回路におい
て、 前記パワートランジスタの制御端子又はその制御端子電
圧を制御する端子と電源のアース端子との間にコンデン
サを配設し、 前記パワートランジスタのアース側端子と該パワートラ
ンジスタの制御端子電圧を制御するトランジスタのアー
ス側端子とを接続し、 前記パワートランジスタのアース側端子と電源のアース
端子との間にインダクタンスを設けた ことを特徴とする電流制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26951389A JP2839584B2 (ja) | 1989-10-16 | 1989-10-16 | 電流制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26951389A JP2839584B2 (ja) | 1989-10-16 | 1989-10-16 | 電流制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03129507A JPH03129507A (ja) | 1991-06-03 |
| JP2839584B2 true JP2839584B2 (ja) | 1998-12-16 |
Family
ID=17473454
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26951389A Expired - Fee Related JP2839584B2 (ja) | 1989-10-16 | 1989-10-16 | 電流制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2839584B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2793946B2 (ja) * | 1993-08-26 | 1998-09-03 | 三菱電機株式会社 | 電力用スイッチング装置 |
-
1989
- 1989-10-16 JP JP26951389A patent/JP2839584B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03129507A (ja) | 1991-06-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313115 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |