JP2832627B2 - スイッチ素子アレイ - Google Patents
スイッチ素子アレイInfo
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- JP2832627B2 JP2832627B2 JP7274790A JP7274790A JP2832627B2 JP 2832627 B2 JP2832627 B2 JP 2832627B2 JP 7274790 A JP7274790 A JP 7274790A JP 7274790 A JP7274790 A JP 7274790A JP 2832627 B2 JP2832627 B2 JP 2832627B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、複数のスイッチ素子が２次元的に配列され
たスイッチ素子アレイに関し、特にスイッチ素子に書き
込まれた情報（オン状態）を他のスイッチ素子に転送す
ることができるスイッチ素子アレイに関する。
たスイッチ素子アレイに関し、特にスイッチ素子に書き
込まれた情報（オン状態）を他のスイッチ素子に転送す
ることができるスイッチ素子アレイに関する。
本出願人は、発光機能を有するスイッチ素子アレイに
書き込まれた情報を時間的または空間的に処理すること
（つまり，ある種の演算を行なうこと）を可能にするこ
とを目的として、第10図〜第12図に示す技術を特願平１
−246876号に提案した。この従来例の趣旨は、スイッチ
素子（発光素子）を２次元的に配置し、２方向の電位結
合で結合させて４本のクロックラインで駆動するという
ものである。以下、図面を用いて従来例を説明する。
書き込まれた情報を時間的または空間的に処理すること
（つまり，ある種の演算を行なうこと）を可能にするこ
とを目的として、第10図〜第12図に示す技術を特願平１
−246876号に提案した。この従来例の趣旨は、スイッチ
素子（発光素子）を２次元的に配置し、２方向の電位結
合で結合させて４本のクロックラインで駆動するという
ものである。以下、図面を用いて従来例を説明する。
第８図は発光サイリスタ（発光素子）の配列の様子を
表し、第９図は第８図における破線枠の部分を拡大して
詳細に記載した平面概略図である。第10図は第９図のＹ
−Ｙ′に沿う部分の断面構造概略図である。
表し、第９図は第８図における破線枠の部分を拡大して
詳細に記載した平面概略図である。第10図は第９図のＹ
−Ｙ′に沿う部分の断面構造概略図である。
本従来例における構造は基本的には電位結合を２方向
（Ｘ方向とＹ方向）に行なったものである。第８図にお
いて、転送クロックφ１、φ２が供給されるクロックラ
インCL1、CL2は横方向（Ｘ方向）に配線されており、転
送クロックφ３、φ４が供給されるクロックラインC
L3、CL4は縦方向（Ｙ方向）に配線されている。そし
て、クロックラインCL1〜CL4はそれぞれ１ビットおきに
アノードに接続されている。なお、第８図では図示を簡
単にするためにアノード負荷抵抗RAを省略している。
（Ｘ方向とＹ方向）に行なったものである。第８図にお
いて、転送クロックφ１、φ２が供給されるクロックラ
インCL1、CL2は横方向（Ｘ方向）に配線されており、転
送クロックφ３、φ４が供給されるクロックラインC
L3、CL4は縦方向（Ｙ方向）に配線されている。そし
て、クロックラインCL1〜CL4はそれぞれ１ビットおきに
アノードに接続されている。なお、第８図では図示を簡
単にするためにアノード負荷抵抗RAを省略している。
第９図に記載されている４ビットの発光サイリスタＴ
の各アノード21に、クロックラインCL1〜CL4がアノード
負荷抵抗RAを介して接続されている。各々の発光サイリ
スタＴは２つの結合用ダイオードDIを備え、これらのア
ノード21は隣接する右及び下の発光サイリスタＴのゲー
ト22に接続されている。また各発光サイリスタＴのゲー
ト22はゲート負荷抵抗RLを介して電源電圧VGKの直流電
源に接続されている。
の各アノード21に、クロックラインCL1〜CL4がアノード
負荷抵抗RAを介して接続されている。各々の発光サイリ
スタＴは２つの結合用ダイオードDIを備え、これらのア
ノード21は隣接する右及び下の発光サイリスタＴのゲー
ト22に接続されている。また各発光サイリスタＴのゲー
ト22はゲート負荷抵抗RLを介して電源電圧VGKの直流電
源に接続されている。
第10図に示すように、接地されたＮ形GaAs基板１上に
Ｎ形半導体層24、Ｐ形半導体層23、Ｎ形半導体層22、Ｐ
形半導体層21の各層が形成されている。そしてホトリソ
グラフィ及びエッチング等により、分離溝50が形成さ
れ、単体の発光サイリスタＴに分離されている。なお、
Ｐ形半導体層21はこの発光サイリスタＴのアノードであ
り、また結合用ダイオードDIのアノードでもある。ま
た、Ｎ形GaAs基板１はカソードとなっている。
Ｎ形半導体層24、Ｐ形半導体層23、Ｎ形半導体層22、Ｐ
形半導体層21の各層が形成されている。そしてホトリソ
グラフィ及びエッチング等により、分離溝50が形成さ
れ、単体の発光サイリスタＴに分離されている。なお、
Ｐ形半導体層21はこの発光サイリスタＴのアノードであ
り、また結合用ダイオードDIのアノードでもある。ま
た、Ｎ形GaAs基板１はカソードとなっている。
次に、第９図を用いて動作を説明する。
まず、左上の発光サイリスタＴが転送クロックφ１を
印加されて光入射によりオン可能な状態であるとする。
すなわち、光が供給されていない場合の発光サイリスタ
Ｔのオン電圧VONとし、光が供給された場合のオン電圧
をVON′とすると、φ１の電圧はVON′とVONとの中間の
電圧VMに設定されているものとする。そして、光信号
（光情報）が入射すると左上の発光サイリスタＴがオン
する。この場合、左上の発光サイリスタＴのゲートはほ
ぼ零ボルトになる。
印加されて光入射によりオン可能な状態であるとする。
すなわち、光が供給されていない場合の発光サイリスタ
Ｔのオン電圧VONとし、光が供給された場合のオン電圧
をVON′とすると、φ１の電圧はVON′とVONとの中間の
電圧VMに設定されているものとする。そして、光信号
（光情報）が入射すると左上の発光サイリスタＴがオン
する。この場合、左上の発光サイリスタＴのゲートはほ
ぼ零ボルトになる。
右上の発光サイリスタＴのゲートは、結合用ダイオー
ドDIを介して左上の発光サイリスタＴのゲートに接続さ
れているので、TDIの順方向の電圧だけ高い設定され
る。従って、この次のタイミングでφ４がハイレベルに
なればオン状態は左上から右上の発光サイリスタＴに移
動する。次に、φ２がハイレベルとなれば、同様にして
右上から右下の発光サイリスタＴにオン状態が移動す
る。
ドDIを介して左上の発光サイリスタＴのゲートに接続さ
れているので、TDIの順方向の電圧だけ高い設定され
る。従って、この次のタイミングでφ４がハイレベルに
なればオン状態は左上から右上の発光サイリスタＴに移
動する。次に、φ２がハイレベルとなれば、同様にして
右上から右下の発光サイリスタＴにオン状態が移動す
る。
このようにして本従来例によれば、転送クロックφ１
〜φ４を任意に組み合わせることで、光信号によって書
き込まれたオン状態（発光状態）を右側及び下側に自由
に移動させることができる。
〜φ４を任意に組み合わせることで、光信号によって書
き込まれたオン状態（発光状態）を右側及び下側に自由
に移動させることができる。
以上に述べた従来例の応用例を第11図に示す。これは
16×16のマトリックス形成したものである。今、転送ク
ロックφ１、φ４の電圧が電圧VMに設定され、英字
「Ａ」の文字が光入力されたとする。この結果、文字に
相当する部分の発光サイリスタ（発光素子）がオン状態
となる。転送クロックφ１〜φ４を適切に加えることに
よって、オン状態を右方向、下方向またはその組み合わ
せた方向へ自由に移動させることができる。
16×16のマトリックス形成したものである。今、転送ク
ロックφ１、φ４の電圧が電圧VMに設定され、英字
「Ａ」の文字が光入力されたとする。この結果、文字に
相当する部分の発光サイリスタ（発光素子）がオン状態
となる。転送クロックφ１〜φ４を適切に加えることに
よって、オン状態を右方向、下方向またはその組み合わ
せた方向へ自由に移動させることができる。
なお、発光サイリスタは発光素子であるとともにスイ
ッチ素子である。ここでは、発光サイリスタの発光機能
を使用する必要がない場合について、すなわち、シリコ
ン等の非発光サイリスタに置換可能である場合につい
て、特にスイッチ素子と呼ぶ。
ッチ素子である。ここでは、発光サイリスタの発光機能
を使用する必要がない場合について、すなわち、シリコ
ン等の非発光サイリスタに置換可能である場合につい
て、特にスイッチ素子と呼ぶ。
しかしながら、上記の従来例では、発光素子アレイ上
に画像情報を書き込む場合、ある１本のクロックライン
上の発光素子にしか画像情報を書き込めない。このた
め、１画素を構成する発光素子のビット数はクロックラ
インの本数分だけ必要となる。すなわち、上記ダイオー
ド結合方式で接続された発光素子アレイを４相で駆動す
る場合、４ビットを１画素として扱うことになる。
に画像情報を書き込む場合、ある１本のクロックライン
上の発光素子にしか画像情報を書き込めない。このた
め、１画素を構成する発光素子のビット数はクロックラ
インの本数分だけ必要となる。すなわち、上記ダイオー
ド結合方式で接続された発光素子アレイを４相で駆動す
る場合、４ビットを１画素として扱うことになる。
また、双方向での情報の転送を行なうためにはダイオ
ードによるゲート間の接続のかわりの抵抗接続を用いな
ければならない。しかし、この場合には９相で駆動する
必要がある。このため、１画素あたり９ビットが必要と
なり、画素の密度が低下するという問題点がある。ま
た、クロックラインの数が多くなれば駆動回路も複雑に
なるという問題点がある。
ードによるゲート間の接続のかわりの抵抗接続を用いな
ければならない。しかし、この場合には９相で駆動する
必要がある。このため、１画素あたり９ビットが必要と
なり、画素の密度が低下するという問題点がある。ま
た、クロックラインの数が多くなれば駆動回路も複雑に
なるという問題点がある。
本発明の目的は、上記した問題点を解消し、クロック
ラインの数を最小にでき、スイッチ素子の利用効率を増
大でき、また駆動回路を簡略化できるスイッチ素子アレ
イを提供することにある。
ラインの数を最小にでき、スイッチ素子の利用効率を増
大でき、また駆動回路を簡略化できるスイッチ素子アレ
イを提供することにある。
上記目的を達成するために、（ａ）、各々がスイッチ
ング動作の閾値を制御するための接続部を有する複数の
スイッチ素子が２次元に配列されており、（ｂ）、各ス
イッチ素子は、２つの前記接続部と、他の前記接続部に
形成された２つの一方向性素子とを含んで、各一方向性
素子が２つの他の前記スイッチ素子の前記接続部に各々
接続され、各スイッチ素子に接続されたクロックライン
は、前記２つの他の前記スイッチ素子に接続された第２
又は第３のクロックラインと各々異なって、（ｃ）、前
記第２及び第３のクロックラインには、前記各スイッチ
素子に設定されたオン状態を前記２つの他のスイッチ素
子に選択的に転送するための転送クロックが供給される
スイッチ素子アレイにおいて、（ｄ）、複数の前記スイ
ッチ素子はいずれかの前記クロックラインに接続される
と共に、前記クロックラインの数が前記各スイッチ素子
に含まれる前記一方向性素子の数よりも１つ多いように
構成する。
ング動作の閾値を制御するための接続部を有する複数の
スイッチ素子が２次元に配列されており、（ｂ）、各ス
イッチ素子は、２つの前記接続部と、他の前記接続部に
形成された２つの一方向性素子とを含んで、各一方向性
素子が２つの他の前記スイッチ素子の前記接続部に各々
接続され、各スイッチ素子に接続されたクロックライン
は、前記２つの他の前記スイッチ素子に接続された第２
又は第３のクロックラインと各々異なって、（ｃ）、前
記第２及び第３のクロックラインには、前記各スイッチ
素子に設定されたオン状態を前記２つの他のスイッチ素
子に選択的に転送するための転送クロックが供給される
スイッチ素子アレイにおいて、（ｄ）、複数の前記スイ
ッチ素子はいずれかの前記クロックラインに接続される
と共に、前記クロックラインの数が前記各スイッチ素子
に含まれる前記一方向性素子の数よりも１つ多いように
構成する。
なお、本発明のスイッチ素子アレイは、好ましい実施
態様によれば、電位結合を２方向に行なうために３本の
前記クロックラインを有する。
態様によれば、電位結合を２方向に行なうために３本の
前記クロックラインを有する。
さらに、本発明のスイッチ素子アレイは、好ましい実
施態様によれば、電位結合を２次元的に３方向に行なう
ために４本の前記クロックラインを有する。
施態様によれば、電位結合を２次元的に３方向に行なう
ために４本の前記クロックラインを有する。
また、さらに好ましい実施態様によれば、前記スイッ
チ素子は発光サイリスタである。
チ素子は発光サイリスタである。
複数のスイッチ素子はそれぞれ制御電極を有し、この
制御電極が外部から制御されることによって、スイッチ
素子のスイッチング動作を行なうためのしきい電圧また
はしきい電流が変化する。また、それぞれのスイッチ素
子にはクロックラインが接続されており、制御電極が制
御された状態でクロックラインに転送クロック（電圧ま
たは電流の信号）が供給されると、そのスイッチ素子は
オン状態に設定される。そして、オン状態に設定された
スイッチ素子は、その制御電極の電位を変化させる。
制御電極が外部から制御されることによって、スイッチ
素子のスイッチング動作を行なうためのしきい電圧また
はしきい電流が変化する。また、それぞれのスイッチ素
子にはクロックラインが接続されており、制御電極が制
御された状態でクロックラインに転送クロック（電圧ま
たは電流の信号）が供給されると、そのスイッチ素子は
オン状態に設定される。そして、オン状態に設定された
スイッチ素子は、その制御電極の電位を変化させる。
オン状態に設定されたスイッチ素子の制御電極には、
一方向性素子を介して他のスイッチ素子の制御電極が接
続されている。従って、その一方向性素子が順方向とな
るように接続された他のスイッチ素子の制御電極は、一
方向性素子が導通するので電位が変化する。すなわち、
他のスイッチ素子の制御電極が制御されることになる。
この状態で別のクロックラインで転送クロックが供給さ
れると、この他のスイッチ素子はオン状態に設定され
る。
一方向性素子を介して他のスイッチ素子の制御電極が接
続されている。従って、その一方向性素子が順方向とな
るように接続された他のスイッチ素子の制御電極は、一
方向性素子が導通するので電位が変化する。すなわち、
他のスイッチ素子の制御電極が制御されることになる。
この状態で別のクロックラインで転送クロックが供給さ
れると、この他のスイッチ素子はオン状態に設定され
る。
その後、最初にオン状態に設定されたスイッチ素子に
転送クロックが供給されなくなると、そのスイッチ素子
はオフ状態に戻る。この場合に前記一方向性素子は、現
在オン状態にある他のスイッチ素子に対して逆方向の接
続になっており、不導通の状態にある。この結果、オン
状態が他のスイッチ素子に選択的に転送されたことにな
る。
転送クロックが供給されなくなると、そのスイッチ素子
はオフ状態に戻る。この場合に前記一方向性素子は、現
在オン状態にある他のスイッチ素子に対して逆方向の接
続になっており、不導通の状態にある。この結果、オン
状態が他のスイッチ素子に選択的に転送されたことにな
る。
このように、オン状態の転送時においては、オン状態
を転送する側のスイッチ素子と転送される側のスイッチ
素子とが同時にオン状態に設定される。このため、転送
する側のスイッチ素子用のクロックラインと、転送され
る側のスイッチ素子用のクロックラインとが必要であ
る。そして、オン状態が転送されるためには、両者のス
イッチ素子の制御電極間が一方向性素子などで接続され
ていなければならない。
を転送する側のスイッチ素子と転送される側のスイッチ
素子とが同時にオン状態に設定される。このため、転送
する側のスイッチ素子用のクロックラインと、転送され
る側のスイッチ素子用のクロックラインとが必要であ
る。そして、オン状態が転送されるためには、両者のス
イッチ素子の制御電極間が一方向性素子などで接続され
ていなければならない。
したがって、クロックラインの数を最小にし、スイッ
チ素子の利用効果を増大するために、クロックラインの
数は、任意の前記制御電極に一方向性素子を介して順方
向に接続されている他の前記制御電極の数よりも１つ多
く設定される。
チ素子の利用効果を増大するために、クロックラインの
数は、任意の前記制御電極に一方向性素子を介して順方
向に接続されている他の前記制御電極の数よりも１つ多
く設定される。
以下、本発明のスイッチ素子アレイの実施例を図面を
用いて説明する。
用いて説明する。
＜実施例１＞ 本発明のスイッチ素子アレイにおける第１の実施例の
構成を第１図、第２図、第３図に示す。第１図は発光サ
イリスタ（スイッチ素子）の配列の様子を表す図であ
り、第２図は第１図における破線枠の部分を拡大して詳
細に記載した平面概略図である。また、第３図は第２図
のＹ−Ｙ′に沿う部分の垂直方向の断面構造概略図であ
る。
構成を第１図、第２図、第３図に示す。第１図は発光サ
イリスタ（スイッチ素子）の配列の様子を表す図であ
り、第２図は第１図における破線枠の部分を拡大して詳
細に記載した平面概略図である。また、第３図は第２図
のＹ−Ｙ′に沿う部分の垂直方向の断面構造概略図であ
る。
第１図に示す本実施例の構造は基本的には従来例と同
一構造を有しており、複数の発光サイリスタＴは横方向
（Ｘ方向）と縦方向（Ｙ方向）に並んで２次元的に配置
される。しかし、本実施例においては、転送クロックφ
１〜φ３をそれぞれ供給されるクロックラインCL1〜CL3
と発光サイリスタＴとの接続の仕方が、第８図とは異な
っている。つまり、クロックラインCL1〜CL3は、それぞ
れ左上の発光サイリスタＴから右上の発光サイリスタＴ
に向って斜め方向に配線されている。
一構造を有しており、複数の発光サイリスタＴは横方向
（Ｘ方向）と縦方向（Ｙ方向）に並んで２次元的に配置
される。しかし、本実施例においては、転送クロックφ
１〜φ３をそれぞれ供給されるクロックラインCL1〜CL3
と発光サイリスタＴとの接続の仕方が、第８図とは異な
っている。つまり、クロックラインCL1〜CL3は、それぞ
れ左上の発光サイリスタＴから右上の発光サイリスタＴ
に向って斜め方向に配線されている。
第１図において、クロックラインCL1に接続された発
光サイリスタＴの右隣の発光サイリスタＴは、φ２が供
給されるクロックラインCL2に接続されている。そし
て、CL1に接続された発光サイリスタＴの下隣の発光サ
イリスタＴは、φ３が供給されるクロックラインCL3に
接続されている。
光サイリスタＴの右隣の発光サイリスタＴは、φ２が供
給されるクロックラインCL2に接続されている。そし
て、CL1に接続された発光サイリスタＴの下隣の発光サ
イリスタＴは、φ３が供給されるクロックラインCL3に
接続されている。
同様に、CL2に接続された発光サイリスタＴの右隣の
発光サイリスタＴはCL3に接続されており、CL2に接続さ
れた発光サイリスタＴの下隣の発光サイリスタＴはCL1
に接続されている。また、CL3に接続された発光サイリ
スタＴの右隣の発光サイリスタＴはCL1に接続されてお
り、下隣の発光サイリスタＴはCL2に接続されている。
発光サイリスタＴはCL3に接続されており、CL2に接続さ
れた発光サイリスタＴの下隣の発光サイリスタＴはCL1
に接続されている。また、CL3に接続された発光サイリ
スタＴの右隣の発光サイリスタＴはCL1に接続されてお
り、下隣の発光サイリスタＴはCL2に接続されている。
なお、ここでは図示を簡単にするためにクロックライ
ンCL1〜CL3と各発光サイリスタＴのアノードとの間に接
続されるアノード負荷抵抗RAの記載を省略している。
ンCL1〜CL3と各発光サイリスタＴのアノードとの間に接
続されるアノード負荷抵抗RAの記載を省略している。
第２図において、４ビットの発光サイリスタＴの各ア
ノード21に、転送クロックφ１〜φ３がアノード負荷抵
抗RAを介して供給される。各発光サイリスタＴは２つの
結合用ダイオード（一方向性素子）DIを備える。そし
て、これらの結合用ダイオードDIのアノード21は、隣接
する右隣の発光サイリスタＴのゲート（制御電極）22
と、下隣の発光サイリスタＴのゲート22とにそれぞれ接
続されている。また、各発光サイリスタＴのゲート22
は、ゲート負荷抵抗RLを介して電源電圧VGKの直流電源
に接続されている。
ノード21に、転送クロックφ１〜φ３がアノード負荷抵
抗RAを介して供給される。各発光サイリスタＴは２つの
結合用ダイオード（一方向性素子）DIを備える。そし
て、これらの結合用ダイオードDIのアノード21は、隣接
する右隣の発光サイリスタＴのゲート（制御電極）22
と、下隣の発光サイリスタＴのゲート22とにそれぞれ接
続されている。また、各発光サイリスタＴのゲート22
は、ゲート負荷抵抗RLを介して電源電圧VGKの直流電源
に接続されている。
第３図において、接地されたＮ形GaAs基板１上にＮ形
半導体層24、Ｐ形半導体層23、Ｎ形半導体層22、Ｐ形半
導体層21の各層が順に形成されている。そして、ホトリ
ソグラフィ及びエッチング等により分離溝50が形成され
ており、これにより単体の発光サイリスタＴに分離され
ている。
半導体層24、Ｐ形半導体層23、Ｎ形半導体層22、Ｐ形半
導体層21の各層が順に形成されている。そして、ホトリ
ソグラフィ及びエッチング等により分離溝50が形成され
ており、これにより単体の発光サイリスタＴに分離され
ている。
Ｐ形半導体層21はこの発光サイリスタＴのアノードで
あり、また、結合用ダイオードDIのアノードでもある。
発光サイリスタＴのアノード21はアノード負荷抵抗RAを
介してクロックラインCL1、CL3に接続されている。な
お、Ｎ形GaAs基板１はカソードとなっている。
あり、また、結合用ダイオードDIのアノードでもある。
発光サイリスタＴのアノード21はアノード負荷抵抗RAを
介してクロックラインCL1、CL3に接続されている。な
お、Ｎ形GaAs基板１はカソードとなっている。
次に、第１図、第２図を用いて動作を説明する。
今、XY座標（i,j）にある発光サイリスタＴ（i,j）が
オン状態にある場合を考える。本実施例の場合、オン状
態を次に転送させることができるのは、右隣の発光サイ
リスタＴ（ｉ＋1,j）か、または下隣の発光サイリスタ
Ｔ（i,j＋１）のいずれかである。そして、これら以外
の発光サイリスタＴは、オン状態にある発光サイリスタ
Ｔ（i,j）の影響をほとんど受けない。
オン状態にある場合を考える。本実施例の場合、オン状
態を次に転送させることができるのは、右隣の発光サイ
リスタＴ（ｉ＋1,j）か、または下隣の発光サイリスタ
Ｔ（i,j＋１）のいずれかである。そして、これら以外
の発光サイリスタＴは、オン状態にある発光サイリスタ
Ｔ（i,j）の影響をほとんど受けない。
第１図中の右方向ならびに下方向に任意にオン状態
（発光状態）を転送させるには、発光サイリスタＴ（i,
j）がオン状態を保持している間に、オン状態を次に転
送される２つの候補のうちの一方の発光サイリスタＴを
選び、これに接続されたクロックラインに転送クロック
を供給する。すなわち、オン状態にある発光サイリスタ
Ｔ（i,j）に接続されたクロックラインと、オン状態が
次に転送される発光サイリスタＴに接続された２本のク
ロックラインとの合計３本のクロックラインでオン状態
を転送させることができる。
（発光状態）を転送させるには、発光サイリスタＴ（i,
j）がオン状態を保持している間に、オン状態を次に転
送される２つの候補のうちの一方の発光サイリスタＴを
選び、これに接続されたクロックラインに転送クロック
を供給する。すなわち、オン状態にある発光サイリスタ
Ｔ（i,j）に接続されたクロックラインと、オン状態が
次に転送される発光サイリスタＴに接続された２本のク
ロックラインとの合計３本のクロックラインでオン状態
を転送させることができる。
第１図に示すようにスイッチ素子アレイが構成される
ことによって、オン状態にある発光サイリスタＴ（i,
j）と、その右隣の発光サイリスタＴ（ｉ＋1,j）および
下隣の発光サイリスタＴ（i,j＋１）が、それぞれ常に
別のクロックラインに接続されている。
ことによって、オン状態にある発光サイリスタＴ（i,
j）と、その右隣の発光サイリスタＴ（ｉ＋1,j）および
下隣の発光サイリスタＴ（i,j＋１）が、それぞれ常に
別のクロックラインに接続されている。
オン状態にある発光サイリスタＴ（i,j）にハイレベ
ルの転送クロックφ〔n,3〕が供給されている場合、右
隣の発光サイリスタＴ（ｉ＋1,j）にオン状態の転送を
行ないたければ、転送クロックφ〔ｎ＋1,3〕をハイレ
ベルにした後に、φ〔n,3〕をローレベルにする。ま
た、下隣の発光サイリスタＴ（i,j＋１）にオン状態の
転送をしたければ、転送クロックφ〔ｎ−1,3〕をハイ
レベルにした後に、φ〔n,3〕をローレベルにする。
ルの転送クロックφ〔n,3〕が供給されている場合、右
隣の発光サイリスタＴ（ｉ＋1,j）にオン状態の転送を
行ないたければ、転送クロックφ〔ｎ＋1,3〕をハイレ
ベルにした後に、φ〔n,3〕をローレベルにする。ま
た、下隣の発光サイリスタＴ（i,j＋１）にオン状態の
転送をしたければ、転送クロックφ〔ｎ−1,3〕をハイ
レベルにした後に、φ〔n,3〕をローレベルにする。
なお、φ〔n,m〕における〔n,m〕は、ｎのｍによる剰
余系を表し、ｍは本実施例では３である。ただし、第１
図〜第３図においては、図示を簡単にするとともに従来
例との整合をとるために、各々の転送クロックはφｎの
形式で記載してある。
余系を表し、ｍは本実施例では３である。ただし、第１
図〜第３図においては、図示を簡単にするとともに従来
例との整合をとるために、各々の転送クロックはφｎの
形式で記載してある。
次に、第４図は第１の実施例におけるスイッチ素子ア
レイを駆動するための転送クロックの一例を示すタイミ
ング図である。第４図において、最初の４つのパルス
は、転送クロックφ１、φ２、φ３、φ１というように
順番にクロックラインCL1〜CL3に供給される。この場
合、オン状態は第１図（または第２図）の右方向に転送
される。次の４つのパルスは、転送クロックφ３、
φ２、φ１、φ２というように逆の順番で供給される。
従って、オン状態は第１図の下方向に転送される。
レイを駆動するための転送クロックの一例を示すタイミ
ング図である。第４図において、最初の４つのパルス
は、転送クロックφ１、φ２、φ３、φ１というように
順番にクロックラインCL1〜CL3に供給される。この場
合、オン状態は第１図（または第２図）の右方向に転送
される。次の４つのパルスは、転送クロックφ３、
φ２、φ１、φ２というように逆の順番で供給される。
従って、オン状態は第１図の下方向に転送される。
＜実施例２＞ 第１の実施例では発光サイリスタ（スイッチ素子）Ｔ
を２次元的に配列した場合について述べたが、第２の実
施例では発光サイリスタＴを３次元的に配列した場合の
スイッチ素子アレイについて説明する。
を２次元的に配列した場合について述べたが、第２の実
施例では発光サイリスタＴを３次元的に配列した場合の
スイッチ素子アレイについて説明する。
本発明のスイッチ素子アレイにおける第２の実施例の
構成を第５図に示す、第５図（ａ）は垂直方向（Ｚ方
向）における第2l番目のXY平面上の発光サイリスタ（ス
イッチ素子）Ｔの配列を示している。また、第５図
（ｂ）はＺ方向における第2l＋１番目のXY平面上の発光
サイリスタＴの配列を示している。この第５図（ａ）、
（ｂ）においては、結合用ダイオード（一方向性素子）
DIの接続はＸ軸、Ｙ軸、Ｚ軸の３方向になされている。
構成を第５図に示す、第５図（ａ）は垂直方向（Ｚ方
向）における第2l番目のXY平面上の発光サイリスタ（ス
イッチ素子）Ｔの配列を示している。また、第５図
（ｂ）はＺ方向における第2l＋１番目のXY平面上の発光
サイリスタＴの配列を示している。この第５図（ａ）、
（ｂ）においては、結合用ダイオード（一方向性素子）
DIの接続はＸ軸、Ｙ軸、Ｚ軸の３方向になされている。
なお、第５図中の矩形は前述と同様に発光サイリスタ
Ｔを表しており、矩形中の番号は各発光サイリスタＴが
接続されるクロックラインCL1〜CL4の番号を示してい
る。
Ｔを表しており、矩形中の番号は各発光サイリスタＴが
接続されるクロックラインCL1〜CL4の番号を示してい
る。
本実施例の構成におけるXY平面内については、４つの
クロックラインCL1〜CL4が、第５図中の左上の発光サイ
リスタＴから右下の発光サイリスタＴに向って斜めに配
線されている。そして、転送クロックφ〔n,4〕が供給
される発光サイリスタＴの、Ｚ方向に隣接する発光サイ
リスタＴは転送クロックφ〔ｎ＋2,4〕を供給される。
また、転送クロックφ〔n,4〕が供給されるクロックラ
インに接続されている発光サイリスタＴの、Ｘ方向に隣
接する発光サイリスタＴは転送クロックφ〔ｎ＋1,4〕
が供給されるクロックラインに接続されている。そし
て、Ｙ方向に隣接する発光サイリスタＴは転送クロック
φ〔ｎ＋3,4〕が供給されるクロックラインに接続され
ている。
クロックラインCL1〜CL4が、第５図中の左上の発光サイ
リスタＴから右下の発光サイリスタＴに向って斜めに配
線されている。そして、転送クロックφ〔n,4〕が供給
される発光サイリスタＴの、Ｚ方向に隣接する発光サイ
リスタＴは転送クロックφ〔ｎ＋2,4〕を供給される。
また、転送クロックφ〔n,4〕が供給されるクロックラ
インに接続されている発光サイリスタＴの、Ｘ方向に隣
接する発光サイリスタＴは転送クロックφ〔ｎ＋1,4〕
が供給されるクロックラインに接続されている。そし
て、Ｙ方向に隣接する発光サイリスタＴは転送クロック
φ〔ｎ＋3,4〕が供給されるクロックラインに接続され
ている。
なお、φ〔n,m〕における〔n,m〕はｎのｍによる過剰
系を表し、ｍは本実施例では４である。
系を表し、ｍは本実施例では４である。
第５図における動作については、第１の実施例と同様
である。すなわち、転送クロックφ〔n,4〕が供給され
ている発光サイリスタＴがオン状態にある場合に、オン
状態をＸ方向に転送させたければ、転送クロックφ〔ｎ
＋1,4〕をハイレベルにした後に、φ〔n,4〕をローレベ
ルにする。また、オン状態をＹ方向に転送させたけれ
ば、φ〔ｎ＋3,4〕をハイレベルにした後に、φ〔n,4〕
をローレベルにする。そして、オン状態をＺ方向に転送
させたければ、φ〔ｎ＋2,4〕が供給させるクロックラ
インをハイレベルにした後に、φ〔n,4〕が供給される
クロックラインをローレベルにする。
である。すなわち、転送クロックφ〔n,4〕が供給され
ている発光サイリスタＴがオン状態にある場合に、オン
状態をＸ方向に転送させたければ、転送クロックφ〔ｎ
＋1,4〕をハイレベルにした後に、φ〔n,4〕をローレベ
ルにする。また、オン状態をＹ方向に転送させたけれ
ば、φ〔ｎ＋3,4〕をハイレベルにした後に、φ〔n,4〕
をローレベルにする。そして、オン状態をＺ方向に転送
させたければ、φ〔ｎ＋2,4〕が供給させるクロックラ
インをハイレベルにした後に、φ〔n,4〕が供給される
クロックラインをローレベルにする。
＜実施例３＞ 第１の実施例では各々の発光サイリスタＴの間の電位
結合を２次元的に２方向に行なった場合について述べ
た。このような構成であるために、第１の実施例では第
１図の左上の発光サイリスタＴから右下の発光サイリス
タＴに向かってしかオン状態を転送できないという問題
点を有している。そこで、第３の実施例では、各々の発
光サイリスタＴの間の電位結合の方向を３方向とするこ
とにより、発光サイリスタＴのオン状態を逆方向にも転
送できるように構成した場合について説明する。
結合を２次元的に２方向に行なった場合について述べ
た。このような構成であるために、第１の実施例では第
１図の左上の発光サイリスタＴから右下の発光サイリス
タＴに向かってしかオン状態を転送できないという問題
点を有している。そこで、第３の実施例では、各々の発
光サイリスタＴの間の電位結合の方向を３方向とするこ
とにより、発光サイリスタＴのオン状態を逆方向にも転
送できるように構成した場合について説明する。
本発明のスイッチ素子アレイにおける第３の実施例の
構成を第６図、第７図に示す。第６図は発光サイリスタ
Ｔ（スイッチ素子）の配列の様子を表し、第７図は第６
図における破線枠の部分を拡大して詳細に記載した平面
概略図を示している。なお、第７図のＹ−Ｙ′を沿う部
分の断面構造は第３図と同じである。
構成を第６図、第７図に示す。第６図は発光サイリスタ
Ｔ（スイッチ素子）の配列の様子を表し、第７図は第６
図における破線枠の部分を拡大して詳細に記載した平面
概略図を示している。なお、第７図のＹ−Ｙ′を沿う部
分の断面構造は第３図と同じである。
本従来例の構造において各発光サイリスタＴのゲート
（制御電極）22は、結合用ダイオード（一方向性素子）
DIを介して右方向、下方向、左上方向の３方向の発光サ
イリスタＴのゲートに電気的に接続されている。第６図
において、クロックラインCL1〜CL4はスイッチ素子アレ
イの第2j列ではCL2とCL3とが交互に発光サイリスタＴに
接続されている。また、第2j＋１列ではCL1とCL4とが交
互に発光サイリスタＴに接続されている。ここで、クロ
ックラインCL1には転送クロックφ１が供給され、CL2に
は転送クロックφ２が供給される。またクロックライン
CL3には転送クロックφ３が供給され、CL4には転送クロ
ックφ４が供給される。
（制御電極）22は、結合用ダイオード（一方向性素子）
DIを介して右方向、下方向、左上方向の３方向の発光サ
イリスタＴのゲートに電気的に接続されている。第６図
において、クロックラインCL1〜CL4はスイッチ素子アレ
イの第2j列ではCL2とCL3とが交互に発光サイリスタＴに
接続されている。また、第2j＋１列ではCL1とCL4とが交
互に発光サイリスタＴに接続されている。ここで、クロ
ックラインCL1には転送クロックφ１が供給され、CL2に
は転送クロックφ２が供給される。またクロックライン
CL3には転送クロックφ３が供給され、CL4には転送クロ
ックφ４が供給される。
なお、第６図では図示を簡単にするためにアノード負
荷抵抗RAを省略している。
荷抵抗RAを省略している。
第７図に記載されている４ビットの発光サイリスタＴ
の各アノード21に、転送クロックφ１〜φ４のクロック
ラインCL1〜CL4がアノード負荷抵抗RAを介して接続され
ている。各々の発光サイリスタＴは３つの結合用ダイオ
ードDIを備え、これらのアノード21は隣接する右と下お
よび左上の発光サイリスタＴのゲート22に接続されてい
る。また各発光サイリスタＴのゲート22はゲート負荷抵
抗RLを介して電源電圧VGKの直流電源に接続されてい
る。
の各アノード21に、転送クロックφ１〜φ４のクロック
ラインCL1〜CL4がアノード負荷抵抗RAを介して接続され
ている。各々の発光サイリスタＴは３つの結合用ダイオ
ードDIを備え、これらのアノード21は隣接する右と下お
よび左上の発光サイリスタＴのゲート22に接続されてい
る。また各発光サイリスタＴのゲート22はゲート負荷抵
抗RLを介して電源電圧VGKの直流電源に接続されてい
る。
第７図に関する動作についても、第１の実施例とほぼ
同じである。すなわち、オン状態にあるサイリスタＴの
右隣、下隣、左上隣のいずれかの発光サイリスタＴに接
続されたクロックラインに転送クロックを印加すること
により、オン状態を隣接する発光サイリスタＴを転送す
ることができる。本実施例の場合には、右隣と下隣の発
光サイリスタＴだけでなく、左上隣の発光サイリスタＴ
にもオン状態を転送できるので、この３方向へのオン状
態の転送を組合せることにより、面内の任意の方向へオ
ン状態を転送できる。
同じである。すなわち、オン状態にあるサイリスタＴの
右隣、下隣、左上隣のいずれかの発光サイリスタＴに接
続されたクロックラインに転送クロックを印加すること
により、オン状態を隣接する発光サイリスタＴを転送す
ることができる。本実施例の場合には、右隣と下隣の発
光サイリスタＴだけでなく、左上隣の発光サイリスタＴ
にもオン状態を転送できるので、この３方向へのオン状
態の転送を組合せることにより、面内の任意の方向へオ
ン状態を転送できる。
例えば、オン状態を左隣の発光サイリスタＴに移動さ
せる場合には、まずオン状態を左上隣の発光サイリスタ
Ｔに移動させた後に、その下隣の発光サイリスタＴに移
動させる。なお、左上隣の発光サイリスタＴのオン状態
の期間を十分に短くすれば、実質的に瞬時にオン状態は
左隣の発光サイリスタＴに移動したことになる。
せる場合には、まずオン状態を左上隣の発光サイリスタ
Ｔに移動させた後に、その下隣の発光サイリスタＴに移
動させる。なお、左上隣の発光サイリスタＴのオン状態
の期間を十分に短くすれば、実質的に瞬時にオン状態は
左隣の発光サイリスタＴに移動したことになる。
なお、以上に述べた各実施例では、発光サイリスタＴ
をスイッチ素子として用いている。しかし、発光サイリ
スタを非発光のサイリスタに置き換えることもでき、本
発明は、外部から転送クロックによってオン状態の転送
動作が行なわれる種類のスイッチ素子アレイに対して適
用することができる。
をスイッチ素子として用いている。しかし、発光サイリ
スタを非発光のサイリスタに置き換えることもでき、本
発明は、外部から転送クロックによってオン状態の転送
動作が行なわれる種類のスイッチ素子アレイに対して適
用することができる。
また、以上に述べた各実施例では、発光サイリスタ
（スイッチ素子）は直交座標軸に平行に配置されてい
る。しかし、回転、対称、１次変換などのように、ツリ
ー構造を同じに設定された配置に対しても、本発明は全
く同様に適用することができる。
（スイッチ素子）は直交座標軸に平行に配置されてい
る。しかし、回転、対称、１次変換などのように、ツリ
ー構造を同じに設定された配置に対しても、本発明は全
く同様に適用することができる。
以上述べたように、本発明のスイッチ素子アレイによ
れば、クロックラインの数を最小にでき、スイッチ素子
の利用効率を増大でき、このことにより、駆動回路を簡
略化できる。さらに、電位結合を３方向に行なうことに
より、面内の任意の方向にオン状態を転送できる。
れば、クロックラインの数を最小にでき、スイッチ素子
の利用効率を増大でき、このことにより、駆動回路を簡
略化できる。さらに、電位結合を３方向に行なうことに
より、面内の任意の方向にオン状態を転送できる。
第１図は本発明のスイッチ素子アレイの第１の実施例を
示す素子配置図、第２図は第１図の一部分の平面概略
図、第３図は第２図の断面構造概略図、第４図は第１の
実施例における転送クロックの一例を示すタイミング
図、第５図は本発明のスイッチ素子アレイの第２の実施
例を示す素子配置図であって、クロックラインへの接続
を示す図である。第６図は本発明のスイッチ素子アレイ
の第３の実施例を示す素子配置図、第７図は第６図の一
部分の平面概略図、第８図は従来例の素子配置図、第９
図は第８図の一部分の平面概略図、第10図は第９図の断
面構造概略図、第11図は従来例の応用例を示す図であ
る。 なお、図面に用いられた符号において、 １……Ｎ形GaAs基板（カソード） 21……Ｐ形半導体層（アノード） 22……Ｎ形半導体層（ゲート） 23……Ｐ形半導体層 24……Ｎ形半導体層 Ｔ、Ｔ（i,j）……発光サイリスタ CL1〜CL4……クロックライン φ１〜φ４、φ〔n,m〕……転送クロック DI……結合用ダイオード である。
示す素子配置図、第２図は第１図の一部分の平面概略
図、第３図は第２図の断面構造概略図、第４図は第１の
実施例における転送クロックの一例を示すタイミング
図、第５図は本発明のスイッチ素子アレイの第２の実施
例を示す素子配置図であって、クロックラインへの接続
を示す図である。第６図は本発明のスイッチ素子アレイ
の第３の実施例を示す素子配置図、第７図は第６図の一
部分の平面概略図、第８図は従来例の素子配置図、第９
図は第８図の一部分の平面概略図、第10図は第９図の断
面構造概略図、第11図は従来例の応用例を示す図であ
る。 なお、図面に用いられた符号において、 １……Ｎ形GaAs基板（カソード） 21……Ｐ形半導体層（アノード） 22……Ｎ形半導体層（ゲート） 23……Ｐ形半導体層 24……Ｎ形半導体層 Ｔ、Ｔ（i,j）……発光サイリスタ CL1〜CL4……クロックライン φ１〜φ４、φ〔n,m〕……転送クロック DI……結合用ダイオード である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 33/00 Ｈ０１Ｌ 27/14 Ｋ (58)調査した分野(Int.Cl.6，ＤＢ名) G09G 3/00 - 3/38 G09F 9/30 H01L 27/00 301 H01L 27/14 H01L 33/00
Claims (4)
- 【請求項１】各々がスイッチング動作の閾値を制御する
ための接続部を有する複数のスイッチ素子が２次元に、
配列されており、 各スイッチ素子は、少なくとも２つの前記接続部と、少
なくとも２つの一方向性素子とを有し、各一方向性素子
が２つの他の前記スイッチ素子の前記接続部に各々接続
され、各スイッチ素子に接続されたクロックラインは、
前記２つの他の前記スイッチ素子に接続された第２又は
第３のクロックラインと各々異なり、 前記第２及び第３のクロックラインには、前記各スイッ
チ素子に設定されたオン状態を前記２つの他のスイッチ
素子に選択的に転送するための転送クロックが供給され
るスイッチ素子アレイにおいて、 複数の前記スイッチ素子はいずれかの前記クロックライ
ンに接続されると共に、前記クロックラインの数が前記
各スイッチ素子に含まれる前記一方向性素子の数よりも
１つ多いように構成したことを特徴とするスイッチ素子
アレイ。 - 【請求項２】電位結合を２方向に行なうために３本の前
記クロックラインを有することを特徴とする請求項１に
記載のスイッチ素子アレイ。 - 【請求項３】各スイッチ素子は、３つの前記接続部と、
３つの一方向性素子とを有し、各一方向性素子の３つの
他の前記スイッチ素子の前記接続部に各々接続され、各
スイッチ素子に接続されたクロックラインは、前記３つ
の他の前記スイッチ素子に接続された第２、第３又は第
４のクロックラインと各々異なり、前記第２〜第４のク
ロックラインには、前記各スイッチ素子に設定されたオ
ン状態を前記３つの他のスイッチ素子に選択的に転送す
るための転送クロックが供給されることを特徴とする請
求項１に記載のスイッチ素子アレイ。 - 【請求項４】前記スイッチ素子は発光サイリスタである
ことを特徴とする請求項１、２または３のいずれかに記
載のスイッチ素子アレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7274790A JP2832627B2 (ja) | 1990-03-22 | 1990-03-22 | スイッチ素子アレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7274790A JP2832627B2 (ja) | 1990-03-22 | 1990-03-22 | スイッチ素子アレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03273288A JPH03273288A (ja) | 1991-12-04 |
| JP2832627B2 true JP2832627B2 (ja) | 1998-12-09 |
Family
ID=13498258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7274790A Expired - Fee Related JP2832627B2 (ja) | 1990-03-22 | 1990-03-22 | スイッチ素子アレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2832627B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160024315A (ko) * | 2014-08-25 | 2016-03-04 | 삼성디스플레이 주식회사 | 표시 패널 |
| KR20160047647A (ko) * | 2014-10-22 | 2016-05-03 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20160047646A (ko) * | 2014-10-22 | 2016-05-03 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20160053047A (ko) * | 2014-10-30 | 2016-05-13 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20160082207A (ko) * | 2014-12-31 | 2016-07-08 | 삼성디스플레이 주식회사 | 비사각형 디스플레이 및 그 구동 방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7019879B2 (en) * | 2004-03-26 | 2006-03-28 | Schroeder Dale W | Angled strobe lines for high aspect ratio spatial light modulator |
-
1990
- 1990-03-22 JP JP7274790A patent/JP2832627B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160024315A (ko) * | 2014-08-25 | 2016-03-04 | 삼성디스플레이 주식회사 | 표시 패널 |
| KR102253455B1 (ko) | 2014-08-25 | 2021-05-20 | 삼성디스플레이 주식회사 | 표시 패널 |
| KR20160047647A (ko) * | 2014-10-22 | 2016-05-03 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20160047646A (ko) * | 2014-10-22 | 2016-05-03 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102249523B1 (ko) * | 2014-10-22 | 2021-05-12 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102283008B1 (ko) | 2014-10-22 | 2021-07-29 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20160053047A (ko) * | 2014-10-30 | 2016-05-13 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR102244072B1 (ko) | 2014-10-30 | 2021-04-26 | 삼성디스플레이 주식회사 | 표시 장치 |
| KR20160082207A (ko) * | 2014-12-31 | 2016-07-08 | 삼성디스플레이 주식회사 | 비사각형 디스플레이 및 그 구동 방법 |
| KR102342868B1 (ko) | 2014-12-31 | 2021-12-23 | 삼성디스플레이 주식회사 | 비사각형 디스플레이 및 그 구동 방법 |
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| Publication number | Publication date |
|---|---|
| JPH03273288A (ja) | 1991-12-04 |
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