KR102249523B1

KR102249523B1 - 표시 장치

Info

Publication number: KR102249523B1
Application number: KR1020140143442A
Authority: KR
Inventors: 이선화; 김일곤; 정광철
Original assignee: 삼성디스플레이 주식회사
Priority date: 2014-10-22
Filing date: 2014-10-22
Publication date: 2021-05-12
Also published as: KR20160047646A

Abstract

본 발명의 실시 예에 따른 표시장치는 화소 어레이 영역 내에서 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 매트릭스 형태로 배열되고, 상기 제1 및 제2 방향에 교차하는 제3 방향을 따르는 제1 내지 제3 화소행들로 구분되는 화소들; 동일한 개수의 화소들로 구성된 상기 제1 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제1 대각 게이트 라인들; 상기 제1 화소행들 각각을 구성하는 화소들보다 적은 개수의 화소들로 구성되며 상기 제1 화소행들의 일측에 배열된 상기 제2 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제2 대각 게이트 라인들; 상기 제1 화소행들 각각을 구성하는 화소들보다 적은 개수의 화소들로 구성되며 상기 제1 화소행들을 사이에 두고 상기 제2 화소행들에 마주하는 상기 제3 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제3 대각 게이트 라인들; 및 상기 화소 어레이 영역 외부의 연결 영역에 형성되고, 상기 제2 대각 게이트 라인들과 상기 제3 대각 게이트 라인들을 한 쌍씩 연결하는 연결 구조들을 포함할 수 있다.

Description

표시 장치{DISPLAY DEVICE}

본 발명의 실시 예들은 표시 장치에 관한 것으로, 보다 구체적으로 단면 구동(single side driving) 구조를 제공할 수 있는 표시 장치에 관한 것이다.

표시 장치는 영상을 표시하기 위한 표시 패널과, 표시 패널을 구동하는 데이터 드라이버 및 게이트 드라이버를 포함한다. 표시 패널은 게이트 라인, 데이터 라인, 및 화소를 포함한다. 화소는 게이트 라인 및 데이터 라인에 연결된다. 게이트 라인은 제1 방향을 따라 연장되며, 데이터 라인은 제1 방향에 직교하는 제2 방향을 따라 연장될 수 있다. 데이터 드라이버는 데이터 라인에 데이터 전압을 출력하고, 게이트 드라이버는 게이트 라인을 구동하기 위한 게이트 신호를 출력한다. 데이터 드라이버는 제1 방향을 따라 연장된 표시 패널의 일변을 따라 배치될 수 있고, 게이트 드라이버는 제2 방향을 따라 연장된 표시 패널의 다른 변을 따라 배치될 수 있다.

광고 등을 위해 대형 화상을 표시해야 하는 경우, 2개 이상의 표시 패널이 접하도록 배열하여 대형 화상을 표시할 수 있다. 이 때, 게이트 드라이버 및 데이터 드라이버가 표시 패널의 서로 다른 변들을 따라 배치되는 경우, 표시 패널들의 경계에서 화상이 분리되어 보일 수 있다. 이러한 문제를 개선하기 위해, 게이트 드라이버 및 데이터 드라이버를 표시 패널의 일측에 배치하는 단면 구동(single side driving) 구조에 대한 기술 개발이 활발히 진행되고 있다.

본 발명의 실시 예들은 단면 구동(single side driving) 구조를 제공할 수 있는 표시 장치를 제공한다.

상기 제2 대각 게이트 라인들은 상기 제1 대각 게이트 라인들에 가까워질수록 번호가 증가하는 [1]번부터 [n]번까지의 라인들을 포함하고, 상기 제3 대각 게이트 라인들은 상기 제1 대각 게이트 라인들로부터 멀어질수록 번호가 증가하는 [1]번부터 [n]번까지의 라인들을 포함한다. 이 경우, 상기 연결 구조들은 동일한 번호의 상기 제2 대각 게이트 라인들과 상기 제3 대각 게이트 라인들을 한 쌍씩 연결한다.

상기 연결 구조들은 상기 제2 대각 게이트 라인들로부터 연장되어 상기 제1 방향을 따르는 제1 연결라인들; 상기 제3 대각 게이트 라인들로부터 연장되어 상기 제2 방향을 따르며, 상기 제1 연결라인들로부터 이격된 제2 연결라인들; 상기 제1 연결 라인들에 접속된 제1 콘택 플러그들; 상기 제2 연결 라인들에 접속된 제2 콘택 플러그들; 및 상기 제1 및 제2 콘택 플러그들을 한 쌍씩 연결하는 콘택 패턴들을 포함할 수 있다.

상기 제1 및 제2 연결라인들은 상기 제1 내지 제3 대각 게이트 라인들과 동일한 도전물로 동일한 층에 형성될 수 있다.

상기 제1 방향을 따라 연장되고 상기 제2 방향을 따라 배열되어, 상기 화소들에 접속된 데이터 라인들을 더 포함할 수 있다.

상기 콘택 패턴들은 상기 데이터 라인들과 동일한 도전물로 동일한 층에 형성될 수 있다.

상기 콘택 패턴들 중 적어도 하나는 상기 제1 연결 라인들 중 적어도 하나에 교차될 수 있다.

상기 연결 영역은 "L"자형으로 상기 화소 어레이 영역을 감쌀 수 있다.

상기 연결 영역에 의해 개구된 상기 화소 어레이 영역의 일변에 접하고 상기 제2 방향을 따르는 비표시 영역에 접속되어 상기 화소들에 구동 신호를 제공하는 게이트 드라이버 및 데이터 드라이버를 더 포함할 수 있다.

상기 연결 영역은 상기 비표시 영역보다 좁은 폭을 가질 수 있다.

본 발명의 실시 예는 게이트 라인들을 표시 패널의 대각 방향을 향하여 연장하고, 대각 게이트 라인들 중 일부를 연결구조를 통해 연결하여 단면 구동 구조를 제공할 수 있다.

본 발명의 실시 예는 연결구조를 통해 대각 게이트 라인들을 연결하여 게이트 로드 편차를 줄일 수 있다.

본 발명의 실시 예는 연결구조를 화소 어레이 영역 외부의 연결영역에 배치하여 연결구조로 인한 커플링 현상과 개구율 감소를 방지할 수 있다.

도 1은 본 발명의 일 실시 예에 따른 표시장치를 도시한 도면이다.
도 2는 도 1에 도시된 표시장치의 블록도이다.
도 3은 본 발명의 일 실시 예에 따른 표시영역에 형성된 대각 게이트 라인들, 데이터 라인들 및 연결 구조들의 레이아웃을 나타낸 도면이다.
도 4는 본 발명의 일 실시 예에 따른 화소들을 도시한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 표시영역에 형성된 배선들과 서브 화소들을 나타낸 도면이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시 예에 한정되는 것은 아니다. 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.

도 1은 본 발명의 일 실시 예에 따른 표시장치를 도시한 도면이다. 도 2는 도 1에 도시된 표시장치의 블록도이다.

도 1 및 도 2를 참조하면, 표시장치(1000)는 표시패널(100), 연성인쇄회로기판(200), 인쇄회로기판(300), 타이밍 컨트롤러(400), 게이트 드라이버(500), 및 데이터 드라이버(600)를 포함할 수 있다.

표시패널(100)은 유기발광 표시패널(oraganic light emitting display panel), 액정표시패널(liquid crystal display panel), 플라즈마 표시패널(plasma display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다.

표시패널(100)은 4변을 포함하는 4변형으로 형성될 수 있다. 이하, 표시 패널(100)의 4변 중 어느 한 변이 연장된 방향을 제1 방향(DR1)으로 정의하고, 제1 방향(DR1)에 수직 교차하는 방향을 제2 방향(DR2)으로 정의한다.

표시패널(100)은 표시영역(AA) 및 비표시영역(NA)을 포함한다. 표시영역(AA)은 영상을 표시하는 영역으로서, 화소들이 배치되는 화소 어레이 영역(PXA) 및 화소 어레이 영역(PXA) 외부의 연결영역(LA)을 포함한다.

연결영역(LA)은 화소행들을 연결하는 연결구조들이 배치되는 영역이다. 표시패널(100)을 2이상 접하게 배열하여 대형화상을 구현하는 경우, 연결영역(LA)끼리 접했을 때 연결영역(LA)이 가시화되지 않도록 연결영역(LA)을 비표시영역(NA)에 비해 좁은 폭으로 형성한다. 연결영역(LA)은 "L"자형으로 화소 어레이 영역(PXA)을 감쌀 수 있다. 화소 어레이 영역(PXA)은 연결영역(LA)에 의해 개구된 2개의 변을 포함할 수 있다.

비표시영역(NA)은 영상을 표시하지 않는 영역으로서, 연결영역(LA)에 의해 개구된 화소 어레이 영역(PXA)의 어느 한 변에 접하며 나머지 변에는 접하지 않는다. 즉, 비표시영역(NA)은 표시영역(AA)의 4변 중 연결영역(LA)에 접하지 않는 어느 한 변에 접하며, 나머지 변에는 접하지 않는다. 보다 구체적으로, 비표시영역(NA)은 연결영역(LA)에 의해 개구된 화소 어레이 영역(PXA)의 일변에 접하여 제2 방향(DR2)을 따라 배치된다. 비표시영역(NA)에는 패드부(미도시)가 형성될 수 있다. 패드부는 후술한 대각 게이트 라인들 및 데이터 라인들에 연결될 수 있다.

연성인쇄회로기판(200)은 표시 패널(100) 및 인쇄회로기판(300)을 전기적으로 연결시킨다. 연성인쇄회로기판(200)은 집적 회로 칩(220)을 포함한다. 연성인쇄회로기판(200)은 표시 패널(100)과 인쇄회로기판(300) 사이에 전기적으로 연결된다. 연성인쇄회로기판(200)은 비표시영역(NA)에 연결된다. 연성인쇄회로기판(200)은 다양한 개수로 이루어질 수 있다. 도시하지는 않았으나, 연성인쇄회로기판(200)은 "C" 형상으로 휘어진 상태로 표시 패널(100)의 배면에 장착될 수 있다.

인쇄회로기판(300)은 표시 패널(100)을 구동하기 위해 실장된 다수의 회로 부품들을 포함할 수 있다. 연성인쇄회로기판(200)이 휘어져 장착된 상태에서 인쇄회로기판(300)은 표시 패널(100)의 배면에 장착될 수 있다.

타이밍 컨트롤러(400)는 외부의 그래픽 제어기(미도시)로부터 입력 영상신호(DATA_IN) 및 제어신호(CS)를 수신한다. 타이밍 컨트롤러(400)는 제어신호(CS), 예를 들면 수직동기신호, 수평동기신호, 메인클럭, 데이터 인에이블신호 등을 입력받아 제1 제어신호(SG1) 및 제2 제어신호(SG2)를 생성하여 출력한다. 타이밍 컨트롤러(400)는 데이터 드라이버(600)의 사양에 맞도록 입력 영상신호(DATA_IN)을 데이터 신호(DATA_SG)로 변환하여 데이터 드라이버(600)에 출력한다.

제1 제어신호(SG1)는 게이트 드라이버(500)의 동작을 제어하기 위한 게이트 제어신호이다. 제1 제어신호(SG1)는 게이트 클럭, 출력 인에이블 신호, 및 수직개시신호를 포함할 수 있다.

제2 제어신호(SG2)는 데이터 드라이버(600)의 동작을 제어하는 데이터 제어신호이다. 제2 제어신호(SG2)는 데이터 드라이버(600)의 동작을 개시하는 수평개시신호, 데이터 전압의 극성을 반전시키는 반전신호, 및 데이터 드라이버(600)로부터 데이터 전압이 출력되는 시기를 결정하는 출력지시신호 등을 포함한다.

게이트 드라이버(500)는 제1 제어신호(SG1)에 기초하여 게이트 신호(GS)를 생성한다. 게이트 신호(GS)는 표시패널(100)의 비표시영역(NA)에 형성된 패드부(미도시)를 경유하여 표시영역(AA)에 형성된 대각 게이트 라인들에 제공된다. 게이트 신호들(GS)은 게이트 드라이버(500)로부터 순차적으로 출력된다.

데이터 드라이버(600)는 제2 제어신호(SG2)에 기초하여 데이터 신호(DATA_SG)로부터 변환된 데이터 전압(DATA)을 출력한다. 데이터 전압(DATA)은 표시패널(100)의 비표시영역(NA)에 형성된 패드부(미도시)를 경유하여 표시영역(AA)에 형성된 데이터 라인들에 인가된다.

게이트 드라이버(500) 및 데이터 드라이버(600)는 하나의 통합된 집적 회로 칩(220)으로 형성될 수 있다. 한편, 이에 제한되는 것은 아니고, 게이트 드라이버(500) 및 데이터 드라이버(600)는 각각 별도의 칩으로 형성되어 연성인쇄회로기판(200), 인쇄회로기판(300), 또는 표시 패널(100)에 실장될 수 있다.

게이트 드라이버(500) 및 데이터 드라이버(600)는 비표시 영역(NA)에 접속되어 대각 게이트 라인들 및 데이터 라인들에 연결된 화소들에 구동 신호를 제공한다.

본 발명의 실시 예는 게이트 드라이버(500) 및 데이터 드라이버(600)를 표시 패널(100)의 3면을 제외한 하나의 면을 따라 배치하므로 단면 구동(single side driving) 구조를 제공하여, 베젤이 차지하는 면적을 줄일 수 있다. 게이트 드라이버(500) 및 데이터 드라이버(600)는 후술할 데이터 라인들 및 대각 게이트 라인들의 레이아웃에 의해 표시패널(100)의 하나의 면을 따라 배치될 수 있다.

도 3은 본 발명의 일 실시 예에 따른 표시영역에 형성된 대각 게이트 라인들, 데이터 라인들 및 연결 구조들의 레이아웃을 나타낸 도면이다.

도 3을 참조하면, 표시영역(AA)의 화소 어레이 영역(PXA)에 데이터 라인들(DL) 및 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n]; n은 자연수)이 형성된다. 데이터 라인들(DL) 및 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])은 절연층(미도시)을 사이에 두고 서로 다른 층에 형성될 수 있다.

데이터 라인들(DL)은 제1 방향(DR1)을 따라 연장되며, 제1 방향(DR1)에 수직한 제2 방향(DR2)을 따라 이격되어 배열된다. 데이터 라인들(DL)의 일단들은 비표시영역(도 2의 NA)을 향하여 연장되고, 패드부(미도시)를 경유하여 데이터 드라이버(도 2의 600)에 접속될 수 있다.

대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])은 제1 방향(DR1) 및 제2 방향(DR2)에 교차하는 제3 방향(DR3)을 향해 연장되고, 제1 내지 제3 방향(DR1 내지 DR3)에 교차하는 제4 방향(DR4)을 따라 이격되어 배열된다. 제3 방향(DR3) 및 제4 방향(DR4)이 이루는 각도는 다양하게 설정될 수 있다. 이하, 제3 방향(DR3) 및 제4 방향(DR4)이 서로 수직교차하는 것을 일 예로 설명한다.

대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])은 제1 대각 게이트 라인들(1GL), 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n]) 및 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])로 구분될 수 있다. 제1 대각 게이트 라인들(1GL)은 후술할 제1 화소행들에 연결되며, 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])은 후술할 제2 화소행들에 연결된다. 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])은 제1 대각 게이트 라인들(1GL)을 사이에 두고 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])에 마주하여 배치되며 후술할 제3 화소행들에 연결된다.

제1 대각 게이트 라인들(1GL) 각각은 제3 방향(DR3)을 향해 연장되며, 비표시영역(도 2의 NA)에 접하는 일단과 연결영역(LA)의 한 변에 접하는 타단을 포함한다. 보다 구체적으로, 제1 대각 게이트 라인들(1GL) 각각의 타단은 비표시영역(도 2의 NA)에 마주하는 연결영역(LA)의 한 변에 접한다. 제1 대각 게이트 라인들(1GL)은 화소행들 중 가장 많은 개수의 화소들을 동일한 개수로 포함하는 제1 화소행들에 연결되는 것이므로 대각 게이트 라인들 중 가장 길게 형성되며, 동일한 길이로 형성될 수 있다.

제2 대각 게이트 라인들(2GL[1] 내지 2GL[n]) 각각은 제3 방향(DR3)을 향해 연장되며, 비표시영역(도 2의 NA)에 접하는 일단과 연결영역(LA)의 한 변에 접하는 타단을 포함한다. 보다 구체적으로, 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n]) 각각의 타단은 비표시영역(도 2의 NA)에 직교하는 연결영역(LA)의 한 변에 접한다. 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])은 배열 방식상 제1 대각 게이트 라인들(1GL)로부터 멀어질수록 길이가 짧아진다. 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])의 번호[1] 내지 [n]은 제1 대각 게이트 라인들(1GL)에 가까워질수록 순차적으로 증가한다.

제3 대각 게이트 라인들(3GL[1] 내지 3GL[n]) 각각은 제3 방향(DR3)을 향해 연장되며, 표시영역(AA)의 한 변에 접하는 일단과 연결영역(LA)의 한 변에 접하는 타단을 포함한다. 보다 구체적으로, 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n]) 각각의 일단은 연결영역(LA)에 의해 개구됨과 아울러 비표시영역(도 2의 NA)에 직교하는 표시영역(AA)의 한 변에 접한다. 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n]) 각각의 타단은 화소 어레이 영역(PXA)을 사이에 두고 비표시영역(도 2의 NA)에 마주하는 연결영역(LA)의 한 변에 접한다. 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])은 배열 방식상 제1 대각 게이트 라인들(1GL)로부터 멀어질수록 길이가 짧아진다. 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])의 번호[1] 내지 [n]은 제1 대각 게이트 라인들(1GL)로부터 멀어질수록 순차적으로 증가한다.

상술한 배치에 따르면, 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])은 표시패널(100)의 대각 방향을 따라 연장된다. 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])은 표시패널(100)의 대각 방향인 제3 방향(DR3)을 따라 직선 형태 또는 지그재그 형태 또는 계단 형태 등 다양한 형태로 연장될 수 있다.

대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])은 화소행 단위로 화소들에 연결된다. 화소들은 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])별로 서로 다른 개수로 연결될 수 있다. 보다 구체적으로, 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n]) 각각에 연결되는 화소들의 개수는 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])의 길이가 짧아질수록 줄어든다. 화소들과 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])의 연결관계는 도 5를 참조하여 후술한다.

대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n]) 중 제1 대각 게이트 라인들(1GL)과 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])은 표시 패널(100)의 비표시영역(도 2의 NA)을 향하여 연장되고, 패드부(미도시)를 경유하여 게이트 드라이버(도 2의 500)에 접속될 수 있다. 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])은 연결영역(LA)에 형성된 연결구조들(LL1, LL2, CT1, CT2, CP)을 통해 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])에 연결된다. 이에 따라, 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])은 연결구조들(LL1, LL2, CT1, CT2, CP) 및 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])을 경유하여 게이트 드라이버(도 2의 500)에 접속될 수 있다.

연결구조들(LL1, LL2, CT1, CT2, CP)은 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])과 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])을 한 쌍씩 연결한다. 보다 구체적으로, 연결구조들(LL1, LL2, CT1, CT2, CP)은 동일한 번호의 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])과 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])을 한 쌍씩 연결한다. 예를 들어, 연결구조들(LL1, LL2, CT1, CT2, CP)은 제n번 제2 대각 게이트 라인(2GL[n])과 제n번 제3 대각 게이트 라인(3GL[n])을 연결한다. 상술한 연결 방식에 따르면, 서로 다른 길이의 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])과 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])이 한 쌍씩 연결된다.

연결구조들(LL1, LL2, CT1, CT2, CP)은 제1 연결 라인들(LL1), 제2 연결 라인들(LL2), 제1 콘택 플러그들(CT1), 제2 콘택 플러그들(CT2) 및 콘택 패턴들(CP)을 포함한다.

제1 연결 라인들(LL1)은 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])로부터 연장되어 제1 방향(DR1)을 따라 형성된다. 제1 연결 라인들(LL1)은 서로 이격되어 평행하게 배열된다. 제2 연결 라인들(LL2)은 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])로부터 연장되어 제2 방향(DR2)을 따라 형성된다. 제2 연결 라인들(LL2)은 서로 이격되어 평행하게 배열된다. 제2 연결 라인들(LL2)은 제1 연결 라인들(LL1)을 향하여 연장되되, 제1 연결 라인들(LL1)로부터 이격된다. 제1 및 제2 연결 라인들(LL1, LL2)은 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])과 동일한 도전물 및 동일한 층에 형성될 수 있다. 이 경우, 제1 및 제2 연결 라인들(LL1, LL2)은 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n])과 동일한 마스크 공정을 통해 형성될 수 있다.

콘택 패턴들(CP)은 제1 및 제2 연결라인들(LL1, LL2)과 다른 층에 형성될 수 있다. 예를 들어, 콘택 패턴들(CP)은 데이터 라인들(DL)과 동일한 도전물로 동일한 층에 형성될 수 있다. 보다 구체적으로, 콘택 패턴들(CP)은 절연층(미도시)을 사이에 두고 제1 및 제2 연결 라인들(LL1, LL2) 상부에 배치될 수 있다. 절연층(미도시)은 제1 콘택 플러그들(CP1) 및 제2 콘택 플러그들(CP2)에 의해 관통된다. 제1 콘택 플러그들(CP1)은 제2 연결 라인들(LL2)을 향하는 제1 연결 라인들(LL1)의 일단들에 접속된다. 제2 콘택 플러그들(CP2)은 제1 연결 라인들(LL1)을 향하는 제2 연결 라인들(LL2)의 일단들에 접속된다. 콘택 패턴들(CP)은 제1 콘택 플러그들(CP1) 및 제2 콘택 플러그들(CP2)을 한 쌍씩 연결한다. 콘택 패턴들(CP) 중 일부는 제1 연결 라인들(LL1) 중 일부에 교차될 수 있다. 콘택 패턴들(CP)은 제1 연결 라인들(LL1)과 절연층을 사이에 두고 배치되므로 제1 연결 라인들(LL1)에 교차되더라도 제1 콘택 플러그들(CP1)을 통해서만 제1 연결 라인들(LL1)에 전기적으로 접속된다.

상술한 본 발명의 실시 예에 따르면, 서로 다른 길이로 형성된 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])과 서로 다른 길이로 형성된 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])이 연결 구조들(LL1, LL2, CT1, CT2, CP)을 통해 한 쌍씩 연결된다. 이에 따라, 본 발명의 실시 예는 게이트 신호 입출력 핀 수를 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n], 3GL[1] 내지 3GL[n]) 각각에 대응되게 설계하지 않아도 된다. 즉, 본 발명의 실시 예는 게이트 신호 입출력 핀수를 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])을 제외한 제1 및 제2 대각 게이트 라인들(1GL, 2GL[1] 내지 2GL[n])에 대응되게 설계하면 되므로, 게이트 신호 입출력 핀 수를 줄일 수 있다.

본 발명의 실시 예는 화소 어레이 영역(PXA)의 모서리로부터 제1 대각 게이트 라인들(1GL)이 배치된 영역을 향하여 순차적으로 배치된 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])과 제1 대각 게이트 라인들(1GL)이 배치된 영역으로부터 화소 어레이 영역(PXA)의 모서리를 향하여 순차적으로 배치된 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])을 동일한 순번끼리 연결한다. 이로써, 본 발명의 실시 예에서 게이트 경로들은 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])과 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n])의 쌍으로 이루어진다. 이러한 본 발명의 실시 예에 따른 게이트 경로들간 로드(load) 편차는 제2 대각 게이트 라인들(2GL[1] 내지 2GL[n])과 제3 대각 게이트 라인들(3GL[1] 내지 3GL[n]) 각각으로 이루어진 게이트 경로들간 로드 편차보다 줄어든다.

본 발명의 실시 예는 연결 구조들(LL1, LL2, CT1, CT2, CP)을 화소 어레이 영역(PXA) 외부에 배치하므로, 연결 구조들(LL1, LL2, CT1, CT2, CP)로 인한 화소 어레이 영역(PXA)의 개구율 감소를 방지하고 화소 어레이 영역(PXA)의 개구율을 확보할 수 있다. 또한, 본 발명의 실시 예는 연결 구조들(LL1, LL2, CT1, CT2, CP)이 화소 어레이 영역(PXA)에 형성되지 않으므로 연결 구조들(LL1, LL2, CT1, CT2, CP)과 화소 전극들 간 커플링 현상을 줄일 수 있다.

도 4는 본 발명의 일 실시 예에 따른 화소들을 도시한 도면이다.

도 4를 참조하면, 화소들(PX)은 서로 수직 교차하는 제1 방향(DR1) 및 제2 방향(DR2)을 따라 매트릭스 형태로 배열된다. 도면에서는 8×5의 매트릭스 형태로 배열되는 화소들(PX)에 대해 예를 들었으나, 본 발명은 이에 제한되지 않는다.

제3 방향(DR3)을 따라 일렬로 배열된 화소들(PX)은 화소행을 구성한다. 즉, 화소행 방향은 제3 방향(DR3)으로 정의되며, 대각 게이트 라인들의 연장 방향을 따른다. 제3 방향(DR3)은 대각 게이트 라인들의 연장방향이며 제1 및 제2 방향(DR1, DR2)에 교차하는 방향이다.

화소행들(PXR1 내지 PXR12) 각각을 구성하는 화소들(PX)의 개수는 기준 개수와 동일하거나, 기준 개수보다 적을 수 있다. 화소행들(PXR1 내지 PXR12)은 그들 각각을 구성하는 화소들의 개수와 그들이 배치되는 영역에 따라, 제1 내지 제3 화소행들로 구분될 수 있다.

제1 화소행들(PXR5 내지 PXR8)은 기준 개수와 동일한 개수의 화소들(PX)로 구성되며, 제4 방향(DR4)을 따라 일렬로 배열된다. 제1 화소행들(PXR4)이 배치되는 영역을 제1 화소 영역(A1)으로 정의한다.

제2 화소행들(PXR1 내지 PXR4)은 기준 개수보다 적은 개수의 화소들(PX)로 구성되며, 제1 화소 영역(A1)의 일측에 인접한 제2 화소 영역(A2)에 제4 방향(DR4)을 따라 일렬로 배열된다.

제3 화소행들(PXR9 내지 PXR12)은 기준 개수보다 적은 개수의 화소들(PX)로 구성되며, 제1 화소 영역(A1)을 사이에 두고 제2 화소 영역(A2)에 마주하는 제3 화소 영역(A3)에 제4 방향(DR4)을 따라 일렬로 배열된다.

제2 화소행들(PXR1 내지 PXR4)의 개수와 제3 화소행들(PXR9 내지 PXR12)의 개수는 동일하다. 제2 화소행들(PXR1 내지 PXR4) 및 제3 화소행들(PXR9 내지 PXR12) 각각을 구성하는 화소들(PX)의 개수는 제1 화소 영역(A1)에 가까워질수록 증가한다. 제2 화소행들(PXR1 내지 PXR4) 및 제3 화소행들(PXR9 내지 PXR12) 각각을 구성하는 화소들의 개수는 제1 화소 영역(A1)에 가까워질수록 등차수열적으로 증가될 수 있다. 예를 들어, 제2 화소행들(PXR1 내지 PXR4) 및 제3 화소행들(PXR9 내지 PXR12) 각각을 구성하는 화소들(PX)의 개수는 제1 화소 영역(A1)에 가까워질수록 행이 바뀔 때마다 2개의 화소씩 증가될 수 있다.

후술하겠으나, 화소들(PX) 각각은 대각 게이트 라인들 중 어느 하나와 데이터 라인들 중 어느 하나에 연결된다. 화소들(PX) 각각은 대각 게이트 라인으로부터 게이트 신호를 제공받을 수 있고, 데이터 라인으로부터 데이터 전압을 제공받을 수 있다.

화소들(PX)의 평면상 형상은 대각 게이트 라인들과 데이터 라인들의 형상에 따라 다양하게 설정될 수 있다. 개구율을 높이기 위해, 화소들(PX) 각각은 표시패널의 4변에 평행한 4변을 갖는 4변형으로 형성될 수 있다. 예를 들어, 화소들(PX) 각각이 표시패널의 4변에 교차하는 4변을 갖는 마름모형으로 형성되는 경우, 표시패널 가장자리에서 개구율을 저하시키는 부분이 발생한다. 개구율을 높이는 형상을 갖는 화소들(PX)을 구현하기 위해, 본 발명의 실시 예는 데이터 라인들을 표시패널의 일변에 평행한 제1 방향(DR1)으로 연장된 직선형태로 형성하고, 대각 게이트 라인들을 제3 방향(DR3)을 향해 연장된 계단 형태로 형성할 수 있다. 이로써, 화소들(PX) 각각은 표시패널의 4변에 평행한 4변을 갖는다. 대각 게이트 라인들 및 데이터 라인들에 대한 구체적인 형상은 도 5를 참조하여 후술한다.

도 5는 본 발명의 일 실시 예에 따른 표시영역에 형성된 배선들과 서브 화소들을 나타낸 도면이다. 이하에서는, 제2 대각 게이트 라인들(2GL[1] 내지 2GL[4])의 번호 [1] 내지 [4]가 제1 대각 게이트 라인들(1GL[1] 내지 1GL[4])에 가까워질수록 증가하고, 제3 대각 게이트 라인들(3GL[1] 내지 3GL[4])의 번호 [1] 내지 [4]가 제1 대각 게이트 라인들(1GL[1] 내지 1GL[4])로부터 멀어질수록 증가하는 것을 예로 들어 설명한다.

도 5를 참조하면, 화소들(PX) 각각은 적색 서브화소(R), 녹색 서브화소(G), 및 청색 서브화소(B)를 포함할 수 있다. 적색 서브화소(R), 녹색 서브화소(G), 및 청색 서브화소(B)는 제1 방향(DR1)으로 연장된 데이터 라인들(DL1 내지 DL25)에 연결된다.

적색 서브화소(R), 녹색 서브화소(G), 및 청색 서브화소(B)는 제1 및 제2 방향(DR1, DR2)을 따라 매트릭스 형태로 배열될 수 있다. 적색 서브화소(R), 녹색 서브화소(G), 및 청색 서브화소(B)는 제1 방향(DR1)을 따라 화소열을 이룬다. 화소열은 홀수번째 데이터 라인들(DL1, DL3, ..., DL25 중 어느 하나)과 짝수번째 데이터 라인들(DL2, DL4, ..., DL24 중 어느 하나) 사이에 배치될 수 있다. 화소열을 구성하는 적색 서브화소들(R), 녹색 서브화소들(G), 또는 청색 서브화소들(B)은 제1 방향(DR1)을 따라 홀수번째 데이터 라인들(DL1, DL3, ..., DL25 중 어느 하나)과 짝수번째 데이터 라인들(DL2, DL4, ..., DL24 중 어느 하나)에 교번되게 연결된다. 이로써, 본 발명의 실시 예에 따른 표시장치는 도 5에 도시된 바와 같은 극성배치를 갖도록 구동될 수 있다.

화소들(PX)은 도 4에서 상술한 바와 같이 제1 내지 제3 화소행들로 구분될 수 있다. 제1 화소행들은 화소행 단위로 제1 대각 게이트 라인들(1GL[1] 내지 1GL[4])에 연결되며, 제2 화소행들은 화소행 단위로 제2 대각 게이트 라인들(2GL[1] 내지 2GL[4])에 연결되며, 제3 화소행들은 화소행 단위로 제3 대각 게이트 라인들(3GL[1] 내지 3GL[4])에 연결된다. 제1 내지 제3 대각 게이트 라인들(1GL[1] 내지 3GL[4])은 도 4에서 상술하였듯 개구율이 높은 표시패널 구현을 위해, 계단 형태로 형성될 수 있다. 이 때, 제1 내지 제3 대각 게이트 라인들(1GL[1] 내지 3GL[4])은 화소들(PX) 각각의 경계를 구획하는 형태로 형성될 수 있다.

제2 화소행들 각각을 구성하는 화소들(PX)의 개수와 제3 화소행들 각각을 구성하는 화소들(PX)의 개수는 도 3에서 상술하였듯, 제1 화소행들이 배치되는 제1 화소 영역에 가까워질수록 증가한다. 이에 따라, 제2 대각 게이트 라인들(2GL[1] 내지 2GL[4])과 제3 대각 게이트 라인들(3GL[1] 내지 3GL[4])은 그들 사이의 제1 화소 영역에 가까워질수록 그 길이가 증가된다.

연결 구조들(LL1, LL2, CT1, CT2, CP)은 그들에 의해 연결된 제2 및 제3 화소행 쌍들이 동일한 개수의 화소들(PX)을 포함할 수 있도록 동일한 번호의 제2 대각 게이트 라인들(2GL[1] 내지 2GL[4])과 제3 대각 게이트 라인들(3GL[1] 내지 3GL[4])을 한 쌍씩 연결한다.

상술한 연결 구조에 따르면, 제2 및 제3 화소행 쌍을 구성하는 화소들(PX)의 개수는 제1 화소행들 각각을 구성하는 화소들(PX)의 개수와 동일하므로 표시장치의 구동 특성을 안정화할 수 있다. 또한, 제1 및 제2 연결 라인들(LL1, LL2)이 화소 어레이 영역 외부의 연결 영역에 배치되므로, 제1 및 제2 연결 라인들(LL1, LL2)이 데이터 라인들(DL1 내지 DL25)과 동일한 메탈로 동일한 층에 형성되더라도 이들 사이에 쇼트가 발생하는 문제를 방지할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시 예들에 따라 구체적으로 기록되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.

100: 표시패널 NA: 비표시 영역
AA: 표시영역 PXA: 화소 어레이 영역
LA: 연결영역 PX: 화소
PXR1 내지 PXR12: 화소행 R, G, B: 서브화소
1GL, 1GL[1] 내지 1GL[4]: 제1 대각 게이트 라인
2GL[1] 내지 2GL[n]: 제2 대각 게이트 라인
3GL[1] 내지 3GL[n]: 제3 대각 게이트 라인
LL1: 제1 연결라인 LL2: 제2 연결라인
CT1: 제1 콘택 플러그 CT2: 제2 콘택 플러그
CP: 콘택 패턴
DL, DL1 내지 DLk: 데이터 라인
LL, LL1 내지 LL9: 연결라인 DLL, DLL1 내지 DLL4: 더미라인
500: 게이트 드라이버 600: 데이터 드라이버
100: 표시패널

Claims

화소 어레이 영역 내에서 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 매트릭스 형태로 배열되고, 상기 제1 및 제2 방향에 교차하는 제3 방향을 따르는 제1 내지 제3 화소행들로 구분되는 화소들;
동일한 개수의 화소들로 구성된 상기 제1 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제1 대각 게이트 라인들;
상기 제1 화소행들 각각을 구성하는 화소들보다 적은 개수의 화소들로 구성되며 상기 제1 화소행들의 일측에 배열된 상기 제2 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제2 대각 게이트 라인들;
상기 제1 화소행들 각각을 구성하는 화소들보다 적은 개수의 화소들로 구성되며 상기 제1 화소행들을 사이에 두고 상기 제2 화소행들에 마주하는 상기 제3 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제3 대각 게이트 라인들; 및
상기 화소 어레이 영역 외부의 연결 영역에 형성되고, 상기 제2 대각 게이트 라인들과 상기 제3 대각 게이트 라인들을 한 쌍씩 연결하는 연결 구조들을 포함하되,
상기 제2 대각 게이트 라인들은 상기 제1 대각 게이트 라인들에 가까워질수록 번호가 증가하는 [1]번부터 [n]번까지의 라인들을 포함하고,
상기 제3 대각 게이트 라인들은 상기 제1 대각 게이트 라인들로부터 멀어질수록 번호가 증가하는 [1]번부터 [n]번까지의 라인들을 포함하며,
상기 연결 구조들은 동일한 번호의 상기 제2 대각 게이트 라인들과 상기 제3 대각 게이트 라인들을 한 쌍씩 연결하는 표시장치.
삭제
화소 어레이 영역 내에서 제1 방향 및 상기 제1 방향에 수직한 제2 방향을 따라 매트릭스 형태로 배열되고, 상기 제1 및 제2 방향에 교차하는 제3 방향을 따르는 제1 내지 제3 화소행들로 구분되는 화소들;
동일한 개수의 화소들로 구성된 상기 제1 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제1 대각 게이트 라인들;
상기 제1 화소행들 각각을 구성하는 화소들보다 적은 개수의 화소들로 구성되며 상기 제1 화소행들의 일측에 배열된 상기 제2 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제2 대각 게이트 라인들;
상기 제1 화소행들 각각을 구성하는 화소들보다 적은 개수의 화소들로 구성되며 상기 제1 화소행들을 사이에 두고 상기 제2 화소행들에 마주하는 상기 제3 화소행들에 연결되고, 상기 제3 방향을 향해 연장된 제3 대각 게이트 라인들; 및
상기 화소 어레이 영역 외부의 연결 영역에 형성되고, 상기 제2 대각 게이트 라인들과 상기 제3 대각 게이트 라인들을 한 쌍씩 연결하는 연결 구조들을 포함하되,
상기 연결 구조들은
상기 제2 대각 게이트 라인들로부터 연장되어 상기 제1 방향을 따르는 제1 연결라인들;
상기 제3 대각 게이트 라인들로부터 연장되어 상기 제2 방향을 따르며, 상기 제1 연결라인들로부터 이격된 제2 연결라인들;
상기 제1 연결 라인들에 접속된 제1 콘택 플러그들;
상기 제2 연결 라인들에 접속된 제2 콘택 플러그들; 및
상기 제1 및 제2 콘택 플러그들을 한 쌍씩 연결하는 콘택 패턴들을 포함하는 표시장치.
제 3 항에 있어서,
상기 제1 및 제2 연결라인들은 상기 제1 내지 제3 대각 게이트 라인들과 동일한 도전물로 동일한 층에 형성된 표시장치.
제 3 항에 있어서,
상기 제1 방향을 따라 연장되고 상기 제2 방향을 따라 배열되어, 상기 화소들에 접속된 데이터 라인들을 더 포함하는 표시장치.
제 5 항에 있어서,
상기 콘택 패턴들은 상기 데이터 라인들과 동일한 도전물로 동일한 층에 형성되는 표시장치.
제 3 항에 있어서,
상기 콘택 패턴들 중 적어도 하나는 상기 제1 연결 라인들 중 적어도 하나에 교차되는 표시장치.
제 1 항에 있어서,
상기 연결 영역은 "L"자형으로 상기 화소 어레이 영역을 감싸는 표시장치.
제 8 항에 있어서,
상기 연결 영역에 의해 개구된 상기 화소 어레이 영역의 일변에 접하고 상기 제2 방향을 따르는 비표시 영역에 접속되어 상기 화소들에 구동 신호를 제공하는 게이트 드라이버 및 데이터 드라이버를 더 포함하는 표시장치.
제 9 항에 있어서,
상기 연결 영역은 상기 비표시 영역보다 좁은 폭을 갖는 표시장치.