JP2831763B2 - 組合せ回路の探索空間圧縮処理方式 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 テストパターン生成のための組合せ回路の探索空間の
圧縮処理方式に関し、 探索空間の高速な圧縮処理を目的とし、 シミュレータ上に、組合せ回路の接続関係とゲート対
応のプリミティブとを展開するとともに、組合せ回路の
入力点に接続される圧縮器と出力点に接続される検査器
とを展開するよう構成し、圧縮器が入力点に対して割付
番号を割り付け、プリミティブが割付番号の伝播と他の
入力点の割付番号との競合の判断結果とを出力側に伝播
し、検査器が競合の判断結果を圧縮器に通知し、かつ、
圧縮器は、非競合の通知の受信に対しては次の入力点の
割付処理を実行し、競合の通知の受信に対しては割付番
号を歩進するとともに、規定値に達するときには割付処
理を中止して次の入力点の割付処理を実行し、そして、
全入力点に対しての割付処理が終了すると、中止した入
力点に対して規定値から割付番号を割り付けていくこと
で、組合せ回路の探索空間の圧縮を実行するよう構成す
る。

〔産業上の利用分野〕

本発明は、VLSIのテストパターンの生成のために必要
とされて、論理シミュレーション対象となる組合せ回路
の探索空間を圧縮する組合せ回路の探索空間圧縮処理方
式に関し、特に、組合せ回路の探索空間を高速に圧縮で
きるようにする組合せ回路の探索空間圧縮処理方式に関
する。

設計されたVLSIが所期の機能を発揮するかどうかを検
査するために、テストパターン・ジェネレータにより、
設計されたVLSIの故障検査のためのテストパターンが生
成されることになる。このテストパターンの生成におい
て、検査対象の論理回路が順序回路である場合には、高
い故障検出率をもつテストパターンを現実的な時間内に
生成する方法は未だ確立されていないことから、スキャ
ン設計を導入してVLSIの内部状態を可観測・可制御とす
ることにより、検査対象の順序回路の故障検査問題を組
合せ回路の故障検査問題に置き換えてテストパターンを
生成するという方法が採られている。

しかるに、この組合せ回路のためのテストパターンの
生成にあっても、設計されたVLSIの回路の大規模化に伴
い、テストパターン生成にかかる計算時間やコストが急
激に増大してきている。これから、大規模な組合せ回路
のためのテストパターンを高速に生成できる新たな処理
方式の提供が強く望まれているのである。

〔従来の技術〕

組合せ回路の入力点数がＮであるとき、その組合せ回
路の故障の判定のために要する処理は、最悪の場合2^Nの
手数となることが知られている。これから、第７図に示
すように、例えば入力点数が５点であるときには、故障
の判定のために最悪の場合2⁵の手数が必要となる。しか
し、第７図中に示す故障ｆは出力c1にしか影響を及ぼさ
ず、出力c1は入力s,a1,b1の３つの入力にしか支配され
ていないので、故障ｆを検出するためには最悪の場合で
も2³の手数で済むことになる。そして、出力c2も入力s,
a2,b2の３つの入力にしか支配されないことから、結
局、第７図に示す組合せ回路の検査のための手数は最悪
2³で済むことになる。すなわち、第７図の組合せ回路
は、テストパターンの生成の手数の観点から見ると、第
８図に示すように、入力点数が３に圧縮された組合せ回
路となることになる。このことを、テストパターン生成
のための組合せ回路の探索空間の圧縮と呼ぶ。

このテストパターン生成のための組合せ回路の探索空
間の圧縮処理では、出力をO₁,O₂…O_Nとし、出力O_kを支
配する入力（出力O_kに至るパスを持つ入力）の集合をＩ
（O_k）とし、全入力の点数をＭとするとき、Ｍ個の各入
力点に対して、各Ｉ（O_k）内で重複しない番号を割り付
けていくことで探索空間の圧縮処理を実行することにな
る。そして、このとき割り付けられる番号の最大値Ｌが
なるべく小さな値となるべく割り付けていくことで、テ
ストパターンの生成のための探索空間を2^Mから2^Lに圧縮
するよう処理するのである。

従来では、この探索空間の圧縮処理をプログラムで実
行するよう処理していた。すなわち、上述の番号割付手
順を実行するプログラムに従って、テストパターンの生
成対象となる組合せ回路の各入力点に対して各Ｉ（O_k）
内で重複しない番号を割り付けていくことで、探索空間
の圧縮処理を実行していたのである。

〔発明が解決しようとする課題〕

しかしながら、プログラムでもってテストパターン生
成のための組合せ回路の探索空間の圧縮処理を実行する
という従来技術では、テストパターンの生成対象となる
組合せ回路が大規模となるに従って、探索空間の圧縮処
理に要する時間が急激に増加してしまうことになるとい
う問題点があった。すなわち、回路ネットワークが大規
模になると、回路ネットワークを管理するDASDへのアク
セス時間が増加するとともに、矛盾のない番号付けのア
ルゴリズムの実行時間が増加することで、探索空間の圧
縮処理に要する時間が急激に増加してしまうという問題
点があったのである。

本発明はかかる事情に鑑みてなされたものであって、
テストパターン生成のために要求される組合せ回路の探
索空間の圧縮処理を、高速に実行できるようにする新た
な組合せ回路の探索空間圧縮処理方式の提供を目的とす
るものである。

〔課題を解決するための手段〕

第１図は本発明の原理構成図である。

図中、１は論理シミュレータであって、本発明に係る
探索空間の圧縮処理を実行するもの、10は論理シミュレ
ータ１上に展開される入力圧縮器であって、処理対象の
組合せ回路の入力点に接続されて備えられて、組合せ回
路の入力点に対して矛盾のない割付番号を割り付けてい
くもの、11は論理シミュレータ１上に展開される競合関
係検査手段であって、処理対象の組合せ回路の回路接続
関係を追跡する回路接続追跡手段12と、処理対象の組合
せ回路の各ゲートに対応させて備えられて、入力されて
くる割付番号を対応ゲートの出力として組合せ回路の出
力側に伝播するとともに、伝播する割付番号と他の入力
点の割付番号との競合の判断結果を対応ゲートの出力と
して組合せ回路の出力側に伝播する検査プリミティブ13
とを備えるもの、14は論理シイミュレータ１上に展開さ
れるネットステータス管理手段であって、検査プリミテ
ィブ13により算出される組合せ回路の各ゲートの出力デ
ータを管理するもの、15は論理シミュレータ１上に展開
させる出力検査器であって、処理対象の組合せ回路の出
力点に接続されて備えられて、組合せ回路の出力点から
出力される割付番号の競合についての判断結果を入力圧
縮器10に通知するものである。

〔作用〕

本発明では、入力圧縮器10は、処理対象の組合せ回路
の入力点の例えば左側から順番に１つの入力点を選択し
て、その選択した入力点に対して開始値を“1"とする割
付番号ｉを割り付ける。このようにして割付番号ｉが割
り付けられると、競合関係検査手段11の回路接続追跡手
段12は、その入力点の接続先の回路接続関係を検索する
ことで接続先のゲートを特定する。そして、この特定さ
れたゲートに対応して備えられる検査プリミティブ13
は、元のゲートの論理演算内容に関係なく、割付番号ｉ
を後段の検査プリミティブ13を介して組合せ回路の出力
点側に伝播していくとともに、ネットステータス管理手
段14からその特定されたゲートに入力されることになる
前段のゲートの出力データを読み出して、伝播されてく
る割付番号ｉが読み出した出力データの割付番号と一致
するか否かを判断し、一致すると判断する場合と、一致
しないときであっても読み出した出力データに競合状態
の表示があると判断する場合には、割付番号ｉが既に割
り付けられた他の入力点の割付番号と競合すると判断し
て競合状態を組合せ回路の出力側に伝播していく。そし
て、検査プリミティブ13は、次の処理のために、その伝
播データに従ってネットステータス管理手段14の管理デ
ータを更新していくよう処理する。

この競合関係検査手段11の処理に従って、出力検査器
15は、入力圧縮器10により割り付けられた割付番号ｉが
他の入力点の割付番号と競合するか否かの通知を受け取
ることになるので、その結果を入力圧縮器10に通知す
る。このようにして、割付番号ｉの伝播先の出力点に既
に他の入力点からの割付番号ｉが伝播されている場合に
は、割付番号ｉは他の入力点の割付番号と競合すると判
断されてその旨が入力圧縮器10に通知されることになる
とともに、未だ他の入力点からの割付番号ｉが伝播され
ていない場合には、割付番号ｉは他の入力点の割付番号
と競合しないと判断されてその旨が入力圧縮器10に通知
されることになる。

出力検査器15から割り付けた割付番号ｉに関しての競
合状態の判断結果を受け取ると、入力圧縮器10は、競合
の通知を受け取るときには、割付番号を（ｉ＋１）に歩
進してその入力点に入力していくことで非競合の割付番
号の割付処理を実現するよう処理する。一方、非競合の
通知を受け取るときには、その入力点に対しての割付番
号の割付処理が完了したものと判断して、次の入力点を
選択するとともに、開始値である割付番号１をその選択
した入力点に入力していくことで、次の入力点に対して
の非競合の割付番号の割付処理を実行するよう処理す
る。

入力圧縮器10は、この割付番号の歩進処理に従って割
付番号が処理ビットの制限からくる規定値に達するとき
には、その入力点に対しての割付処理を一時的に諦め
て、次の入力点を選択するとともに、開始値である割付
番号１をその選択した入力点に入力していくことで次の
入力点に対しての非競合の割付番号の割付処理を実現す
るよう処理する。そして、入力圧縮器10は、組合せ回路
の全入力点に対しての割付処理を終了すると、割付処理
を諦めた入力点のグループに対して、同様の割付処理を
繰り返し実行していくことで割付番号を割り付けていく
よう処理する。このとき割り付けられる割付番号は、上
記の規定値のｎ倍（但し、ｎは繰り返し回数）を加算し
たものとなる。

このように、本発明によれば、論理シミュレータ１を
利用してテストパターン生成のための組合せ回路の探索
空間の圧縮処理を実行するよう構成することから、極め
て高速に探索空間の圧縮処理を実行できるようになるの
である。

〔実施例〕

以下、実施例に従って本発明を詳細に説明する。

第２図に、本発明を実行する論理シミュレータ１の一
構成例を図示する。この図に示すように、本発明を実行
する論理シミュレータ１は、設計されたVLSIを論理シミ
ュレーションする従来の論理シミュッレータと変わるこ
となく、他のシミュレーション・プロセッサやアウトプ
ット・プロセッサやインプット・プロセッサ等との間の
通信処理を司る通信ネットワーク20と、イベントの発生
したゲートの先に接続されるゲートを検索して特定する
ファンアウトパイプライン21と、評価対象のゲートのゲ
ート番号を格納する評価ゲートバッファ22と、評価対象
のゲートの出力データを算出する評価パイプライン23
と、各ゲートの出力データを管理するネットステータス
メモリ24と、出力の変化したゲートに関してのデータ情
報を格納するイベントバッファ25とを備えるよう構成さ
れる。

第１図でも説明したように、本発明では、テストパタ
ーンの生成対象となる組合せ回路に対して、入力圧縮器
10と出力検査器15とを新たに加えるとともに、組合せ回
路のゲートの論理機能を検査プリミティブ13という共通
の論理機能のものに置き換えることで新たな論理回路を
設計して、この設計した論理回路に対して論理シミュレ
ータ１により論理シミュレーションを実行していくこと
で、テストパターンの生成対象となる組合せ回路の探索
空間の圧縮処理を実現するよう構成するものである。

第３図に、第７図の組合せ回路の探索空間を圧縮すべ
く新たに設計することになる論理回路（すなわち、論理
シミュレータ１で実行されることになる論理回路）の一
例を図示する。図中、第１図で説明したものと同じもの
については同一の記号で示してある。10aは入力圧縮器1
0を構成する入力圧縮モジュールであって、設計された
組合せ回路の各入力点対応で備えられて、例えば左側か
ら順番に処理する権利が与えられて各入力点に対して割
付番号を割り付けるよう処理するもの、15aは出力検査
器15を構成する矛盾検出器であって、組合せ回路のいず
れか１つの出力点から割付番号の競合通知が出力される
か否かを検出するもの、15bは出力検査器15を構成する
結合回路であって、矛盾検出器15aの出力信号と入力圧
縮器10の最終段の入力圧縮モジュール10aの出力信号（N
EXT）とを束ねて各入力圧縮モジュール10aに転送するも
のである。

この図に示すように、探索空間の圧縮のために設計す
る論理回路の検査プリミティブ13間の接続関係は、テス
トパターンの生成対象となっている組合せ回路のゲート
間の接続関係と何ら変わる所なく設計されることにな
る。なお、図中の点線で示す接続線は、図示しないクロ
ック発生手段のクロックに同期させて評価することにな
るデータを転送する接続線であることを意味しており、
これに対して図中の実線で示す接続線は、イベントとし
て評価することになるデータを転送する接続線であるこ
とを意味している。

第４図に、検査プリミティブ13間を転送することにな
るデータのデータ構造を図示する。この図に示すよう
に、検査プリミティブ13間を転送するデータは、例え
ば、（x₀,x₁,…,x_w）で表される（Ｗ＋１）ビットから
構成されていて、先頭のx₀ビットには、割り付けされた
割付番号が競合するときには“1"がセットされ、競合し
ないときには“0"がセットされるよう構成される。そし
て、例えば割付番号２が割り付けられているときにはx₂
に“1"がセットされるというように、各x_k（ｋ＝１〜
Ｗ）には、割付番号ｋが割り付けられているときには
“1"がセットされ、割り付けられていないときには“0"
がセットされるよう構成される。

組合せ回路のゲートに換えて備えられる検査プリミテ
ィブ13は、元のゲートの論理演算内容に関係なく、一定
の論理演算を実行するよう処理することになる。すなわ
ち、第５図に示すように、前段の検査プリミティブ13か
ら信号Ａ、信号Ｂ Ａ＝（a₀,a₁,a₂,…,a_w） Ｂ＝（b₀,b₁,b₂,…,b_w） を受け取って、次段の検査プリミティブ13に対して信号
Ｃ Ｃ＝（c₀,c₁,c₂,…,c_w） を出力するものとすると、ビット番号１〜Ｗのビットに
ついては、a_kかb_kのいずれか一方に“1"がセットされて
いるときには、c_kに“1"をセットするという論理和演算
を実行する。すなわち、前段の検査プリミティブ13から
転送されてきた割付番号を次段の検査プリミティブ13に
伝播するよう処理するのである。

一方、ビット番号０のビットについては、 a_k・b_k＝１ 但し、ｋ＝１〜Ｗ のものが１つでもある場合には、同一の出力点に支配さ
れる異なる入力点に対して同一の割付番号が割り付けら
れるという競合状態が発生したことを検出してc₀に“1"
をセットするとともに、a₀かb₀のいずれか一方に“1"が
セットされているときには、自分より前の検査プリミテ
ィブ13により競合状態が検出されているものと判断して
同様にc₀に“1"をセットし、それ以外の場合には、競合
状態が発生していないと判断してc₀に“0"をセットする
ことで、次の検査プリミティブ13に対して競合状態の発
生の検出情報を伝播するよう処理するのである。

なお、この第５図では、２入力の検査プリミティブ13
でもって検査プリミティブ13の論理演算内容を説明した
が、３入力以上の検査プリミティブ13の論理演算内容に
おいても同等の演算処理が行われることになる。

このようにして、最終段の各検査プリミティブ13から
（Ｗ＋１）ビットのデータが出力されることになるが、
第３図に示した出力検査器15の矛盾検出器15aは、この
出力されるデータの内のビット番号０のデータの論理和
を演算することで、入力圧縮モジュール10aにより割り
付けられた割付番号が競合状態を発生するものであるか
否かを検出するよう処理することになる。そして、その
検出結果に応じて、出力検査器15の結合回路15bは、割
付番号を割り付けた入力圧縮モジュール10aに対し、競
合状態の発生を検出するときには“1"、競合状態の発生
を検出しないときには“0"を表示する競合信号（第３図
中のconf）を出力するよう処理することになる。

第６図に、組合せ回路の入力点に接続される入力圧縮
モジュール10aの一構成例を図示する。図中、101はレジ
スタであって、結合回路15bから競合通知が与えられる
度毎に計数値をカウントアップしていくとともに、結合
回路15bからリセット信号（図中のrest）が与えられる
ときにその係数値をクリアするよう動作するカウンタ
と、非競合通知が与えられることで割付番号の割付処理
が完了したときに“1"をセットして、リセット信号に入
力に対してもその“1"をクリアしないよう動作するフラ
グ（以下フラグr0と称する）と、割付番号の割付処理が
完了したときか割付番号が上限値Ｗに達することで割付
処理を一時的に諦めた場合に“1"をセットして、リセッ
ト信号の入力に応答してその“1"をクリアするよう動作
するフラグ（処理済を表示するフラグで、以下フラグr1
と称する）とを備えるもの、102はデコーダであって、
レジスタ101の備えるカウンタの計数値をデコードする
ことで、競合状態になくかつ割付番号ｋ（ｋ＝１〜Ｗ）
の割付状態を表す信号Ｘ Ｘ＝（x₀,x₁,x₂,…x_k,…,x_w） ＝（0,0,0,…k,…,0） を発生して組合せ回路の入力点に対して入力するもの、
103はキャリィであって、割付番号の割付処理が完了し
たときか割付処理を一時的に諦めた場合に、次段の入力
圧縮モジュール10aに対して割付処理実行の権利を譲渡
する譲渡信号（図中のnext。但し、最終段の入力圧縮モ
ジュール10aの出力する譲渡信号NEXTは、出力検査器1
5）に送出される）を送出するものである。ここで、図
中に示す破線と実線の意味は第３図で説明した通りのも
のである。また、レジスタ101の備えるカウンタには、
初期値として“0"がセットされるよう構成される。

このようにして、最終段の入力圧縮モジュール10aが
割付番号の割付処理を完了するか割付処理を一時的に諦
めると譲渡信号NEXTが出力されることになるが、第３図
に示した出力検査器15の結合回路15bは、この出力され
るNEXT信号を受け取ると、上限値Ｗの範囲では割り付け
られなかったことで割付処理を一時的に諦めた入力点に
対しての割付処理の実行に入るべく、すべての入力圧縮
モジュール10aに対してリセット信号（図中のrest）を
出力するよう動作することになる。上述で説明したよう
に、このリセット信号に従ってレジスタ101の備えるフ
ラグr1がリセットされることで処理済の表示がクリアさ
れることになるとともに、レジスタ101の備えるカウン
タの計数値がリセットされることで、割付番号１（実際
の割付番号は“Ｗ＋1"である）からの割付処理の再実行
のための準備が行われることになる。

以上に説明したような論理演算機能をもつ入力圧縮器
10と出力検査器15とを設計された組合せ回路に接続さ
せ、かつ、該組合せ回路中のゲートの論理機能を検査プ
リミティブ13で置き換えることで、探索空間の圧縮処理
のための論理回路の設計を終了すると、オペレータは、
続いて、この設計した論理回路を論理シミュレータ１に
展開する。論理シミュレータ１上では、具体的には、表
パイプライン23が、ネットステータスメモリ24を参照し
ながら検査プリミティブ13や入力圧縮器10や出力検査器
15の論理演算機能を実行し、ファンアウトパイプライン
21が、検査プリミティブ13の論理演算の実行のために必
要となる検査プリミティブ13間の接続関係の追跡処理を
実行し、イベントバッファ25が、検査プリミティブ13の
出力データの変化情報を管理し、ネットステータスメモ
リ24が、イベントバッファ25の管理データに従って検査
プリミティブ13の出力データを更新しながら管理するよ
う処理することになる。

そして、オペレータは、論理シミュレータ１の起動に
あたって、実行される探索空間の圧縮処理のための論理
シミュレーションデータを収集すべく、圧力圧縮モジュ
ール10aと結合回路15bにデータ収集を指定するプリント
ビットを設定することで、デコーダ102から出力される
割付番号の時系列データ（非競合通知に対応するところ
の割付番号が最終的な割付番号となる）やリセット信号
の時系列データ（この回数で本来の割付番号への補正を
実現する）等を、通信ネットワーク20を介してアウトプ
ット・プロセッサのトランザクションファイルに収集す
るよう指定することになる。

次に、第３図に示した論理回路に従って、論理シミュ
レータ１上で実行されることになる組合せ回路の探索空
間の圧縮処理の処理内容について詳細に説明する。ここ
で、説明の便宜上、Ｗ＝２を想定することにする。

５個用意される入力圧縮モジュール10aは、左側から
順番にその１つが選択されて割付番号の割付処理の実行
の権利を保持していくことになる。これから、論理シミ
ュレーションの開始時においては、F₀で識別される入力
圧縮モジュール10aが割付処理の権利を保持する。この
入力圧縮モジュールF₀は、自らの備えるレジスタ101の
カウンタに“1"をセットすることで、先ず最初に割付番
号“1"を割り付けて入力点ｓに入力する。このようにし
て割付番号“1"が入力されると、入力点ｓに連なる検査
プリミティブ13が順番に特定されることになるととも
に、この特定された検査プリミティブ13が、上述の論理
演算を実行することで割付番号“1"を出力点c1に向けて
伝播させていくとともに、競合状態の発生の有無を検出
して出力点c1に向けて伝播させていくよう処理する。他
の入力圧縮モジュール10aは、初期値として割付番号
“0"を入力しているので入力圧縮モジュールF₀の割り付
けた割付番号“1"は競合状態を発生することなく出力検
査器15まで伝播することになる。

これから、結合回路15bは、入力圧縮器10に対して競
合信号として非競合を表すconf＝０を出力し、この非競
合の通知を受けて、入力圧縮モジュールF₀は自らの備え
るフラグr0,r1に“1"をセットするとともに、自らの備
えるキャリィ103に従って次段のF₁で識別される入力圧
縮モジュール10aに対して譲渡信号nextを送出する。こ
れにより、割付処理の実行の権利が入力圧種モジュール
F₁に移ることになる。

割付処理の実行の権利を取得すると、入力圧縮モジュ
ールF₁は、入力圧縮モジュールF₀と同様に、先ず最初に
割付番号“1"を割り付けて入力点a1に入力する。この入
力される割付番号“1"が出力点c1に向けて伝播されてい
くとき、検査プリミティブ13は、この伝播していく割付
番号“1"が入力圧縮モジュールF₀の保持する割付番号
“1"と競合することを検出することになる。

これから、結合回路15bは、入力圧縮器10に対して競
合を表すconf＝１を出力し、この競合の通知を受けて、
入力圧縮モジュールF₁は自らの備えるレジスタ101のカ
ウンタの計数値を１つにインクリメントする。このイン
クリメント処理に従って、入力圧縮モジュールF₁は、次
に割付番号“2"を割り付けて入力点a1に入力する。この
割付番号“2"は入力圧縮モジュールF₀の保持する割付番
号“1"と競合しないので、結合回路15bは、今度は、入
力圧縮モジュールF₁に対して非競合を表すconf＝０を出
力する。そして、この通知を受けて、入力圧縮モジュー
ルF₁は自らの備えるフラグr0,r1に“1"にセットすると
ともに、次段のF₂で識別される入力圧縮モジュール10a
に割付処理の実行の権利を移すよう処理する。

割付処理の実行の権利を取得すると、入力圧縮モジュ
ールF₂は、入力圧縮モジュールF₁と同様に、先ず最初に
割付番号“1"を割り付けて入力点b1に入力する。そし
て、この割付番号“1"が出力点c1に伝播していくことで
競合であることが検出されると、次に、割付番号“2"を
割り付けて入力点b1に入力する。そして、この割付番号
“2"が出力点c1に伝播していくことで競合であることが
検出されると、Ｗ＝２に従ってそれ以上大きな割付番号
を割り付けることができないことから、割付処理を一時
的に諦めてフラグr1に“1"をセットするとともに、次段
のF₃で識別される入力圧縮モジュール10aに割付処理の
実行の権利を移すよう処理する。

割付処理の実行の権利を取得すると、入力圧縮モジュ
ールF₃は、入力圧縮モジュールF₁と同様の処理を実行し
ていくことで、入力点a2に対して割付番号“2"を割り付
け、フラグr0,r1に“1"にセットするとともに、次段のF
₄で識別される入力圧縮モジュール10aに割付処理の実行
の権利を移す。そして、この割付処理の実行の権利を取
得すると、入力圧縮モジュールF₄は、入力圧縮モジュー
ルF₂と同様の処理を実行していくことで、入力点b2に対
しての割付番号の割付処理を一時的に諦めてフラグr1に
“1"をセットすろとともに、出力検査器15に対してNEXT
信号を送出する。

入力圧縮器10からNEXT信号を受け取ると、出力検査器
15の結合回路15bは、入力圧縮器10に対してリセット信
号を出力する。このリセット信号を受け取ると、全入力
圧縮モジュール10aの備えるレジスタ101のカウンタが
“0"にクリアされるとともに、フラグr1の“1"がクリア
されることで処理済の表示がクリアされて、再び割付番
号の割付処理の実行に入れるようになる。このとき、フ
ラグr0の“1"はクリアされない。すなわち、フラグr0の
データを見ることで、割付処理の完了した入力圧縮モジ
ュール10aか完了していない入力圧縮モジュール10aかが
識別できるよう構成されている。今の例で説明するなら
ば、入力圧縮モジュールF₂,F₄のレジスタ101のフラグr0
が“0"を表示していることで、この入力圧縮モジュール
F₂,F₄が割付処理を一時的に諦めたものであることが識
別されることになる。

これから、続いて、入力圧縮モジュールF₂は、先ず最
初に割付番号“1"を割り付けて入力点b1に入力する。こ
の入力される割付番号“1"が出力点c1に向けて伝播され
ていくとき、検査プリミティブ13は、他の入力圧縮モジ
ュール10aがリセット信号に対応して初期値である割付
番号“0"を入力していることに対応して、この伝播され
ていく割付番号“1"が競合することなく出力点c1に伝播
していくことを検出する。これにより、結合回路15b
は、非競合を表すconf＝０を出力し、この通知を受け
て、入力圧縮モジュールF₂は自らの備えるフラグr0,r1
に“1"にセットするとともに、次段の入力圧縮モジュー
ルF₄に割付処理の実行の権利を移すよう処理する。

そして、割付処理の実行の権利を取得すると、入力圧
縮モジュールF₄は、入力圧縮モジュールF₂と同様の処理
を実行していくことで入力点b2に対して割付番号“1"を
割り付ける処理を実行する。この割り付けられる入力点
b1,b2の割付番号“1"は、Ｗの値である“2"を加算した
“3"を表している。このようにして、出力点c1に支配さ
れる入力点s,a1,b1に対して、夫々割付番号“1",“2",
“3"を割り付けるとともに、出力点c2に支配される入力
点s,a2,b2に対して、夫々割付番号“1",“2",“3"を割
り付けることが実現されることで、組合せ回路の探索空
間の圧縮処理が実現されるよう処理されることになる。

図示実施例について説明したが、本発明はこれに限定
されるものではない。例えば、入力圧縮器10からのNEXT
信号を出力検査器15経由で入力圧縮器10に戻すよう構成
したが、直接的に入力圧縮器10に戻すよう論理設計して
もよいのである。

〔発明の効果〕

以上説明したように、本発明によれば、論理シミュレ
ータに従ってテストパターン生成のための組合せ回路の
探索空間の圧縮処理を実行できるようになることから、
極めて高速に探索空間の圧縮処理を実行できるようにな
る。これから、テスト対象の組合せ回路の回路規模が大
きくなっても、テストパターンの生成のために要する時
間を従来に比べて大幅に短縮できるようになる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明を実行する論理シミュレータの一構成
例、 第３図は探索空間の圧縮を実行するために設計する論理
回路の一例、 第４図は検査プリミティブ間を転送するデータのデータ
構造の説明図、 第５図は検査プリミティブの実行する論理演算内容の説
明図、 第６図は入力圧縮モジュールの一構成例、 第７図及び第８図は探索空間の圧縮の説明図である。 図中、１は論理シミュレータ、10は入力圧縮器、10aは
入力圧縮モジュール、11は競合関係検査手段、12は回路
接続追跡手段、13は検査プリミティブ、14はネットステ
ータス管理手段、15は出力検査器、15aは矛盾検出器、1
5bは結合回路である。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】組合せ回路のテストパターン生成のために
   必要とされて、該組合せ回路のもつ入力点数を圧縮する
   組合せ回路の探索空間圧縮処理方式において、 論理シミュレータ（１）上に、組合せ回路の接続関係と
   該組合せ回路の各ゲートに対応させて備えられる検査プ
   リミティブ（13）とを展開するとともに、該組合せ回路
   の入力点に接続される入力圧縮器（10）と、該組合せ回
   路の出力点に接続される出力検査器（15）とを展開する
   よう構成し、 上記入力圧縮器（10）が、組合せ回路の入力点に対して
   割付番号を割り付けるよう処理し、 上記検査プリミティブ（13）が、入力されてくる割付番
   号を対応ゲートの出力として組合せ回路の出力側に伝播
   するとともに、伝播する割付番号と他の入力点の割付番
   号との競合の判断結果を対応ゲートの出力として組合せ
   回路の出力側に伝播するよう処理し、 上記出力検査器（15）が、組合せ回路から出力される割
   付番号の競合についての判断結果を上記入力圧縮器（1
   0）に通知するよう処理し、 かつ、上記入力圧縮器（10）は、上記出力検査器（15）
   から非競合の通知を受け取るときには次の人力点に対し
   ての割付処理を実行し、競合の通知を受け取るときには
   割付番号を歩進していくとともに、該割付番号が規定値
   に達するときには該入力点に対しての割付処理を中止し
   て次の入力点に対しての割付処理を実行し、そして、全
   入力点に対しての割付処理が終了すると、割付処理を中
   止した入力点に対して該規定値からの割付番号を割り付
   けていくことで、組合せ回路の入力点に対して圧縮され
   た割付番号を割り付けていくよう処理してなることを、 特徴とする組合せ回路の探索空間圧縮処理方式。