JP2825028B2 - ピーク値検出回路 - Google Patents
ピーク値検出回路Info
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- JP2825028B2 JP2825028B2 JP3001905A JP190591A JP2825028B2 JP 2825028 B2 JP2825028 B2 JP 2825028B2 JP 3001905 A JP3001905 A JP 3001905A JP 190591 A JP190591 A JP 190591A JP 2825028 B2 JP2825028 B2 JP 2825028B2
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Description
【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はピーク値検出回路に関
し、特にGaAs電界効果トランジスタ回路等の、GH
zオーダの超高速信号のピーク値を検出するためのピー
ク値検出回路に関する。
し、特にGaAs電界効果トランジスタ回路等の、GH
zオーダの超高速信号のピーク値を検出するためのピー
ク値検出回路に関する。
【0002】
【従来の技術】従来、この種のピーク値検出回路は、差
動回路の形式が多く用いられ、その一例を図5に示す。
動回路の形式が多く用いられ、その一例を図5に示す。
【0003】この回路は、ドレインを出力端子Toに共
通接続し、かつソースを共通接続して前段差動回路10
の2つの出力信号V1、V2をそれぞれ対応して直接ゲ
ートへ入力する第1のトランジスタ対Q1、Q2を備えた
全波整流回路1と、ソースを第1のトランジスタ対Q
1、Q2のソースと共通接続する第2のトランジスタQ3
と、一端をトランジスタ対Q1、Q2のドレインと接続
し、前記のトランジスタ対Q1、Q2の負荷となる第1の
抵抗素子R2と、一端をトランジスタQ3のドレインと接
続し他端を抵抗素子R2の他端と接続してトランジスタ
Q3の負荷となる第2の抵抗素子R3と、一端を抵抗素子
R2、R3の他端と接続し他端を第1の電源供給端子(電
源電圧VDD)と接続する抵抗素子R1と、ドレインを前
記トランジスタ対Q1、Q2及びトランジスタQ3のそれ
ぞれのソースと接続し、ソースを第2の電源供給端子
(電源電圧VSS)と接続して前記のトランジスタ対Q
1、Q2及びトランジスタQ3の定電流源となるトランジ
スタQ10と、抵抗素子R9、R10を備えトランジスタQ3
のゲートにバイアス電圧を供給するバイアス回路3とを
有する構成となっている。
通接続し、かつソースを共通接続して前段差動回路10
の2つの出力信号V1、V2をそれぞれ対応して直接ゲ
ートへ入力する第1のトランジスタ対Q1、Q2を備えた
全波整流回路1と、ソースを第1のトランジスタ対Q
1、Q2のソースと共通接続する第2のトランジスタQ3
と、一端をトランジスタ対Q1、Q2のドレインと接続
し、前記のトランジスタ対Q1、Q2の負荷となる第1の
抵抗素子R2と、一端をトランジスタQ3のドレインと接
続し他端を抵抗素子R2の他端と接続してトランジスタ
Q3の負荷となる第2の抵抗素子R3と、一端を抵抗素子
R2、R3の他端と接続し他端を第1の電源供給端子(電
源電圧VDD)と接続する抵抗素子R1と、ドレインを前
記トランジスタ対Q1、Q2及びトランジスタQ3のそれ
ぞれのソースと接続し、ソースを第2の電源供給端子
(電源電圧VSS)と接続して前記のトランジスタ対Q
1、Q2及びトランジスタQ3の定電流源となるトランジ
スタQ10と、抵抗素子R9、R10を備えトランジスタQ3
のゲートにバイアス電圧を供給するバイアス回路3とを
有する構成となっている。
【0004】なお、ピーク値は出力端子TO に所定の時
定数の抵抗と容量素子とを接続することにより検出する
ことができる。
定数の抵抗と容量素子とを接続することにより検出する
ことができる。
【0005】
【発明が解決しようとする課題】上述した従来のピーク
値検出回路は、トランジスタ対Q1、Q2のゲートに前
段差動回路10の出力信号V1、V2が直結され、トラン
ジスタ対Q1、Q2及びトランジスタQ3で形成される
回路の定電流源がトランジスタQ10で形成された構成
となっているので、動作時の温度変化や製造時のプロセ
ス条件のばらつき等により定電流源の電流値、すなわち
トランジスタ対Q1、Q2及びトランジスタQ3で形成
された回路の電流値がばらつき、従って出力信号Voの
電流電圧(中心電位)がばらつくという欠点があり、ま
た、この回路の電流値がばらつくと回路利得がばらつ
き、従って出力信号Voの振幅もばらついてしまうとい
う、ピーク値を検出する回路として重大な欠点があっ
た。
値検出回路は、トランジスタ対Q1、Q2のゲートに前
段差動回路10の出力信号V1、V2が直結され、トラン
ジスタ対Q1、Q2及びトランジスタQ3で形成される
回路の定電流源がトランジスタQ10で形成された構成
となっているので、動作時の温度変化や製造時のプロセ
ス条件のばらつき等により定電流源の電流値、すなわち
トランジスタ対Q1、Q2及びトランジスタQ3で形成
された回路の電流値がばらつき、従って出力信号Voの
電流電圧(中心電位)がばらつくという欠点があり、ま
た、この回路の電流値がばらつくと回路利得がばらつ
き、従って出力信号Voの振幅もばらついてしまうとい
う、ピーク値を検出する回路として重大な欠点があっ
た。
【0006】この欠点を補うため、定電流源のトランジ
スタQ10のゲート電圧を温度変化等に対して調整する
補償回路を設けると回路が複雑になり、また制御パラメ
ータが増えて歩留りが低下し製造コストが増大するとい
う欠点がある。
スタQ10のゲート電圧を温度変化等に対して調整する
補償回路を設けると回路が複雑になり、また制御パラメ
ータが増えて歩留りが低下し製造コストが増大するとい
う欠点がある。
【0007】また、トランジスタQ1,Q2のゲートが
前段差動回路10の出力端と直結しているため、前段差
動回路10の出力信号の直流値がばらつくと、これがそ
のまま出力信号VO の直流値のばらつきになってしまう
という欠点があった。
前段差動回路10の出力端と直結しているため、前段差
動回路10の出力信号の直流値がばらつくと、これがそ
のまま出力信号VO の直流値のばらつきになってしまう
という欠点があった。
【0008】更にまた、トランジスタQ3のゲートへの
バイアス電圧が固定されているので、入力信号VIA,V
IB(又はV1 ,V2 )に対する出力電圧VO のレベル特
性が固定され、適用範囲が限定されるという欠点があっ
た。
バイアス電圧が固定されているので、入力信号VIA,V
IB(又はV1 ,V2 )に対する出力電圧VO のレベル特
性が固定され、適用範囲が限定されるという欠点があっ
た。
【0009】本発明の目的は、簡単な回路を付加するだ
けで出力信号のばらつきを抑えて安定化することがで
き、従って製造コストの増大を抑えることができるピー
ク値検出回路を提供することにある。また、適用範囲を
拡大することができるピーク値検出回路を提供すること
にある。
けで出力信号のばらつきを抑えて安定化することがで
き、従って製造コストの増大を抑えることができるピー
ク値検出回路を提供することにある。また、適用範囲を
拡大することができるピーク値検出回路を提供すること
にある。
【0010】
【課題を解決するための手段】本発明のピーク値検出回
路は、前段差動回路からの差動信号を直流成分を除去し
て伝達する第1及び第2の容量素子と、前記第1及び第
2の容量素子の各々の出力信号に応じてソース・ドレイ
ン間に電流を流す第1のトランジスタ対を備え、前記第
1のトランジスタ対はそのソース端子同士、ドレイン端
子同士が各々接続される整流回路と、前記第1のトラン
ジスタ対の共通接続されたドレイン端子に一端が接続さ
れた第1の抵抗素子と、前記第1のトランジスタ対の共
通接続されたソース端子に一端が接続された第3の抵抗
素子と、前記第1の抵抗素子の他端に一端が接続された
第2の抵抗素子と、前記第2の抵抗素子の他端にドレイ
ン端子が接続され、前記第1のトランジスタ対の共通接
続されたソース端子と前記第3の抵抗素子との接続点に
ソース端子が接続された第2のトランジスタと、前記第
1のトランジスタ対の各々のゲートに所定のバイアス電
圧を供給する第1のバイアス回路と、前記第2のトラン
ジスタのゲートに所定のバイアス電圧を供給する第2の
バイアス回路とを備え、前記第3の抵抗素子は、前記第
1及び第2の抵抗素子と同一の層抵抗を持つように形成
されたことを特徴としている。
路は、前段差動回路からの差動信号を直流成分を除去し
て伝達する第1及び第2の容量素子と、前記第1及び第
2の容量素子の各々の出力信号に応じてソース・ドレイ
ン間に電流を流す第1のトランジスタ対を備え、前記第
1のトランジスタ対はそのソース端子同士、ドレイン端
子同士が各々接続される整流回路と、前記第1のトラン
ジスタ対の共通接続されたドレイン端子に一端が接続さ
れた第1の抵抗素子と、前記第1のトランジスタ対の共
通接続されたソース端子に一端が接続された第3の抵抗
素子と、前記第1の抵抗素子の他端に一端が接続された
第2の抵抗素子と、前記第2の抵抗素子の他端にドレイ
ン端子が接続され、前記第1のトランジスタ対の共通接
続されたソース端子と前記第3の抵抗素子との接続点に
ソース端子が接続された第2のトランジスタと、前記第
1のトランジスタ対の各々のゲートに所定のバイアス電
圧を供給する第1のバイアス回路と、前記第2のトラン
ジスタのゲートに所定のバイアス電圧を供給する第2の
バイアス回路とを備え、前記第3の抵抗素子は、前記第
1及び第2の抵抗素子と同一の層抵抗を持つように形成
されたことを特徴としている。
【0011】また、前記第1または第2のバイアス回路
が、ダイオード素子を含んで形成され、このダイオード
素子の定電圧特性により生じる電圧からバイアス電圧を
得るように構成される。
が、ダイオード素子を含んで形成され、このダイオード
素子の定電圧特性により生じる電圧からバイアス電圧を
得るように構成される。
【0012】また、前記第2のトランジスタのゲートに
所定のバイアス電圧を供給する前記第2のバイアス回路
に替えて、前記第2のトランジスタのゲートに外部から
バイアス電圧を与える端子を設けて構成される。
所定のバイアス電圧を供給する前記第2のバイアス回路
に替えて、前記第2のトランジスタのゲートに外部から
バイアス電圧を与える端子を設けて構成される。
【0013】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【0014】図1は本発明の第1の実施例を示す回路図
である。
である。
【0015】この実施例が、図5に示された従来のピー
ク値検出回路と相違する点は、前段差動回路10の出力
信号V1、V2の直流成分を除去してトランジスタ対Q
1、Q2のゲートへ伝達する容量素子C1、C2と、抵
抗素子R5〜R8を備え、トランジスタ対Q1、Q2の
ゲートにそれぞれ所定のバイアス電圧を供給するバイア
ス回路2とを設け、かつ、トランジスタ対Q1、Q2及
びトランジスタQ3で形成される回路の定電流源を、抵
抗素子R1〜R3と同一の層抵抗をもつように形成され
た抵抗素子R4により構成した点にある。
ク値検出回路と相違する点は、前段差動回路10の出力
信号V1、V2の直流成分を除去してトランジスタ対Q
1、Q2のゲートへ伝達する容量素子C1、C2と、抵
抗素子R5〜R8を備え、トランジスタ対Q1、Q2の
ゲートにそれぞれ所定のバイアス電圧を供給するバイア
ス回路2とを設け、かつ、トランジスタ対Q1、Q2及
びトランジスタQ3で形成される回路の定電流源を、抵
抗素子R1〜R3と同一の層抵抗をもつように形成され
た抵抗素子R4により構成した点にある。
【0016】この実施例においては、ピーク値検出の対
象となる信号(V1,V2 )が容量素子C1,C2を介
して全波整流回路1へ伝達されるので、前段差動回路1
0の直流成分が除去され、従って前段差動回路10の出
力信号V1 ,V2 の直流電圧のばらつきによる出力信号
VO のばらつきを除去することができる。
象となる信号(V1,V2 )が容量素子C1,C2を介
して全波整流回路1へ伝達されるので、前段差動回路1
0の直流成分が除去され、従って前段差動回路10の出
力信号V1 ,V2 の直流電圧のばらつきによる出力信号
VO のばらつきを除去することができる。
【0017】また、抵抗素子R1〜R4は同一の層抵抗
をもつように形成されているので、製造時のプロセス条
件のばらつきや温度変化があっても、出力信号VO の高
レベルはこれら抵抗素子R1〜R4の設定比のみで定ま
り、従ってこのレベル変動が抑えられる。
をもつように形成されているので、製造時のプロセス条
件のばらつきや温度変化があっても、出力信号VO の高
レベルはこれら抵抗素子R1〜R4の設定比のみで定ま
り、従ってこのレベル変動が抑えられる。
【0018】また、出力信号VO の低レベルはトランジ
スタQ1,Q2のオン抵抗により定まり、このオン抵抗
はたかだか数10Ω程度であるので、抵抗R1〜R4を
数kΩ程度に設定すればそのばらつきは無視することが
できる。
スタQ1,Q2のオン抵抗により定まり、このオン抵抗
はたかだか数10Ω程度であるので、抵抗R1〜R4を
数kΩ程度に設定すればそのばらつきは無視することが
できる。
【0019】従って、前段差動回路10の影響や、温度
変化,製造プロセス等の影響を受けることなく、安定し
た出力信号VO を得ることができる。
変化,製造プロセス等の影響を受けることなく、安定し
た出力信号VO を得ることができる。
【0020】図2は本発明の第2の実施例を示す回路図
である。
である。
【0021】この実施例は、トランジスタQ1,Q2の
バイアス回路2A 及びトランジスタQ3のバイアス回路
3A を、それぞれダイオードD1〜D3,D4,D5の
定電圧特性を利用してバイアス電圧を発生するようにし
たもので、第1の実施例に比較し、トランジスタQ1〜
Q3のバイアス電圧が更に安定化し、より安定化した出
力信号VO を得ることができる利点がある。
バイアス回路2A 及びトランジスタQ3のバイアス回路
3A を、それぞれダイオードD1〜D3,D4,D5の
定電圧特性を利用してバイアス電圧を発生するようにし
たもので、第1の実施例に比較し、トランジスタQ1〜
Q3のバイアス電圧が更に安定化し、より安定化した出
力信号VO を得ることができる利点がある。
【0022】図3は本発明の第3の実施例を示す回路図
である。
である。
【0023】トランジスタQ3のゲートに対するバイア
ス電圧を、図1に示された第1の実施例においてはバイ
アス回路3から供給しているが、この第3の実施例は、
バイアス供給用の端子TB を設け、この端子TB により
外部から直接供給するようにしたものである。
ス電圧を、図1に示された第1の実施例においてはバイ
アス回路3から供給しているが、この第3の実施例は、
バイアス供給用の端子TB を設け、この端子TB により
外部から直接供給するようにしたものである。
【0024】図4はこの実施例において、外部から供給
するバイアス電圧VB を変化させたときの、入力信号V
IA,VIBに対する出力信号VO の特性図である。
するバイアス電圧VB を変化させたときの、入力信号V
IA,VIBに対する出力信号VO の特性図である。
【0025】端子TB への調整されたバイアス電圧VB
をトランジスタQ1,Q2へのバイアス電圧より高い方
に変化させると、出力端子TO の方へ流れる電流は小と
なるので、端子TO の直流電圧(VO )は高い方にず
れ、バイアス電圧VB を低い方に変化させると、逆の理
由で端子TO の直流電圧(VO )は低い方にずれる。す
なわち、出力信号VO の直流電圧レベルを、端子TB の
バイアス電圧VB で調整することが可能となり、従来技
術におけるばらつき等の欠点を更に、広範囲に補うこと
ができるほか、入力信号VIA,VIBに対する出力電圧V
O の特性を任意に調整することができ、適用範囲を拡大
することができる。
をトランジスタQ1,Q2へのバイアス電圧より高い方
に変化させると、出力端子TO の方へ流れる電流は小と
なるので、端子TO の直流電圧(VO )は高い方にず
れ、バイアス電圧VB を低い方に変化させると、逆の理
由で端子TO の直流電圧(VO )は低い方にずれる。す
なわち、出力信号VO の直流電圧レベルを、端子TB の
バイアス電圧VB で調整することが可能となり、従来技
術におけるばらつき等の欠点を更に、広範囲に補うこと
ができるほか、入力信号VIA,VIBに対する出力電圧V
O の特性を任意に調整することができ、適用範囲を拡大
することができる。
【0026】なお、この第3の実施例は、図1に示され
た実施例を基にしたものであるが、図2に示された実施
例に対しても同様に適用することができる。
た実施例を基にしたものであるが、図2に示された実施
例に対しても同様に適用することができる。
【0027】
【発明の効果】以上説明したように本発明は、全波整流
回路を構成する第1のトランジスタ対Q1、Q2のゲー
トに対して、前段からの信号をコンデンサを介して供給
すると共にバイアス回路によりバイアス電圧を供給し、
前記第1のトランジスタ対Q1、Q2と第2のトランジ
スタQ3とで形成される回路の定電流源を、これらトラ
ンジスタの負荷抵抗と同一の層抵抗をもつ抵抗素子で形
成する構成とすることにより、簡単な回路を付加するだ
けで前段回路の悪影響や温度変化、製造プロセス条件等
による影響を除去することができるので、出力信号のば
らつきを抑えて安定化することができ、かつ製造コスト
の増大を抑えることができる効果がある。
回路を構成する第1のトランジスタ対Q1、Q2のゲー
トに対して、前段からの信号をコンデンサを介して供給
すると共にバイアス回路によりバイアス電圧を供給し、
前記第1のトランジスタ対Q1、Q2と第2のトランジ
スタQ3とで形成される回路の定電流源を、これらトラ
ンジスタの負荷抵抗と同一の層抵抗をもつ抵抗素子で形
成する構成とすることにより、簡単な回路を付加するだ
けで前段回路の悪影響や温度変化、製造プロセス条件等
による影響を除去することができるので、出力信号のば
らつきを抑えて安定化することができ、かつ製造コスト
の増大を抑えることができる効果がある。
【0028】また、第2のトランジスタのゲートに対す
るバイアス電圧を、外部から直接供給する構成とするこ
とにより、ばらつき等に対する補正を更に広範囲に行う
ことができ、また入力信号に対する出力信号の特性を任
意に調整することができ、従って適用範囲を拡大するこ
とができる効果がある。
るバイアス電圧を、外部から直接供給する構成とするこ
とにより、ばらつき等に対する補正を更に広範囲に行う
ことができ、また入力信号に対する出力信号の特性を任
意に調整することができ、従って適用範囲を拡大するこ
とができる効果がある。
【図1】本発明の第1の実施例を示す回路図である。
【図2】本発明の第2の実施例を示す回路図である。
【図3】本発明の第3の実施例を示す回路図である。
【図4】図3に示された実施例の第2のトランジスタの
ゲートへのバイアス電圧を変化させたときの入力信号に
対する出力信号の特性図である。
ゲートへのバイアス電圧を変化させたときの入力信号に
対する出力信号の特性図である。
【図5】従来のピーク値検出回路の一例を示す回路図で
ある。
ある。
1 全波整流回路 2,2A ,3,3A バイアス回路 10 前段差動回路 C1,C2 容量素子 D1〜D5 ダイオード Q1〜Q10 トランジスタ R1〜R14 抵抗素子 TO ,TB 端子
Claims (3)
- 【請求項1】 前段差動回路からの差動信号を直流成分
を除去して伝達する第1及び第2の容量素子と、前記第
1及び第2の容量素子の各々の出力信号に応じてソース
・ドレイン間に電流を流す第1のトランジスタ対を備
え、前記第1のトランジスタ対はそのソース端子同士、
ドレイン端子同士が各々接続される整流回路と、前記第
1のトランジスタ対の共通接続されたドレイン端子に一
端が接続された第1の抵抗素子と、前記第1のトランジ
スタ対の共通接続されたソース端子に一端が接続された
第3の抵抗素子と、前記第1の抵抗素子の他端に一端が
接続された第2の抵抗素子と、前記第2の抵抗素子の他
端にドレイン端子が接続され、前記第1のトランジスタ
対の共通接続されたソース端子と前記第3の抵抗素子と
の接続点にソース端子が接続された第2のトランジスタ
と、前記第1のトランジスタ対の各々のゲートに所定の
バイアス電圧を供給する第1のバイアス回路と、前記第
2のトランジスタのゲートに所定のバイアス電圧を供給
する第2のバイアス回路とを備え、前記第3の抵抗素子
は、前記第1及び第2の抵抗素子と同一の層抵抗を持つ
ように形成されたことを特徴とするピーク値検出回路。 - 【請求項2】 前記第1または第2のバイアス回路が、
ダイオード素子を含んで形成され、このダイオード素子
の定電圧特性により生じる電圧からバイアス電圧を得る
ように構成された請求項1記載のピーク値検出回路。 - 【請求項3】 請求項1記載のピーク値検出回路におい
て、前記第2のバイアス回路に替えて、前記第2のトラ
ンジスタのゲートに外部からバイアス電圧を与える端子
を設けたピーク値検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3001905A JP2825028B2 (ja) | 1990-01-25 | 1991-01-11 | ピーク値検出回路 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1686490 | 1990-01-25 | ||
JP2-16864 | 1990-01-25 | ||
JP3001905A JP2825028B2 (ja) | 1990-01-25 | 1991-01-11 | ピーク値検出回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04212071A JPH04212071A (ja) | 1992-08-03 |
JP2825028B2 true JP2825028B2 (ja) | 1998-11-18 |
Family
ID=26335198
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3001905A Expired - Fee Related JP2825028B2 (ja) | 1990-01-25 | 1991-01-11 | ピーク値検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2825028B2 (ja) |
-
1991
- 1991-01-11 JP JP3001905A patent/JP2825028B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH04212071A (ja) | 1992-08-03 |
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Date | Code | Title | Description |
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