JP2825028B2 - ピーク値検出回路 - Google Patents
ピーク値検出回路Info
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- JP2825028B2 JP2825028B2 JP3001905A JP190591A JP2825028B2 JP 2825028 B2 JP2825028 B2 JP 2825028B2 JP 3001905 A JP3001905 A JP 3001905A JP 190591 A JP190591 A JP 190591A JP 2825028 B2 JP2825028 B2 JP 2825028B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はピーク値検出回路に関
し、特にＧａＡｓ電界効果トランジスタ回路等の、ＧＨ
ｚオーダの超高速信号のピーク値を検出するためのピー
ク値検出回路に関する。
し、特にＧａＡｓ電界効果トランジスタ回路等の、ＧＨ
ｚオーダの超高速信号のピーク値を検出するためのピー
ク値検出回路に関する。
【０００２】
【従来の技術】従来、この種のピーク値検出回路は、差
動回路の形式が多く用いられ、その一例を図５に示す。
動回路の形式が多く用いられ、その一例を図５に示す。
【０００３】この回路は、ドレインを出力端子Ｔｏに共
通接続し、かつソースを共通接続して前段差動回路１０
の２つの出力信号Ｖ１、Ｖ２をそれぞれ対応して直接ゲ
ートへ入力する第１のトランジスタ対Ｑ1、Ｑ2を備えた
全波整流回路１と、ソースを第１のトランジスタ対Ｑ
1、Ｑ2のソースと共通接続する第２のトランジスタＱ3
と、一端をトランジスタ対Ｑ1、Ｑ2のドレインと接続
し、前記のトランジスタ対Ｑ1、Ｑ2の負荷となる第１の
抵抗素子Ｒ2と、一端をトランジスタＱ3のドレインと接
続し他端を抵抗素子Ｒ2の他端と接続してトランジスタ
Ｑ3の負荷となる第２の抵抗素子Ｒ3と、一端を抵抗素子
Ｒ2、Ｒ3の他端と接続し他端を第１の電源供給端子（電
源電圧ＶDD）と接続する抵抗素子Ｒ1と、ドレインを前
記トランジスタ対Ｑ1、Ｑ２及びトランジスタＱ3のそれ
ぞれのソースと接続し、ソースを第２の電源供給端子
（電源電圧ＶSS）と接続して前記のトランジスタ対Ｑ
1、Ｑ2及びトランジスタＱ３の定電流源となるトランジ
スタＱ10と、抵抗素子Ｒ9、Ｒ10を備えトランジスタＱ3
のゲートにバイアス電圧を供給するバイアス回路３とを
有する構成となっている。
通接続し、かつソースを共通接続して前段差動回路１０
の２つの出力信号Ｖ１、Ｖ２をそれぞれ対応して直接ゲ
ートへ入力する第１のトランジスタ対Ｑ1、Ｑ2を備えた
全波整流回路１と、ソースを第１のトランジスタ対Ｑ
1、Ｑ2のソースと共通接続する第２のトランジスタＱ3
と、一端をトランジスタ対Ｑ1、Ｑ2のドレインと接続
し、前記のトランジスタ対Ｑ1、Ｑ2の負荷となる第１の
抵抗素子Ｒ2と、一端をトランジスタＱ3のドレインと接
続し他端を抵抗素子Ｒ2の他端と接続してトランジスタ
Ｑ3の負荷となる第２の抵抗素子Ｒ3と、一端を抵抗素子
Ｒ2、Ｒ3の他端と接続し他端を第１の電源供給端子（電
源電圧ＶDD）と接続する抵抗素子Ｒ1と、ドレインを前
記トランジスタ対Ｑ1、Ｑ２及びトランジスタＱ3のそれ
ぞれのソースと接続し、ソースを第２の電源供給端子
（電源電圧ＶSS）と接続して前記のトランジスタ対Ｑ
1、Ｑ2及びトランジスタＱ３の定電流源となるトランジ
スタＱ10と、抵抗素子Ｒ9、Ｒ10を備えトランジスタＱ3
のゲートにバイアス電圧を供給するバイアス回路３とを
有する構成となっている。
【０００４】なお、ピーク値は出力端子ＴO に所定の時
定数の抵抗と容量素子とを接続することにより検出する
ことができる。
定数の抵抗と容量素子とを接続することにより検出する
ことができる。
【０００５】
【発明が解決しようとする課題】上述した従来のピーク
値検出回路は、トランジスタ対Ｑ１、Ｑ２のゲートに前
段差動回路１０の出力信号Ｖ1、Ｖ2が直結され、トラン
ジスタ対Ｑ１、Ｑ２及びトランジスタＱ３で形成される
回路の定電流源がトランジスタＱ１０で形成された構成
となっているので、動作時の温度変化や製造時のプロセ
ス条件のばらつき等により定電流源の電流値、すなわち
トランジスタ対Ｑ１、Ｑ２及びトランジスタＱ３で形成
された回路の電流値がばらつき、従って出力信号Ｖoの
電流電圧（中心電位）がばらつくという欠点があり、ま
た、この回路の電流値がばらつくと回路利得がばらつ
き、従って出力信号Ｖoの振幅もばらついてしまうとい
う、ピーク値を検出する回路として重大な欠点があっ
た。
値検出回路は、トランジスタ対Ｑ１、Ｑ２のゲートに前
段差動回路１０の出力信号Ｖ1、Ｖ2が直結され、トラン
ジスタ対Ｑ１、Ｑ２及びトランジスタＱ３で形成される
回路の定電流源がトランジスタＱ１０で形成された構成
となっているので、動作時の温度変化や製造時のプロセ
ス条件のばらつき等により定電流源の電流値、すなわち
トランジスタ対Ｑ１、Ｑ２及びトランジスタＱ３で形成
された回路の電流値がばらつき、従って出力信号Ｖoの
電流電圧（中心電位）がばらつくという欠点があり、ま
た、この回路の電流値がばらつくと回路利得がばらつ
き、従って出力信号Ｖoの振幅もばらついてしまうとい
う、ピーク値を検出する回路として重大な欠点があっ
た。
【０００６】この欠点を補うため、定電流源のトランジ
スタＱ１０のゲート電圧を温度変化等に対して調整する
補償回路を設けると回路が複雑になり、また制御パラメ
ータが増えて歩留りが低下し製造コストが増大するとい
う欠点がある。
スタＱ１０のゲート電圧を温度変化等に対して調整する
補償回路を設けると回路が複雑になり、また制御パラメ
ータが増えて歩留りが低下し製造コストが増大するとい
う欠点がある。
【０００７】また、トランジスタＱ１，Ｑ２のゲートが
前段差動回路１０の出力端と直結しているため、前段差
動回路１０の出力信号の直流値がばらつくと、これがそ
のまま出力信号ＶO の直流値のばらつきになってしまう
という欠点があった。
前段差動回路１０の出力端と直結しているため、前段差
動回路１０の出力信号の直流値がばらつくと、これがそ
のまま出力信号ＶO の直流値のばらつきになってしまう
という欠点があった。
【０００８】更にまた、トランジスタＱ３のゲートへの
バイアス電圧が固定されているので、入力信号ＶIA，Ｖ
IB（又はＶ1 ，Ｖ2 ）に対する出力電圧ＶO のレベル特
性が固定され、適用範囲が限定されるという欠点があっ
た。
バイアス電圧が固定されているので、入力信号ＶIA，Ｖ
IB（又はＶ1 ，Ｖ2 ）に対する出力電圧ＶO のレベル特
性が固定され、適用範囲が限定されるという欠点があっ
た。
【０００９】本発明の目的は、簡単な回路を付加するだ
けで出力信号のばらつきを抑えて安定化することがで
き、従って製造コストの増大を抑えることができるピー
ク値検出回路を提供することにある。また、適用範囲を
拡大することができるピーク値検出回路を提供すること
にある。
けで出力信号のばらつきを抑えて安定化することがで
き、従って製造コストの増大を抑えることができるピー
ク値検出回路を提供することにある。また、適用範囲を
拡大することができるピーク値検出回路を提供すること
にある。
【００１０】
【課題を解決するための手段】本発明のピーク値検出回
路は、前段差動回路からの差動信号を直流成分を除去し
て伝達する第１及び第２の容量素子と、前記第１及び第
２の容量素子の各々の出力信号に応じてソース・ドレイ
ン間に電流を流す第１のトランジスタ対を備え、前記第
１のトランジスタ対はそのソース端子同士、ドレイン端
子同士が各々接続される整流回路と、前記第１のトラン
ジスタ対の共通接続されたドレイン端子に一端が接続さ
れた第１の抵抗素子と、前記第１のトランジスタ対の共
通接続されたソース端子に一端が接続された第３の抵抗
素子と、前記第１の抵抗素子の他端に一端が接続された
第２の抵抗素子と、前記第２の抵抗素子の他端にドレイ
ン端子が接続され、前記第１のトランジスタ対の共通接
続されたソース端子と前記第３の抵抗素子との接続点に
ソース端子が接続された第２のトランジスタと、前記第
１のトランジスタ対の各々のゲートに所定のバイアス電
圧を供給する第１のバイアス回路と、前記第２のトラン
ジスタのゲートに所定のバイアス電圧を供給する第２の
バイアス回路とを備え、前記第３の抵抗素子は、前記第
１及び第２の抵抗素子と同一の層抵抗を持つように形成
されたことを特徴としている。
路は、前段差動回路からの差動信号を直流成分を除去し
て伝達する第１及び第２の容量素子と、前記第１及び第
２の容量素子の各々の出力信号に応じてソース・ドレイ
ン間に電流を流す第１のトランジスタ対を備え、前記第
１のトランジスタ対はそのソース端子同士、ドレイン端
子同士が各々接続される整流回路と、前記第１のトラン
ジスタ対の共通接続されたドレイン端子に一端が接続さ
れた第１の抵抗素子と、前記第１のトランジスタ対の共
通接続されたソース端子に一端が接続された第３の抵抗
素子と、前記第１の抵抗素子の他端に一端が接続された
第２の抵抗素子と、前記第２の抵抗素子の他端にドレイ
ン端子が接続され、前記第１のトランジスタ対の共通接
続されたソース端子と前記第３の抵抗素子との接続点に
ソース端子が接続された第２のトランジスタと、前記第
１のトランジスタ対の各々のゲートに所定のバイアス電
圧を供給する第１のバイアス回路と、前記第２のトラン
ジスタのゲートに所定のバイアス電圧を供給する第２の
バイアス回路とを備え、前記第３の抵抗素子は、前記第
１及び第２の抵抗素子と同一の層抵抗を持つように形成
されたことを特徴としている。
【００１１】また、前記第１または第２のバイアス回路
が、ダイオード素子を含んで形成され、このダイオード
素子の定電圧特性により生じる電圧からバイアス電圧を
得るように構成される。
が、ダイオード素子を含んで形成され、このダイオード
素子の定電圧特性により生じる電圧からバイアス電圧を
得るように構成される。
【００１２】また、前記第２のトランジスタのゲートに
所定のバイアス電圧を供給する前記第２のバイアス回路
に替えて、前記第２のトランジスタのゲートに外部から
バイアス電圧を与える端子を設けて構成される。
所定のバイアス電圧を供給する前記第２のバイアス回路
に替えて、前記第２のトランジスタのゲートに外部から
バイアス電圧を与える端子を設けて構成される。
【００１３】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１５】この実施例が、図５に示された従来のピー
ク値検出回路と相違する点は、前段差動回路１０の出力
信号Ｖ1、Ｖ2の直流成分を除去してトランジスタ対Ｑ
１、Ｑ２のゲートへ伝達する容量素子Ｃ１、Ｃ２と、抵
抗素子Ｒ５〜Ｒ８を備え、トランジスタ対Ｑ１、Ｑ２の
ゲートにそれぞれ所定のバイアス電圧を供給するバイア
ス回路２とを設け、かつ、トランジスタ対Ｑ１、Ｑ２及
びトランジスタＱ３で形成される回路の定電流源を、抵
抗素子Ｒ１〜Ｒ３と同一の層抵抗をもつように形成され
た抵抗素子Ｒ４により構成した点にある。
ク値検出回路と相違する点は、前段差動回路１０の出力
信号Ｖ1、Ｖ2の直流成分を除去してトランジスタ対Ｑ
１、Ｑ２のゲートへ伝達する容量素子Ｃ１、Ｃ２と、抵
抗素子Ｒ５〜Ｒ８を備え、トランジスタ対Ｑ１、Ｑ２の
ゲートにそれぞれ所定のバイアス電圧を供給するバイア
ス回路２とを設け、かつ、トランジスタ対Ｑ１、Ｑ２及
びトランジスタＱ３で形成される回路の定電流源を、抵
抗素子Ｒ１〜Ｒ３と同一の層抵抗をもつように形成され
た抵抗素子Ｒ４により構成した点にある。
【００１６】この実施例においては、ピーク値検出の対
象となる信号（Ｖ1，Ｖ2 ）が容量素子Ｃ１，Ｃ２を介
して全波整流回路１へ伝達されるので、前段差動回路１
０の直流成分が除去され、従って前段差動回路１０の出
力信号Ｖ1 ，Ｖ2 の直流電圧のばらつきによる出力信号
ＶO のばらつきを除去することができる。
象となる信号（Ｖ1，Ｖ2 ）が容量素子Ｃ１，Ｃ２を介
して全波整流回路１へ伝達されるので、前段差動回路１
０の直流成分が除去され、従って前段差動回路１０の出
力信号Ｖ1 ，Ｖ2 の直流電圧のばらつきによる出力信号
ＶO のばらつきを除去することができる。
【００１７】また、抵抗素子Ｒ１〜Ｒ４は同一の層抵抗
をもつように形成されているので、製造時のプロセス条
件のばらつきや温度変化があっても、出力信号ＶO の高
レベルはこれら抵抗素子Ｒ１〜Ｒ４の設定比のみで定ま
り、従ってこのレベル変動が抑えられる。
をもつように形成されているので、製造時のプロセス条
件のばらつきや温度変化があっても、出力信号ＶO の高
レベルはこれら抵抗素子Ｒ１〜Ｒ４の設定比のみで定ま
り、従ってこのレベル変動が抑えられる。
【００１８】また、出力信号ＶO の低レベルはトランジ
スタＱ１，Ｑ２のオン抵抗により定まり、このオン抵抗
はたかだか数１０Ω程度であるので、抵抗Ｒ１〜Ｒ４を
数ｋΩ程度に設定すればそのばらつきは無視することが
できる。
スタＱ１，Ｑ２のオン抵抗により定まり、このオン抵抗
はたかだか数１０Ω程度であるので、抵抗Ｒ１〜Ｒ４を
数ｋΩ程度に設定すればそのばらつきは無視することが
できる。
【００１９】従って、前段差動回路１０の影響や、温度
変化，製造プロセス等の影響を受けることなく、安定し
た出力信号ＶO を得ることができる。
変化，製造プロセス等の影響を受けることなく、安定し
た出力信号ＶO を得ることができる。
【００２０】図２は本発明の第２の実施例を示す回路図
である。
である。
【００２１】この実施例は、トランジスタＱ１，Ｑ２の
バイアス回路２A 及びトランジスタＱ３のバイアス回路
３A を、それぞれダイオードＤ１〜Ｄ３，Ｄ４，Ｄ５の
定電圧特性を利用してバイアス電圧を発生するようにし
たもので、第１の実施例に比較し、トランジスタＱ１〜
Ｑ３のバイアス電圧が更に安定化し、より安定化した出
力信号ＶO を得ることができる利点がある。
バイアス回路２A 及びトランジスタＱ３のバイアス回路
３A を、それぞれダイオードＤ１〜Ｄ３，Ｄ４，Ｄ５の
定電圧特性を利用してバイアス電圧を発生するようにし
たもので、第１の実施例に比較し、トランジスタＱ１〜
Ｑ３のバイアス電圧が更に安定化し、より安定化した出
力信号ＶO を得ることができる利点がある。
【００２２】図３は本発明の第３の実施例を示す回路図
である。
である。
【００２３】トランジスタＱ３のゲートに対するバイア
ス電圧を、図１に示された第１の実施例においてはバイ
アス回路３から供給しているが、この第３の実施例は、
バイアス供給用の端子ＴB を設け、この端子ＴB により
外部から直接供給するようにしたものである。
ス電圧を、図１に示された第１の実施例においてはバイ
アス回路３から供給しているが、この第３の実施例は、
バイアス供給用の端子ＴB を設け、この端子ＴB により
外部から直接供給するようにしたものである。
【００２４】図４はこの実施例において、外部から供給
するバイアス電圧ＶB を変化させたときの、入力信号Ｖ
IA，ＶIBに対する出力信号ＶO の特性図である。
するバイアス電圧ＶB を変化させたときの、入力信号Ｖ
IA，ＶIBに対する出力信号ＶO の特性図である。
【００２５】端子ＴB への調整されたバイアス電圧ＶB
をトランジスタＱ１，Ｑ２へのバイアス電圧より高い方
に変化させると、出力端子ＴO の方へ流れる電流は小と
なるので、端子ＴO の直流電圧（ＶO ）は高い方にず
れ、バイアス電圧ＶB を低い方に変化させると、逆の理
由で端子ＴO の直流電圧（ＶO ）は低い方にずれる。す
なわち、出力信号ＶO の直流電圧レベルを、端子ＴB の
バイアス電圧ＶB で調整することが可能となり、従来技
術におけるばらつき等の欠点を更に、広範囲に補うこと
ができるほか、入力信号ＶIA，ＶIBに対する出力電圧Ｖ
O の特性を任意に調整することができ、適用範囲を拡大
することができる。
をトランジスタＱ１，Ｑ２へのバイアス電圧より高い方
に変化させると、出力端子ＴO の方へ流れる電流は小と
なるので、端子ＴO の直流電圧（ＶO ）は高い方にず
れ、バイアス電圧ＶB を低い方に変化させると、逆の理
由で端子ＴO の直流電圧（ＶO ）は低い方にずれる。す
なわち、出力信号ＶO の直流電圧レベルを、端子ＴB の
バイアス電圧ＶB で調整することが可能となり、従来技
術におけるばらつき等の欠点を更に、広範囲に補うこと
ができるほか、入力信号ＶIA，ＶIBに対する出力電圧Ｖ
O の特性を任意に調整することができ、適用範囲を拡大
することができる。
【００２６】なお、この第３の実施例は、図１に示され
た実施例を基にしたものであるが、図２に示された実施
例に対しても同様に適用することができる。
た実施例を基にしたものであるが、図２に示された実施
例に対しても同様に適用することができる。
【００２７】
【発明の効果】以上説明したように本発明は、全波整流
回路を構成する第１のトランジスタ対Ｑ１、Ｑ２のゲー
トに対して、前段からの信号をコンデンサを介して供給
すると共にバイアス回路によりバイアス電圧を供給し、
前記第１のトランジスタ対Ｑ１、Ｑ２と第２のトランジ
スタＱ３とで形成される回路の定電流源を、これらトラ
ンジスタの負荷抵抗と同一の層抵抗をもつ抵抗素子で形
成する構成とすることにより、簡単な回路を付加するだ
けで前段回路の悪影響や温度変化、製造プロセス条件等
による影響を除去することができるので、出力信号のば
らつきを抑えて安定化することができ、かつ製造コスト
の増大を抑えることができる効果がある。
回路を構成する第１のトランジスタ対Ｑ１、Ｑ２のゲー
トに対して、前段からの信号をコンデンサを介して供給
すると共にバイアス回路によりバイアス電圧を供給し、
前記第１のトランジスタ対Ｑ１、Ｑ２と第２のトランジ
スタＱ３とで形成される回路の定電流源を、これらトラ
ンジスタの負荷抵抗と同一の層抵抗をもつ抵抗素子で形
成する構成とすることにより、簡単な回路を付加するだ
けで前段回路の悪影響や温度変化、製造プロセス条件等
による影響を除去することができるので、出力信号のば
らつきを抑えて安定化することができ、かつ製造コスト
の増大を抑えることができる効果がある。
【００２８】また、第２のトランジスタのゲートに対す
るバイアス電圧を、外部から直接供給する構成とするこ
とにより、ばらつき等に対する補正を更に広範囲に行う
ことができ、また入力信号に対する出力信号の特性を任
意に調整することができ、従って適用範囲を拡大するこ
とができる効果がある。
るバイアス電圧を、外部から直接供給する構成とするこ
とにより、ばらつき等に対する補正を更に広範囲に行う
ことができ、また入力信号に対する出力信号の特性を任
意に調整することができ、従って適用範囲を拡大するこ
とができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の第３の実施例を示す回路図である。
【図４】図３に示された実施例の第２のトランジスタの
ゲートへのバイアス電圧を変化させたときの入力信号に
対する出力信号の特性図である。
ゲートへのバイアス電圧を変化させたときの入力信号に
対する出力信号の特性図である。
【図５】従来のピーク値検出回路の一例を示す回路図で
ある。
ある。
１ 全波整流回路 ２，２A ，３，３A バイアス回路 １０ 前段差動回路 Ｃ１，Ｃ２ 容量素子 Ｄ１〜Ｄ５ ダイオード Ｑ１〜Ｑ１０ トランジスタ Ｒ１〜Ｒ１４ 抵抗素子 ＴO ，ＴB 端子
Claims (3)
- 【請求項１】 前段差動回路からの差動信号を直流成分
を除去して伝達する第１及び第２の容量素子と、前記第
１及び第２の容量素子の各々の出力信号に応じてソース
・ドレイン間に電流を流す第１のトランジスタ対を備
え、前記第１のトランジスタ対はそのソース端子同士、
ドレイン端子同士が各々接続される整流回路と、前記第
１のトランジスタ対の共通接続されたドレイン端子に一
端が接続された第１の抵抗素子と、前記第１のトランジ
スタ対の共通接続されたソース端子に一端が接続された
第３の抵抗素子と、前記第１の抵抗素子の他端に一端が
接続された第２の抵抗素子と、前記第２の抵抗素子の他
端にドレイン端子が接続され、前記第１のトランジスタ
対の共通接続されたソース端子と前記第３の抵抗素子と
の接続点にソース端子が接続された第２のトランジスタ
と、前記第１のトランジスタ対の各々のゲートに所定の
バイアス電圧を供給する第１のバイアス回路と、前記第
２のトランジスタのゲートに所定のバイアス電圧を供給
する第２のバイアス回路とを備え、前記第３の抵抗素子
は、前記第１及び第２の抵抗素子と同一の層抵抗を持つ
ように形成されたことを特徴とするピーク値検出回路。 - 【請求項２】 前記第１または第２のバイアス回路が、
ダイオード素子を含んで形成され、このダイオード素子
の定電圧特性により生じる電圧からバイアス電圧を得る
ように構成された請求項１記載のピーク値検出回路。 - 【請求項３】 請求項１記載のピーク値検出回路におい
て、前記第２のバイアス回路に替えて、前記第２のトラ
ンジスタのゲートに外部からバイアス電圧を与える端子
を設けたピーク値検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3001905A JP2825028B2 (ja) | 1990-01-25 | 1991-01-11 | ピーク値検出回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1686490 | 1990-01-25 | ||
| JP2-16864 | 1990-01-25 | ||
| JP3001905A JP2825028B2 (ja) | 1990-01-25 | 1991-01-11 | ピーク値検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04212071A JPH04212071A (ja) | 1992-08-03 |
| JP2825028B2 true JP2825028B2 (ja) | 1998-11-18 |
Family
ID=26335198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3001905A Expired - Fee Related JP2825028B2 (ja) | 1990-01-25 | 1991-01-11 | ピーク値検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2825028B2 (ja) |
-
1991
- 1991-01-11 JP JP3001905A patent/JP2825028B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04212071A (ja) | 1992-08-03 |
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