JP2818982B2 - 安定化電源回路 - Google Patents
安定化電源回路Info
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Description
【０００１】
【産業上の利用分野】この発明は、安定した直流電圧を
供給するための安定化電源回路に関し、特に、たとえば
テレビジョン受像機の水平出力回路に、駆動用の安定し
た直流電圧を供給するための安定化電源回路に関する。
供給するための安定化電源回路に関し、特に、たとえば
テレビジョン受像機の水平出力回路に、駆動用の安定し
た直流電圧を供給するための安定化電源回路に関する。
【０００２】
【従来の技術】従来、テレビジョン受像機ではその水平
出力回路への供給電圧が入力電源電圧の変動や高圧負荷
電流の変動により変化しないように、水平出力回路に対
して駆動用の安定した直流電圧を供給するための安定化
電源回路を設けていた。具体的な安定化電源回路として
は、たとえば特公昭５２−１４１２８号公報に記載され
ている回路がある。図４は、そのような従来の安定化電
源回路の回路図である。
出力回路への供給電圧が入力電源電圧の変動や高圧負荷
電流の変動により変化しないように、水平出力回路に対
して駆動用の安定した直流電圧を供給するための安定化
電源回路を設けていた。具体的な安定化電源回路として
は、たとえば特公昭５２−１４１２８号公報に記載され
ている回路がある。図４は、そのような従来の安定化電
源回路の回路図である。
【０００３】図４を参照して、この安定化電源回路は、
水平偏向コイルに偏向電波を供給するための水平出力回
路１と、一次側巻線３、二次側巻線４およびパルス重畳
用の巻線６を有し、一次側巻線３に供給される水平出力
回路１からの帰線期間パルスを二次側巻線４より昇圧し
て取出し、アノード用の高電圧として図示されない受像
管に供給するためのフライバックトランス２と、商用交
流電圧を整流平滑して非安定な直流電圧を出力するため
の直流電圧発生回路５と、オン、オフを繰返して、その
アノード側にパルス重畳用の巻線６を介して供給される
直流電圧発生回路５からの直流電圧を、カソード側より
断続的に出力するためのシリコン制御整流素子（以下
「ＳＣＲ」と呼ぶ）７と、ＳＣＲ７のカソード側から出
力された電圧を平滑するためのコンデンサ８と、ＳＣＲ
７のゲートにターンオン用の制御パルスを与えるための
制御回路９とを含む。
水平偏向コイルに偏向電波を供給するための水平出力回
路１と、一次側巻線３、二次側巻線４およびパルス重畳
用の巻線６を有し、一次側巻線３に供給される水平出力
回路１からの帰線期間パルスを二次側巻線４より昇圧し
て取出し、アノード用の高電圧として図示されない受像
管に供給するためのフライバックトランス２と、商用交
流電圧を整流平滑して非安定な直流電圧を出力するため
の直流電圧発生回路５と、オン、オフを繰返して、その
アノード側にパルス重畳用の巻線６を介して供給される
直流電圧発生回路５からの直流電圧を、カソード側より
断続的に出力するためのシリコン制御整流素子（以下
「ＳＣＲ」と呼ぶ）７と、ＳＣＲ７のカソード側から出
力された電圧を平滑するためのコンデンサ８と、ＳＣＲ
７のゲートにターンオン用の制御パルスを与えるための
制御回路９とを含む。
【０００４】巻線６は、直流電圧発生回路５からの直流
電圧に、負極性の帰線期間パルス（ＳＣＲ７の消孤用、
すなわちターンオフ用）を重畳するためのものである。
制御回路９は、ＳＣＲ７のカソード側から出力される出
力電圧の値に応じて、ＳＣＲ７のゲートに与えるターン
オン用の制御パルスの出力タイミングを制御（位相制
御）するためのものである。
電圧に、負極性の帰線期間パルス（ＳＣＲ７の消孤用、
すなわちターンオフ用）を重畳するためのものである。
制御回路９は、ＳＣＲ７のカソード側から出力される出
力電圧の値に応じて、ＳＣＲ７のゲートに与えるターン
オン用の制御パルスの出力タイミングを制御（位相制
御）するためのものである。
【０００５】図４に示される回路は、以下のように動作
する。直流電圧発生回路５は、商用交流電圧を整流平滑
して非安定な直流電圧を出力し、巻線６の一端に与え
る。この電圧はＳＣＲ７のアノードに供給される。ＳＣ
Ｒ７は、制御回路９から与えられるターンオン用の制御
パルスに応答してオンし、直流電流をカソード側に流
す。ＳＣＲ７のカソード側の出力電圧は、コンデンサ８
によって平滑されて巻線３を介して水平出力回路１に供
給される。また、この出力電圧は同時に制御回路９にも
与えられ、制御回路９は入力される電圧と、予め定める
基準電圧とを比較して誤差信号を得、この誤差信号に基
づいてＳＣＲ７に与える制御パルスの出力タイミングを
制御する。ＳＣＲ７は、一端ゲートに制御パルスが与え
られるとターンオンし、アノード側に供給される直流電
圧が負となるまで電流を流し続ける。ＳＣＲ７のアノー
ド側に与えられる直流電圧には、負極性の帰線期間パル
スがフライバックトランス２によって重畳されている。
したがってこのパルスがＳＣＲ７のアノード側に供給さ
れることにより、ＳＣＲ７はターンオフする。アノード
電圧の変動が図５（ｂ）に示される。
する。直流電圧発生回路５は、商用交流電圧を整流平滑
して非安定な直流電圧を出力し、巻線６の一端に与え
る。この電圧はＳＣＲ７のアノードに供給される。ＳＣ
Ｒ７は、制御回路９から与えられるターンオン用の制御
パルスに応答してオンし、直流電流をカソード側に流
す。ＳＣＲ７のカソード側の出力電圧は、コンデンサ８
によって平滑されて巻線３を介して水平出力回路１に供
給される。また、この出力電圧は同時に制御回路９にも
与えられ、制御回路９は入力される電圧と、予め定める
基準電圧とを比較して誤差信号を得、この誤差信号に基
づいてＳＣＲ７に与える制御パルスの出力タイミングを
制御する。ＳＣＲ７は、一端ゲートに制御パルスが与え
られるとターンオンし、アノード側に供給される直流電
圧が負となるまで電流を流し続ける。ＳＣＲ７のアノー
ド側に与えられる直流電圧には、負極性の帰線期間パル
スがフライバックトランス２によって重畳されている。
したがってこのパルスがＳＣＲ７のアノード側に供給さ
れることにより、ＳＣＲ７はターンオフする。アノード
電圧の変動が図５（ｂ）に示される。
【０００６】すなわち、ＳＣＲ７はそのアノード側に供
給される負極性の帰線期間パルスによって帰線期間内に
ターンオフし、次にターンオンするタイミングは、ＳＣ
Ｒ７のカソード側から出力される電圧（図４におけるｂ
点の電圧）の値に基づいて、その値が一定となるように
制御される。その結果、ＳＣＲ７のカソード側から出力
される電圧は、入力電圧や負荷の変動にかかわらず、図
５（ａ）に示される水平パルスの水平帰線期間を除いて
常に一定に保たれる。この安定した直流電圧は水平出力
回路１に対して供給される。図５（ｃ）には、ＳＣＲ７
のオン、オフの結果流れる電流の変動が示されている。
給される負極性の帰線期間パルスによって帰線期間内に
ターンオフし、次にターンオンするタイミングは、ＳＣ
Ｒ７のカソード側から出力される電圧（図４におけるｂ
点の電圧）の値に基づいて、その値が一定となるように
制御される。その結果、ＳＣＲ７のカソード側から出力
される電圧は、入力電圧や負荷の変動にかかわらず、図
５（ａ）に示される水平パルスの水平帰線期間を除いて
常に一定に保たれる。この安定した直流電圧は水平出力
回路１に対して供給される。図５（ｃ）には、ＳＣＲ７
のオン、オフの結果流れる電流の変動が示されている。
【０００７】
【発明が解決しようとする課題】上述したような従来の
ＳＣＲを用いたチョッパ型スイッチング安定化電源回路
は、電力制限用素子にＳＣＲを使用する。ＳＣＲのオ
ン、オフは電流駆動となる。そのためその制御が容易で
なく、商用交流電源の電圧変動や負荷の増大によってア
ノード電流のピーク値が大きくなる場合があり、ターン
オフするタイミングが外れて出力直流電圧の安定化がで
きなくなる恐れがあった。また一般的に、半導体素子を
電力制限用素子に用いた場合、ターンオフ時における過
渡的特性によるスパイク状のノイズによる影響が大き
く、このノイズの発生を防止する必要があった。
ＳＣＲを用いたチョッパ型スイッチング安定化電源回路
は、電力制限用素子にＳＣＲを使用する。ＳＣＲのオ
ン、オフは電流駆動となる。そのためその制御が容易で
なく、商用交流電源の電圧変動や負荷の増大によってア
ノード電流のピーク値が大きくなる場合があり、ターン
オフするタイミングが外れて出力直流電圧の安定化がで
きなくなる恐れがあった。また一般的に、半導体素子を
電力制限用素子に用いた場合、ターンオフ時における過
渡的特性によるスパイク状のノイズによる影響が大き
く、このノイズの発生を防止する必要があった。
【０００８】
【課題を解決するための手段】この発明にかかる安定化
電源回路は、直流電源からの出力に、負極性の電流制限
用パルスを重畳するための電流制限用巻線と、直流電源
に入力が接続されるようにされ、外部から与えられる駆
動信号を受ける制御端子を有し、この駆動信号に応答し
てオン、オフすることにより、直流電源からの電流を断
続して出力するための能動電力制限用半導体素子と、能
動電力制限用半導体素子の出力を平滑して外部に与える
ための平滑手段と、平滑手段の出力電圧と電流制限用パ
ルスとに応答して、平滑手段の出力電圧が予め定める一
定の値となるように、電流制限用パルスの正期間に能動
電力制限用半導体素子をオンさせ、電流制限用パルスの
負期間に能動電力制限用半導体素子をオフさせるように
能動電力制限用半導体素子の駆動信号を発生するための
駆動信号発生手段と、電流制限用巻線の中途と、能動電
力制限用半導体素子の制御端子との間に接続され、能動
電力制限用半導体素子のオフによるノイズの発生を防ぐ
ためのバイアス手段とを含む。
電源回路は、直流電源からの出力に、負極性の電流制限
用パルスを重畳するための電流制限用巻線と、直流電源
に入力が接続されるようにされ、外部から与えられる駆
動信号を受ける制御端子を有し、この駆動信号に応答し
てオン、オフすることにより、直流電源からの電流を断
続して出力するための能動電力制限用半導体素子と、能
動電力制限用半導体素子の出力を平滑して外部に与える
ための平滑手段と、平滑手段の出力電圧と電流制限用パ
ルスとに応答して、平滑手段の出力電圧が予め定める一
定の値となるように、電流制限用パルスの正期間に能動
電力制限用半導体素子をオンさせ、電流制限用パルスの
負期間に能動電力制限用半導体素子をオフさせるように
能動電力制限用半導体素子の駆動信号を発生するための
駆動信号発生手段と、電流制限用巻線の中途と、能動電
力制限用半導体素子の制御端子との間に接続され、能動
電力制限用半導体素子のオフによるノイズの発生を防ぐ
ためのバイアス手段とを含む。
【０００９】
【作用】本発明にかかる安定化電源回路においては、従
来のようにＳＣＲを用いることに代えて、能動電力制限
用半導体素子を電力制御のためのスイッチング素子とし
て用いる。そのため素子を電圧駆動することが容易にな
る。また、駆動信号発生手段によって能動電力制限用半
導体素子のオン、オフのタイミングを制御できる。した
がって、能動電力制限用半導体素子のオン、オフに対し
て、商用交流電源の電圧変動や負荷の増大による電流変
化の影響は少ない。さらに、能動電力制限用半導体素子
の制御端子と電流制限用巻線との間に設けたバイアス回
路により、能動電力制限用半導体素子のオフによるスパ
イク状ノイズの発生を防止できる。
来のようにＳＣＲを用いることに代えて、能動電力制限
用半導体素子を電力制御のためのスイッチング素子とし
て用いる。そのため素子を電圧駆動することが容易にな
る。また、駆動信号発生手段によって能動電力制限用半
導体素子のオン、オフのタイミングを制御できる。した
がって、能動電力制限用半導体素子のオン、オフに対し
て、商用交流電源の電圧変動や負荷の増大による電流変
化の影響は少ない。さらに、能動電力制限用半導体素子
の制御端子と電流制限用巻線との間に設けたバイアス回
路により、能動電力制限用半導体素子のオフによるスパ
イク状ノイズの発生を防止できる。
【００１０】
【実施例】図１は本発明にかかる安定化電源回路の一例
をカラーテレビ受像機に対して適用した場合の回路図で
ある。この実施例において、電力制御用の素子としては
パワーＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）−ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）１２を用いている。パワーＭ
ＯＳ−ＦＥＴ１２のオフを制御するための回路として外
部付加回路１６を準備し、水平帰線期間の負から始まる
タイミング内でパワーＭＯＳ−ＦＥＴ１２をオフさせる
ようになっている。パワーＭＯＳ−ＦＥＴ１２のオンの
制御は、従来用いられているような、積分回路とツェナ
ーダイオードとを組合わせた誤差検出による技術によっ
て行なわれている。
をカラーテレビ受像機に対して適用した場合の回路図で
ある。この実施例において、電力制御用の素子としては
パワーＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ）−ＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）１２を用いている。パワーＭ
ＯＳ−ＦＥＴ１２のオフを制御するための回路として外
部付加回路１６を準備し、水平帰線期間の負から始まる
タイミング内でパワーＭＯＳ−ＦＥＴ１２をオフさせる
ようになっている。パワーＭＯＳ−ＦＥＴ１２のオンの
制御は、従来用いられているような、積分回路とツェナ
ーダイオードとを組合わせた誤差検出による技術によっ
て行なわれている。
【００１１】図１を参照して、この安定化電源回路は、
パワーＭＯＳ−ＦＥＴ１２と、一次側巻線３、電流制限
用巻線６、パルス重畳用巻線４を有し、巻線３の一端に
接続された水平出力回路１からの帰線期間パルスを二次
側巻線から昇圧して取出し、アノード用の高電圧として
受像管に供給するためのフライバックトランス２とを含
む。巻線６の一端はパワーＭＯＳ−ＦＥＴ１２のコレク
タにダイオードを介して接続されている。巻線６の他端
は、商用交流電源の交流電圧を整流平滑して非安定な直
流電源として供給するための非安定電源回路５に接続さ
れている。巻線４は、非安定電源回路５からの直流電圧
に、水平出力回路１から出力される帰線期間パルスを負
極性としたフライバックパルスに重畳させるためのもの
である。
パワーＭＯＳ−ＦＥＴ１２と、一次側巻線３、電流制限
用巻線６、パルス重畳用巻線４を有し、巻線３の一端に
接続された水平出力回路１からの帰線期間パルスを二次
側巻線から昇圧して取出し、アノード用の高電圧として
受像管に供給するためのフライバックトランス２とを含
む。巻線６の一端はパワーＭＯＳ−ＦＥＴ１２のコレク
タにダイオードを介して接続されている。巻線６の他端
は、商用交流電源の交流電圧を整流平滑して非安定な直
流電源として供給するための非安定電源回路５に接続さ
れている。巻線４は、非安定電源回路５からの直流電圧
に、水平出力回路１から出力される帰線期間パルスを負
極性としたフライバックパルスに重畳させるためのもの
である。
【００１２】安定化電源回路はさらに、パワーＭＯＳ−
ＦＥＴ１２のソースと接地電位との間に接続され、パワ
ーＭＯＳ−ＦＥＴ１２が断続的に出力する直流電圧を平
滑して安定化電源１１に供給するためのコンデンサ８
と、巻線４から出力される、フライバックパルス（図２
（ア）参照）を積分するための積分回路１７と、コンデ
ンサ８によって平滑されたパワーＭＯＳ−ＦＥＴ１２の
出力電圧と、所定の基準電圧との誤差を検出して誤差直
流電圧とするとともに、積分回路１７の出力を重畳して
パワーＭＯＳ−ＦＥＴ１２のオン、オフのタイミングを
定める信号を出力するための制御回路２０と、積分回路
１７の出力に、フライバックパルスの負の水平パルスの
区間で電圧降下を発生させるための外部付加回路１６
と、制御回路２０の出力する信号をパルス整形し、増幅
してパワーＭＯＳ−ＦＥＴ１２のゲートに与えるための
パルス整形・増幅回路１３とを含む。パワーＭＯＳ−Ｆ
ＥＴ１２のゲートと巻線６の途中との間には、パワーＭ
ＯＳ−ＦＥＴ１２のオフによるノイズの発生を防ぐため
のバイアス回路１８が接続されている。
ＦＥＴ１２のソースと接地電位との間に接続され、パワ
ーＭＯＳ−ＦＥＴ１２が断続的に出力する直流電圧を平
滑して安定化電源１１に供給するためのコンデンサ８
と、巻線４から出力される、フライバックパルス（図２
（ア）参照）を積分するための積分回路１７と、コンデ
ンサ８によって平滑されたパワーＭＯＳ−ＦＥＴ１２の
出力電圧と、所定の基準電圧との誤差を検出して誤差直
流電圧とするとともに、積分回路１７の出力を重畳して
パワーＭＯＳ−ＦＥＴ１２のオン、オフのタイミングを
定める信号を出力するための制御回路２０と、積分回路
１７の出力に、フライバックパルスの負の水平パルスの
区間で電圧降下を発生させるための外部付加回路１６
と、制御回路２０の出力する信号をパルス整形し、増幅
してパワーＭＯＳ−ＦＥＴ１２のゲートに与えるための
パルス整形・増幅回路１３とを含む。パワーＭＯＳ−Ｆ
ＥＴ１２のゲートと巻線６の途中との間には、パワーＭ
ＯＳ−ＦＥＴ１２のオフによるノイズの発生を防ぐため
のバイアス回路１８が接続されている。
【００１３】制御回路２０は、パワーＭＯＳ−ＦＥＴ１
２のソースから出力され、コンデンサ８によって平滑化
された電圧の変動を検出するための誤差検出回路１４
と、誤差検出回路１４の出力と積分回路１７の出力、さ
らに外部付加回路１６の出力の重畳された信号がゲート
に入力されるＮＰＮトランジスタＴｒ２と、ベースがト
ランジスタＴｒ２のコレクタに、コレクタがパルス整形
・増幅回路１３の入力に、エミッタが接地電位にそれぞ
れ接続されたＮＰＮトランジスタＴｒ４と、トランジス
タＴｒ２のエミッタと接地電位との間に接続されたダイ
オードとツェナーダイオード１５とを含む。
２のソースから出力され、コンデンサ８によって平滑化
された電圧の変動を検出するための誤差検出回路１４
と、誤差検出回路１４の出力と積分回路１７の出力、さ
らに外部付加回路１６の出力の重畳された信号がゲート
に入力されるＮＰＮトランジスタＴｒ２と、ベースがト
ランジスタＴｒ２のコレクタに、コレクタがパルス整形
・増幅回路１３の入力に、エミッタが接地電位にそれぞ
れ接続されたＮＰＮトランジスタＴｒ４と、トランジス
タＴｒ２のエミッタと接地電位との間に接続されたダイ
オードとツェナーダイオード１５とを含む。
【００１４】誤差検出回路１４は、パワーＭＯＳ−ＦＥ
Ｔ１２の出力と接地電位との間に接続された可変抵抗Ｖ
Ｒと、ベースが可変抵抗ＶＲに、エミッタがツェナーダ
イオード１５のカソードにそれぞれ接続されたＮＰＮト
ランジスタＴｒ１と、ベースがトランジスタＴｒ１のコ
レクタに、コレクタが抵抗を介してパワーＭＯＳ−ＦＥ
Ｔ１２の出力に、エミッタが抵抗を介して外部付加回路
１６と積分回路１７との接点にそれぞれ接続されたトラ
ンジスタＴｒ３とを含む。
Ｔ１２の出力と接地電位との間に接続された可変抵抗Ｖ
Ｒと、ベースが可変抵抗ＶＲに、エミッタがツェナーダ
イオード１５のカソードにそれぞれ接続されたＮＰＮト
ランジスタＴｒ１と、ベースがトランジスタＴｒ１のコ
レクタに、コレクタが抵抗を介してパワーＭＯＳ−ＦＥ
Ｔ１２の出力に、エミッタが抵抗を介して外部付加回路
１６と積分回路１７との接点にそれぞれ接続されたトラ
ンジスタＴｒ３とを含む。
【００１５】積分回路１７は、トランジスタＴｒ２のベ
ースと巻線４の一端との間に接続された抵抗Ｒと、抵抗
ＲとトランジスタＴｒ２のベースとの接点と接地電位と
の間に接続されたコンデンサＣとを含む。
ースと巻線４の一端との間に接続された抵抗Ｒと、抵抗
ＲとトランジスタＴｒ２のベースとの接点と接地電位と
の間に接続されたコンデンサＣとを含む。
【００１６】外部付加回路１６は、トランジスタＴｒ２
のベースと接地電位との間に直列に接続された２つの抵
抗と、この２つの抵抗の接点と巻線４との間に直列に接
続された抵抗とダイオードとを含む。
のベースと接地電位との間に直列に接続された２つの抵
抗と、この２つの抵抗の接点と巻線４との間に直列に接
続された抵抗とダイオードとを含む。
【００１７】図１に示される安定化電源回路は以下のよ
うに動作する。以下の説明における便宜のため、巻線４
と外部付加回路１６との接点を（ア）、外部付加回路１
６と積分回路１７と誤差検出回路１４との接点を
（イ）、パワーＭＯＳ−ＦＥＴ１２のゲート電圧を
（ウ）、ドレイン電圧Ｖｃを（エ）、ドレイン電流Ｉｃ
を（オ）とする。図２（ア）〜（オ）は、対応する各点
の電圧または電流の変化を示す。
うに動作する。以下の説明における便宜のため、巻線４
と外部付加回路１６との接点を（ア）、外部付加回路１
６と積分回路１７と誤差検出回路１４との接点を
（イ）、パワーＭＯＳ−ＦＥＴ１２のゲート電圧を
（ウ）、ドレイン電圧Ｖｃを（エ）、ドレイン電流Ｉｃ
を（オ）とする。図２（ア）〜（オ）は、対応する各点
の電圧または電流の変化を示す。
【００１８】巻線４は、水平の負極性パルスが重畳され
たフライバックパルス（図２（ア）参照）を出力する。
積分回路１７は、このフライバックパルスを積分する。
誤差検出回路１４は、安定化出力電圧の変動を検出し、
直流電圧に変換して出力する。積分回路１７の出力と誤
差検出回路１４の出力とは重畳され、トランジスタＴｒ
２のベースに与えられる。積分回路１７の出力と誤差検
出回路１４の出力との重畳した電圧は、図２（イ）にお
いて破線で示された波形となる。このとき、外部付加回
路１６は、負の水平パルスの区間でトランジスタＴｒ２
の電圧を降下させる。この様子は図２（イ）において実
線で示されている。
たフライバックパルス（図２（ア）参照）を出力する。
積分回路１７は、このフライバックパルスを積分する。
誤差検出回路１４は、安定化出力電圧の変動を検出し、
直流電圧に変換して出力する。積分回路１７の出力と誤
差検出回路１４の出力とは重畳され、トランジスタＴｒ
２のベースに与えられる。積分回路１７の出力と誤差検
出回路１４の出力との重畳した電圧は、図２（イ）にお
いて破線で示された波形となる。このとき、外部付加回
路１６は、負の水平パルスの区間でトランジスタＴｒ２
の電圧を降下させる。この様子は図２（イ）において実
線で示されている。
【００１９】図２（イ）の実線で示された波形がツェナ
ーダイオード１５のツェナー電圧Ｖｚでスライスされる
点は、図２（イ）においてａ、ｂで示される２点にな
る。点ａの位置は、誤差検出回路の直流電圧が変化して
図２（イ）において実線で示される波形が上下するのに
応じて左右に移動する。しかし、点ｂは負の水平パルス
が開始する点とほぼ一致し、固定になる。トランジスタ
Ｔｒ２は点ａ、ｂでそれぞれオン、オフする。トランジ
スタＴｒ２の出力はトランジスタＴｒ４を経てパルス整
形・増幅回路１３に与えられる。パルス整形・増幅回路
１３はこのパルスを整形し増幅してパワーＭＯＳ−ＦＥ
Ｔ１２のゲートに与える。このゲート電圧は図２（ウ）
に示されている。図２（ウ）に示されるように、図２
（イ）の点ａ〜点ｂの間ではゲート電圧はローレベルと
なり、パワーＭＯＳ−ＦＥＴ１２はオンする。一方、点
ｂ〜点ａの区間ではゲート電圧はハイレベルとなり、パ
ワーＭＯＳ−ＦＥＴ１２はオフする。
ーダイオード１５のツェナー電圧Ｖｚでスライスされる
点は、図２（イ）においてａ、ｂで示される２点にな
る。点ａの位置は、誤差検出回路の直流電圧が変化して
図２（イ）において実線で示される波形が上下するのに
応じて左右に移動する。しかし、点ｂは負の水平パルス
が開始する点とほぼ一致し、固定になる。トランジスタ
Ｔｒ２は点ａ、ｂでそれぞれオン、オフする。トランジ
スタＴｒ２の出力はトランジスタＴｒ４を経てパルス整
形・増幅回路１３に与えられる。パルス整形・増幅回路
１３はこのパルスを整形し増幅してパワーＭＯＳ−ＦＥ
Ｔ１２のゲートに与える。このゲート電圧は図２（ウ）
に示されている。図２（ウ）に示されるように、図２
（イ）の点ａ〜点ｂの間ではゲート電圧はローレベルと
なり、パワーＭＯＳ−ＦＥＴ１２はオンする。一方、点
ｂ〜点ａの区間ではゲート電圧はハイレベルとなり、パ
ワーＭＯＳ−ＦＥＴ１２はオフする。
【００２０】パワーＭＯＳ−ＦＥＴ１２のドレイン電圧
Ｖｃは図２（エ）に示されるような形で変動し、それに
伴なってドレイン電流Ｉｃは図２（オ）の実線で示され
るような形で変動する。このコレクタ電流Ｉｃがパワー
ＭＯＳ−ＦＥＴ１２に断続的に流れることにより、出力
を平滑した電圧が所望の値に制御されることになる。
Ｖｃは図２（エ）に示されるような形で変動し、それに
伴なってドレイン電流Ｉｃは図２（オ）の実線で示され
るような形で変動する。このコレクタ電流Ｉｃがパワー
ＭＯＳ−ＦＥＴ１２に断続的に流れることにより、出力
を平滑した電圧が所望の値に制御されることになる。
【００２１】仮に商用交流電源の電圧変動や負荷の増大
により、図２（オ）に示される点線のように電流ピーク
値が増大した場合を考える。この場合でも、パワーＭＯ
Ｓ−ＦＥＴ１２のオン、オフは図２（ウ）で示されるゲ
ート信号で制御されるため、正常にオン、オフすること
ができる。すなわち、従来ＳＣＲ７（図４参照）を用い
た場合にアノード電流のピーク値が大きくなると出力電
圧を安定化させることができなくなったのと比較して、
そのような変動に対しても安定した値の直流電圧を得る
ことができる。
により、図２（オ）に示される点線のように電流ピーク
値が増大した場合を考える。この場合でも、パワーＭＯ
Ｓ−ＦＥＴ１２のオン、オフは図２（ウ）で示されるゲ
ート信号で制御されるため、正常にオン、オフすること
ができる。すなわち、従来ＳＣＲ７（図４参照）を用い
た場合にアノード電流のピーク値が大きくなると出力電
圧を安定化させることができなくなったのと比較して、
そのような変動に対しても安定した値の直流電圧を得る
ことができる。
【００２２】なお、パワーＭＯＳ−ＦＥＴ１２をオフす
るときには、過渡的特性により出力にスパイク状のノイ
ズが発生する恐れがある。バイアス回路１８はこのノイ
ズの発生を防ぐためのものである。パワーＭＯＳ−ＦＥ
Ｔ１２をオフさせるようにゲート電圧が変化したとき、
パワーＭＯＳ−ＦＥＴ１２を流れる電流が即座に断たれ
ることはなく、その一部がゲート、バイアス回路１８を
介してコイル６に流れる。そのためパワーＭＯＳ−ＦＥ
Ｔ１２が即座にオフすることはなく、スパイク状のノイ
ズが発生する恐れもない。
るときには、過渡的特性により出力にスパイク状のノイ
ズが発生する恐れがある。バイアス回路１８はこのノイ
ズの発生を防ぐためのものである。パワーＭＯＳ−ＦＥ
Ｔ１２をオフさせるようにゲート電圧が変化したとき、
パワーＭＯＳ−ＦＥＴ１２を流れる電流が即座に断たれ
ることはなく、その一部がゲート、バイアス回路１８を
介してコイル６に流れる。そのためパワーＭＯＳ−ＦＥ
Ｔ１２が即座にオフすることはなく、スパイク状のノイ
ズが発生する恐れもない。
【００２３】以上のようにこの発明によれば、ＳＣＲを
用いずに、能動電力制限用半導体素子を用い、そのゲー
トを電圧で制御することにより出力電圧を安定させるよ
うにしている。上述の実施例では負の水平パルスが始ま
る点にこの能動電力制限用半導体素子をオフさせるよう
な回路構成としたが、本発明はこれには限定されない。
たとえば、図３に示されるように、一般的には、負の水
平パルスとは別個に、オン、オフを制御するためのオン
・オフ制御回路と、出力電圧の誤差を検出する誤差検出
回路と、誤差検出回路およびオン・オフ制御回路の出力
に応答してパワーＭＯＳ−ＦＥＴのゲートに与えるべき
オン・オフパルスを発振するためのオン・オフ発振器を
設ける回路構成であってもよい。
用いずに、能動電力制限用半導体素子を用い、そのゲー
トを電圧で制御することにより出力電圧を安定させるよ
うにしている。上述の実施例では負の水平パルスが始ま
る点にこの能動電力制限用半導体素子をオフさせるよう
な回路構成としたが、本発明はこれには限定されない。
たとえば、図３に示されるように、一般的には、負の水
平パルスとは別個に、オン、オフを制御するためのオン
・オフ制御回路と、出力電圧の誤差を検出する誤差検出
回路と、誤差検出回路およびオン・オフ制御回路の出力
に応答してパワーＭＯＳ−ＦＥＴのゲートに与えるべき
オン・オフパルスを発振するためのオン・オフ発振器を
設ける回路構成であってもよい。
【００２４】さらに上述の実施例では、能動電力制限用
半導体素子としてパワーＭＯＳ−ＦＥＴを用いた。しか
しこの発明のこれには限定されず、電圧駆動を行なうこ
とができる半導体素子であればどのようなものでもよ
く、たとえばトランジスタを用いても構わない。
半導体素子としてパワーＭＯＳ−ＦＥＴを用いた。しか
しこの発明のこれには限定されず、電圧駆動を行なうこ
とができる半導体素子であればどのようなものでもよ
く、たとえばトランジスタを用いても構わない。
【００２５】
【発明の効果】以上のように請求項１に記載の安定化電
源回路によれば、従来のＳＣＲのような電流駆動の素子
に代えて、能動電力制限用半導体素子を用い、電圧駆動
でもってそのオン、オフを制御することができる。また
能動電力制限用半導体素子のオフ時のノイズの発生を、
バイアス回路により防ぐことができる。したがって半導
体素子を流れるピーク電流が増大した場合でも容易に、
かつ安定してそのオン、オフを制御することができ、出
力電圧を常に安定した値に保つことができる。
源回路によれば、従来のＳＣＲのような電流駆動の素子
に代えて、能動電力制限用半導体素子を用い、電圧駆動
でもってそのオン、オフを制御することができる。また
能動電力制限用半導体素子のオフ時のノイズの発生を、
バイアス回路により防ぐことができる。したがって半導
体素子を流れるピーク電流が増大した場合でも容易に、
かつ安定してそのオン、オフを制御することができ、出
力電圧を常に安定した値に保つことができる。
【図１】図１は、本発明にかかる安定化電源回路の回路
ブロック図である。
ブロック図である。
【図２】図２は、図１に示される回路の動作を示すタイ
ミング図である。
ミング図である。
【図３】図３は、本発明にかかる安定化電源回路の一般
的な回路ブロック図である。
的な回路ブロック図である。
【図４】図４は、従来の安定化電源回路の回路ブロック
図である。
図である。
【図５】図５は、従来の安定化電源回路の動作を示すタ
イミングチャートである。
イミングチャートである。
１ 水平出力回路 ２ フライバックトランス ３ 一次側巻線 ４ パルス重畳用巻線 ５ 直流電圧発生回路 ６ 電流制限用巻線 ８ 平滑用コンデンサ １１ 安定化電源 １２ 電力制限用素子（パワーＭＯＳ−ＦＥＴ） １３ パルス整形・増幅回路 １４ 誤差検出回路 １６ 外部付加回路 １８ バイアス回路 ２０ 制御回路
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H02M 3/00 - 3/44 H04N 3/16 - 3/40 H04N 5/00 - 5/63
Claims (1)
- 【請求項１】 直流電源からの出力に、負極性の電流制
限用パルスを重畳するための電流制限用巻線と、 前記直流電源に入力が接続されるようにされ、外部から
与えられる駆動信号を受ける制御端子を有し、前記駆動
信号に応答してオン、オフすることにより、前記直流電
源からの電流を断続して出力するための能動電力制限用
半導体素子と、 前記能動電力制限用半導体素子の出力を平滑して外部に
与えるための平滑手段と、 前記平滑手段の出力と前記電流制限用パルスとに応答し
て、前記平滑手段の出力電圧が予め定める一定の値とな
るように、前記電流制限用パルスの正期間に前記能動電
力制限用半導体素子をオンさせ、前記電流制限用パルス
の負期間に前記能動電力制限用半導体素子をオフさせる
ように前記能動電力制限用半導体素子の駆動信号を発生
するための駆動信号発生手段と、 前記電流制限用巻線の中途と、前記能動電力制限用半導
体素子の制御端子との間に接続され、前記能動電力制限
用半導体素子のオフによるノイズの発生を防ぐためのバ
イアス手段とを含む、安定化電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241483A JP2818982B2 (ja) | 1991-09-20 | 1991-09-20 | 安定化電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241483A JP2818982B2 (ja) | 1991-09-20 | 1991-09-20 | 安定化電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0583936A JPH0583936A (ja) | 1993-04-02 |
| JP2818982B2 true JP2818982B2 (ja) | 1998-10-30 |
Family
ID=17074988
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241483A Expired - Fee Related JP2818982B2 (ja) | 1991-09-20 | 1991-09-20 | 安定化電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2818982B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5711580A (en) * | 1980-06-24 | 1982-01-21 | Matsushita Electric Ind Co Ltd | Constant voltage power supply circuit for television picture |
-
1991
- 1991-09-20 JP JP3241483A patent/JP2818982B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0583936A (ja) | 1993-04-02 |
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