JP2818982B2 - 安定化電源回路 - Google Patents
安定化電源回路Info
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Description
供給するための安定化電源回路に関し、特に、たとえば
テレビジョン受像機の水平出力回路に、駆動用の安定し
た直流電圧を供給するための安定化電源回路に関する。
出力回路への供給電圧が入力電源電圧の変動や高圧負荷
電流の変動により変化しないように、水平出力回路に対
して駆動用の安定した直流電圧を供給するための安定化
電源回路を設けていた。具体的な安定化電源回路として
は、たとえば特公昭52−14128号公報に記載され
ている回路がある。図4は、そのような従来の安定化電
源回路の回路図である。
水平偏向コイルに偏向電波を供給するための水平出力回
路1と、一次側巻線3、二次側巻線4およびパルス重畳
用の巻線6を有し、一次側巻線3に供給される水平出力
回路1からの帰線期間パルスを二次側巻線4より昇圧し
て取出し、アノード用の高電圧として図示されない受像
管に供給するためのフライバックトランス2と、商用交
流電圧を整流平滑して非安定な直流電圧を出力するため
の直流電圧発生回路5と、オン、オフを繰返して、その
アノード側にパルス重畳用の巻線6を介して供給される
直流電圧発生回路5からの直流電圧を、カソード側より
断続的に出力するためのシリコン制御整流素子(以下
「SCR」と呼ぶ)7と、SCR7のカソード側から出
力された電圧を平滑するためのコンデンサ8と、SCR
7のゲートにターンオン用の制御パルスを与えるための
制御回路9とを含む。
電圧に、負極性の帰線期間パルス(SCR7の消孤用、
すなわちターンオフ用)を重畳するためのものである。
制御回路9は、SCR7のカソード側から出力される出
力電圧の値に応じて、SCR7のゲートに与えるターン
オン用の制御パルスの出力タイミングを制御(位相制
御)するためのものである。
する。直流電圧発生回路5は、商用交流電圧を整流平滑
して非安定な直流電圧を出力し、巻線6の一端に与え
る。この電圧はSCR7のアノードに供給される。SC
R7は、制御回路9から与えられるターンオン用の制御
パルスに応答してオンし、直流電流をカソード側に流
す。SCR7のカソード側の出力電圧は、コンデンサ8
によって平滑されて巻線3を介して水平出力回路1に供
給される。また、この出力電圧は同時に制御回路9にも
与えられ、制御回路9は入力される電圧と、予め定める
基準電圧とを比較して誤差信号を得、この誤差信号に基
づいてSCR7に与える制御パルスの出力タイミングを
制御する。SCR7は、一端ゲートに制御パルスが与え
られるとターンオンし、アノード側に供給される直流電
圧が負となるまで電流を流し続ける。SCR7のアノー
ド側に与えられる直流電圧には、負極性の帰線期間パル
スがフライバックトランス2によって重畳されている。
したがってこのパルスがSCR7のアノード側に供給さ
れることにより、SCR7はターンオフする。アノード
電圧の変動が図5(b)に示される。
給される負極性の帰線期間パルスによって帰線期間内に
ターンオフし、次にターンオンするタイミングは、SC
R7のカソード側から出力される電圧(図4におけるb
点の電圧)の値に基づいて、その値が一定となるように
制御される。その結果、SCR7のカソード側から出力
される電圧は、入力電圧や負荷の変動にかかわらず、図
5(a)に示される水平パルスの水平帰線期間を除いて
常に一定に保たれる。この安定した直流電圧は水平出力
回路1に対して供給される。図5(c)には、SCR7
のオン、オフの結果流れる電流の変動が示されている。
SCRを用いたチョッパ型スイッチング安定化電源回路
は、電力制限用素子にSCRを使用する。SCRのオ
ン、オフは電流駆動となる。そのためその制御が容易で
なく、商用交流電源の電圧変動や負荷の増大によってア
ノード電流のピーク値が大きくなる場合があり、ターン
オフするタイミングが外れて出力直流電圧の安定化がで
きなくなる恐れがあった。また一般的に、半導体素子を
電力制限用素子に用いた場合、ターンオフ時における過
渡的特性によるスパイク状のノイズによる影響が大き
く、このノイズの発生を防止する必要があった。
電源回路は、直流電源からの出力に、負極性の電流制限
用パルスを重畳するための電流制限用巻線と、直流電源
に入力が接続されるようにされ、外部から与えられる駆
動信号を受ける制御端子を有し、この駆動信号に応答し
てオン、オフすることにより、直流電源からの電流を断
続して出力するための能動電力制限用半導体素子と、能
動電力制限用半導体素子の出力を平滑して外部に与える
ための平滑手段と、平滑手段の出力電圧と電流制限用パ
ルスとに応答して、平滑手段の出力電圧が予め定める一
定の値となるように、電流制限用パルスの正期間に能動
電力制限用半導体素子をオンさせ、電流制限用パルスの
負期間に能動電力制限用半導体素子をオフさせるように
能動電力制限用半導体素子の駆動信号を発生するための
駆動信号発生手段と、電流制限用巻線の中途と、能動電
力制限用半導体素子の制御端子との間に接続され、能動
電力制限用半導体素子のオフによるノイズの発生を防ぐ
ためのバイアス手段とを含む。
来のようにSCRを用いることに代えて、能動電力制限
用半導体素子を電力制御のためのスイッチング素子とし
て用いる。そのため素子を電圧駆動することが容易にな
る。また、駆動信号発生手段によって能動電力制限用半
導体素子のオン、オフのタイミングを制御できる。した
がって、能動電力制限用半導体素子のオン、オフに対し
て、商用交流電源の電圧変動や負荷の増大による電流変
化の影響は少ない。さらに、能動電力制限用半導体素子
の制御端子と電流制限用巻線との間に設けたバイアス回
路により、能動電力制限用半導体素子のオフによるスパ
イク状ノイズの発生を防止できる。
をカラーテレビ受像機に対して適用した場合の回路図で
ある。この実施例において、電力制御用の素子としては
パワーMOS(Metal−Oxide Semico
nductor)−FET(Field−Effect
Transistor)12を用いている。パワーM
OS−FET12のオフを制御するための回路として外
部付加回路16を準備し、水平帰線期間の負から始まる
タイミング内でパワーMOS−FET12をオフさせる
ようになっている。パワーMOS−FET12のオンの
制御は、従来用いられているような、積分回路とツェナ
ーダイオードとを組合わせた誤差検出による技術によっ
て行なわれている。
パワーMOS−FET12と、一次側巻線3、電流制限
用巻線6、パルス重畳用巻線4を有し、巻線3の一端に
接続された水平出力回路1からの帰線期間パルスを二次
側巻線から昇圧して取出し、アノード用の高電圧として
受像管に供給するためのフライバックトランス2とを含
む。巻線6の一端はパワーMOS−FET12のコレク
タにダイオードを介して接続されている。巻線6の他端
は、商用交流電源の交流電圧を整流平滑して非安定な直
流電源として供給するための非安定電源回路5に接続さ
れている。巻線4は、非安定電源回路5からの直流電圧
に、水平出力回路1から出力される帰線期間パルスを負
極性としたフライバックパルスに重畳させるためのもの
である。
FET12のソースと接地電位との間に接続され、パワ
ーMOS−FET12が断続的に出力する直流電圧を平
滑して安定化電源11に供給するためのコンデンサ8
と、巻線4から出力される、フライバックパルス(図2
(ア)参照)を積分するための積分回路17と、コンデ
ンサ8によって平滑されたパワーMOS−FET12の
出力電圧と、所定の基準電圧との誤差を検出して誤差直
流電圧とするとともに、積分回路17の出力を重畳して
パワーMOS−FET12のオン、オフのタイミングを
定める信号を出力するための制御回路20と、積分回路
17の出力に、フライバックパルスの負の水平パルスの
区間で電圧降下を発生させるための外部付加回路16
と、制御回路20の出力する信号をパルス整形し、増幅
してパワーMOS−FET12のゲートに与えるための
パルス整形・増幅回路13とを含む。パワーMOS−F
ET12のゲートと巻線6の途中との間には、パワーM
OS−FET12のオフによるノイズの発生を防ぐため
のバイアス回路18が接続されている。
2のソースから出力され、コンデンサ8によって平滑化
された電圧の変動を検出するための誤差検出回路14
と、誤差検出回路14の出力と積分回路17の出力、さ
らに外部付加回路16の出力の重畳された信号がゲート
に入力されるNPNトランジスタTr2と、ベースがト
ランジスタTr2のコレクタに、コレクタがパルス整形
・増幅回路13の入力に、エミッタが接地電位にそれぞ
れ接続されたNPNトランジスタTr4と、トランジス
タTr2のエミッタと接地電位との間に接続されたダイ
オードとツェナーダイオード15とを含む。
T12の出力と接地電位との間に接続された可変抵抗V
Rと、ベースが可変抵抗VRに、エミッタがツェナーダ
イオード15のカソードにそれぞれ接続されたNPNト
ランジスタTr1と、ベースがトランジスタTr1のコ
レクタに、コレクタが抵抗を介してパワーMOS−FE
T12の出力に、エミッタが抵抗を介して外部付加回路
16と積分回路17との接点にそれぞれ接続されたトラ
ンジスタTr3とを含む。
ースと巻線4の一端との間に接続された抵抗Rと、抵抗
RとトランジスタTr2のベースとの接点と接地電位と
の間に接続されたコンデンサCとを含む。
のベースと接地電位との間に直列に接続された2つの抵
抗と、この2つの抵抗の接点と巻線4との間に直列に接
続された抵抗とダイオードとを含む。
うに動作する。以下の説明における便宜のため、巻線4
と外部付加回路16との接点を(ア)、外部付加回路1
6と積分回路17と誤差検出回路14との接点を
(イ)、パワーMOS−FET12のゲート電圧を
(ウ)、ドレイン電圧Vcを(エ)、ドレイン電流Ic
を(オ)とする。図2(ア)〜(オ)は、対応する各点
の電圧または電流の変化を示す。
たフライバックパルス(図2(ア)参照)を出力する。
積分回路17は、このフライバックパルスを積分する。
誤差検出回路14は、安定化出力電圧の変動を検出し、
直流電圧に変換して出力する。積分回路17の出力と誤
差検出回路14の出力とは重畳され、トランジスタTr
2のベースに与えられる。積分回路17の出力と誤差検
出回路14の出力との重畳した電圧は、図2(イ)にお
いて破線で示された波形となる。このとき、外部付加回
路16は、負の水平パルスの区間でトランジスタTr2
の電圧を降下させる。この様子は図2(イ)において実
線で示されている。
ーダイオード15のツェナー電圧Vzでスライスされる
点は、図2(イ)においてa、bで示される2点にな
る。点aの位置は、誤差検出回路の直流電圧が変化して
図2(イ)において実線で示される波形が上下するのに
応じて左右に移動する。しかし、点bは負の水平パルス
が開始する点とほぼ一致し、固定になる。トランジスタ
Tr2は点a、bでそれぞれオン、オフする。トランジ
スタTr2の出力はトランジスタTr4を経てパルス整
形・増幅回路13に与えられる。パルス整形・増幅回路
13はこのパルスを整形し増幅してパワーMOS−FE
T12のゲートに与える。このゲート電圧は図2(ウ)
に示されている。図2(ウ)に示されるように、図2
(イ)の点a〜点bの間ではゲート電圧はローレベルと
なり、パワーMOS−FET12はオンする。一方、点
b〜点aの区間ではゲート電圧はハイレベルとなり、パ
ワーMOS−FET12はオフする。
Vcは図2(エ)に示されるような形で変動し、それに
伴なってドレイン電流Icは図2(オ)の実線で示され
るような形で変動する。このコレクタ電流Icがパワー
MOS−FET12に断続的に流れることにより、出力
を平滑した電圧が所望の値に制御されることになる。
により、図2(オ)に示される点線のように電流ピーク
値が増大した場合を考える。この場合でも、パワーMO
S−FET12のオン、オフは図2(ウ)で示されるゲ
ート信号で制御されるため、正常にオン、オフすること
ができる。すなわち、従来SCR7(図4参照)を用い
た場合にアノード電流のピーク値が大きくなると出力電
圧を安定化させることができなくなったのと比較して、
そのような変動に対しても安定した値の直流電圧を得る
ことができる。
るときには、過渡的特性により出力にスパイク状のノイ
ズが発生する恐れがある。バイアス回路18はこのノイ
ズの発生を防ぐためのものである。パワーMOS−FE
T12をオフさせるようにゲート電圧が変化したとき、
パワーMOS−FET12を流れる電流が即座に断たれ
ることはなく、その一部がゲート、バイアス回路18を
介してコイル6に流れる。そのためパワーMOS−FE
T12が即座にオフすることはなく、スパイク状のノイ
ズが発生する恐れもない。
用いずに、能動電力制限用半導体素子を用い、そのゲー
トを電圧で制御することにより出力電圧を安定させるよ
うにしている。上述の実施例では負の水平パルスが始ま
る点にこの能動電力制限用半導体素子をオフさせるよう
な回路構成としたが、本発明はこれには限定されない。
たとえば、図3に示されるように、一般的には、負の水
平パルスとは別個に、オン、オフを制御するためのオン
・オフ制御回路と、出力電圧の誤差を検出する誤差検出
回路と、誤差検出回路およびオン・オフ制御回路の出力
に応答してパワーMOS−FETのゲートに与えるべき
オン・オフパルスを発振するためのオン・オフ発振器を
設ける回路構成であってもよい。
半導体素子としてパワーMOS−FETを用いた。しか
しこの発明のこれには限定されず、電圧駆動を行なうこ
とができる半導体素子であればどのようなものでもよ
く、たとえばトランジスタを用いても構わない。
源回路によれば、従来のSCRのような電流駆動の素子
に代えて、能動電力制限用半導体素子を用い、電圧駆動
でもってそのオン、オフを制御することができる。また
能動電力制限用半導体素子のオフ時のノイズの発生を、
バイアス回路により防ぐことができる。したがって半導
体素子を流れるピーク電流が増大した場合でも容易に、
かつ安定してそのオン、オフを制御することができ、出
力電圧を常に安定した値に保つことができる。
ブロック図である。
ミング図である。
的な回路ブロック図である。
図である。
イミングチャートである。
Claims (1)
- 【請求項1】 直流電源からの出力に、負極性の電流制
限用パルスを重畳するための電流制限用巻線と、 前記直流電源に入力が接続されるようにされ、外部から
与えられる駆動信号を受ける制御端子を有し、前記駆動
信号に応答してオン、オフすることにより、前記直流電
源からの電流を断続して出力するための能動電力制限用
半導体素子と、 前記能動電力制限用半導体素子の出力を平滑して外部に
与えるための平滑手段と、 前記平滑手段の出力と前記電流制限用パルスとに応答し
て、前記平滑手段の出力電圧が予め定める一定の値とな
るように、前記電流制限用パルスの正期間に前記能動電
力制限用半導体素子をオンさせ、前記電流制限用パルス
の負期間に前記能動電力制限用半導体素子をオフさせる
ように前記能動電力制限用半導体素子の駆動信号を発生
するための駆動信号発生手段と、 前記電流制限用巻線の中途と、前記能動電力制限用半導
体素子の制御端子との間に接続され、前記能動電力制限
用半導体素子のオフによるノイズの発生を防ぐためのバ
イアス手段とを含む、安定化電源回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3241483A JP2818982B2 (ja) | 1991-09-20 | 1991-09-20 | 安定化電源回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3241483A JP2818982B2 (ja) | 1991-09-20 | 1991-09-20 | 安定化電源回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0583936A JPH0583936A (ja) | 1993-04-02 |
JP2818982B2 true JP2818982B2 (ja) | 1998-10-30 |
Family
ID=17074988
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3241483A Expired - Fee Related JP2818982B2 (ja) | 1991-09-20 | 1991-09-20 | 安定化電源回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2818982B2 (ja) |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5711580A (en) * | 1980-06-24 | 1982-01-21 | Matsushita Electric Ind Co Ltd | Constant voltage power supply circuit for television picture |
-
1991
- 1991-09-20 JP JP3241483A patent/JP2818982B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH0583936A (ja) | 1993-04-02 |
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