JP2818626B2 - エンコードされた情報を含むデコード信号 - Google Patents

エンコードされた情報を含むデコード信号

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JP2818626B2 JP8525135A JP52513596A JP2818626B2 JP 2818626 B2 JP2818626 B2 JP 2818626B2 JP 8525135 A JP8525135 A JP 8525135A JP 52513596 A JP52513596 A JP 52513596A JP 2818626 B2 JP2818626 B2 JP 2818626B2
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Description

【発明の詳細な説明】 発明の分野 本発明は広くは信号変換に関し、詳しくはエンコード
情報を有するデコード信号に関する。
発明の背景 多くの電子的および機械的装置の動作は他の装置の物
理的位置によって決まる。例えば、車（vehicle）の速
度は一般に加速器によって制御され、加速器の出力は加
速ペダルのリニアな位置によって決まる。従来の加速制
御メカニズムにおいて、ペダルは電気的に、機械的に、
またはその両方で加速制御器に接続されている。車の運
転者がペダルを動かす（即ち、押す又は緩める）と、そ
の動きに直接関係するように加速器が車の速度を増し、
又は減ずる。安全性と使い安さの追及において、従来の
設計者は、ペダルの位置に対して高精度で車の速度を制
御する加速メカニズムの開発を模索してきた。
図1A及び1Bは最も基本的であるが最も広く用いられて
いる加速制御メカニズムを示している。図1Aにおいて、
加速ペダル22は、多重巻ポテンショメータ26のワイパー
シャフト24と機械的に接触する脚部20を有する。ペダル
22が押し込まれ、又は解放されると、脚部20の動きによ
ってワイパーシャフト24が回転する。図1Bに示すよう
に、ワイパーシャフト24が回転すると、ポテンショメー
タ26のワイパー（摺動子）28がポテンショメータ26内の
抵抗素子30の両端30a及び30b間を動く。抵抗素子30はDC
電源のプラス側とマイナス側との間に接続されているの
で、ワイパー28の動きによってポテンショメータ26は、
ペダル脚部20のリニアな位置に対応するDC電圧レベルを
出力する。出力されたDC電圧レベルは電子加速器に入力
され、車の速度の制御に用いられる。
ペダル位置と車速との関係は、図1Aおよび1Bの加速制
御メカニズムでは比較的不正確である。図２に示すリニ
ア位置エンコーダ40はこの問題を解決するためのもので
ある。リニア位置エンコーダ40はペダル（図示せず）に
直接取り付けられ、ペダルの位置を示すディジタル信号
を出力する。リニア位置エンコーダ40から突出している
シャフト42は、その一端部でペダルに接続されており、
エンコーダ40のハウジング44に入って他端部でエンコー
ダ40内のスライド部材46に接続している。リニアトラッ
ク50に沿って、いくつかのベーン48がスライド部材46か
ら垂直に突出している。ハウジング44に取り付けられた
光スイッチ52もリニアトラック50に沿って配置されてい
る。各光スイッチは、通路54によって分離された信号発
生源（例えば、発光ダイオード、即ちLED）56と信号受
信器（例えばフォトトランジスタ）58とを有する。
動作において、LED56はフォトトランジスタ58によっ
て検出される赤外光信号を発生する。LED56から出され
た赤外光信号がフォトトランジスタ58によって検出され
ているかぎり、フォトトランジスタ58は飽和状態で導通
している。しかしながら、ペダルが押し込まれ、又は解
放されると、スライド部材46がハウジング44内を移動
し、ベーン48が光スイッチ52内の通路54を通過する。ベ
ーン48が通路54内に突出するに伴い、LED56からの赤外
光信号が遮られてフォトトランジスタ58に受光されなく
なり、フォトトランジスタが導通を終える。
図３に示すように、各フォトトランジスタ58のコレク
タ58aは電源60の高電位側リード60aに接続されている。
フォトトランジスタ58が赤外光信号を受光して飽和導通
状態になると、エミッタ58bが高電位に引き上げられ、
これは論理積（AND）ゲート62の一入力62aとなる。AND
ゲート62の入力62bは常に高電位側リード60aに接続され
ているので、ANDゲート62の出力はＨレベルとなり、こ
れによって出力トランジスタ64のベースが駆動される。
出力トランジスタ64のエミッタ54aは電源60の低電位側
リード60bに接続されているので、トランジスタ64が飽
和導通状態になると、コレクタ64b、そしてリニア位置
エンコーダの対応する出力ビットが低電位に引き込まれ
る。したがって、光スイッチ52が遮られていないときの
信号検出出力はＬレベルになる。
LED56とフォトトランジスタ58との間の通路が遮ら
れ、フォトトランジスタ58が導通していないときは、プ
ルダウン抵抗66が入力リード62aを低電位に引き込むの
で、ANDゲート62の出力がＬレベルになり、出力トラン
ジスタ64がオフになる。その結果、通常プルアップ抵抗
（図示せず）が接続される出力コレクタ64bは、リニア
位置エンコーダ40の対応する出力67にＨレベルを生成す
る。
図２及び３のリニア位置エンコーダ40は４個の光スイ
ッチ52と４個の出力トランジスタ64とを有する。各トラ
ンジスタ64はＨ又はＬレベル電圧のいずれか一方を出力
するので、リニア位置エンコーダ40の出力は４ビットデ
ィジタル信号となる。ディジタル信号のビットパターン
はベーン48の光スイッチ52に対する位置によって決ま
る。加速ペダルが完全に解放されエンコーダ40のシャフ
ト42が完全に延出しているときは、スライド部材46がエ
ンコーダ40の加速ペダル側の端部68に当接している。ペ
ダルがこの状態では、リニアトラック50のそれぞれに沿
うベーン48が、対応する光スイッチの通路54に突出して
いるので、いずれのスイッチ52も導通しない。その結
果、エンコーダからの出力は全ビットがＨレベルのディ
ジタル信号となる。
ペダルが押し込まれるに伴って、ベーンが通路54から
出たり再び入ったりすることにより、予め定められたパ
ターンに従って光スイッチ52が導通を止めたり再び導通
したりする。その結果、エンコーダ40のディジタル出力
におけるビットは、ペダルが押し込まれてスライド部材
46がハウジング44内を移動し、ベーン48が光スイッチ52
の通路54を通過するのに伴って変化する。
複数のリニアトラック50にわたり、各リニアトラック
50内に位置する複数のベーンのパターンは、任意の時間
において１個の光スイッチ52のみの導通状態が変化する
ようになっている。換言すれば、２個の光スイッチが同
時に導通を開始したり停止したりすることはない。ま
た、１個の光スイッチが導通を開始するのと同時に別の
光スイッチが導通を停止することもない。このようなベ
ーンのパターンによって、エンコーダ40はグレーコー
ド、即ち、一時に１ビットのみが変化するコードに従っ
てディジタル信号を出力する。グレーコードについては
よく知られており、ここではこれ以上説明しない。図２
及び３のリニア位置エンコーダの追加説明は添付書類Ａ
に記載されている。
図２及び３のの加速器制御メカニズムは一層精密な加
速制御出力を生み出すが、これはアナログ加速器とコン
パチブルではない。この特徴は、リニア位置エンコーダ
と一緒に使用する必要があるディジタル加速器に比べ
て、アナログ加速器がより安価であり手に入りやすいと
いった理由から、特に問題となる。広く使用されている
アナログ加速器の一例として、スペクトロルポット（Sp
ectrol Pot）、モデルNo.961−１がある。
リニア位置エンコーダは、出力ビットの一つが光スイ
ッチまたは対応する出力回路の故障によってオープン回
路になったときにも問題を生ずる。この状態が生ずる
と、ディジタル加速器は車を永久に停止させるか、ペダ
ルの位置に無関係に車の速度を制御する。前者の場合は
問題が見付かるまで車が使用できなくなるので望ましく
なく、後者の場合は加速器制御メカニズムが予測不能で
運転者を危険にさらすので望ましくない。
発明の概要 一般に、一面において本発明は、移動可能な機械装置
と共に用いられる信号変換器に関するものであり、移動
可能な機械装置の位置を示す多ビットディジタル信号を
受信する入力手段と、多ビット信号をパルス幅変調され
た信号に変換する手段を有するプロセッサと、パルス幅
変調された信号から移動可能な機械装置の位置に対応す
るアナログ電圧を生成するように動作するローパスフィ
ルタと、アナログ電圧がしきい値電圧レベルより下がっ
た時にそれを示す動作を行う低電圧検出器とを備えてい
る。
本発明の実施態様は次のような特徴を含む。信号変換
器は多ビットディジタル信号のデータ特性を記憶する記
憶手段を含んでいてもよい。多ビットディジタル信号の
データ特性は移動可能な機械装置の認識し得る複数の位
置に対応する二進コードのテーブルを含んでいてもよ
い。プロセッサは多ビットディジタル信号のデータ特性
を解釈する手段と、解釈されたデータを用いてパルス幅
変調された信号を生成する手段とを含んでいてもよい。
一般に、別の面において本発明は、位置エンコーダと
一緒に使用される電子デコーダに関するものであり、位
置エンコーダは機械装置の位置に対応する多ビットディ
ジタルコードを生成し、デコーダは多ビットディジタル
コードを受信する入力手段と、機械装置の位置のデータ
特性を含む記憶装置とを備えている。また、デコーダ
は、ディジタルコードを機械装置の位置に対応するデュ
ーティサイクルの周期を有するパルス幅変調された信号
に変換するパルス幅変調手段、多ビットディジタルコー
ドから位置を判定する手段、記憶装置から位置の特性デ
ータを検索する手段、及び、特性データを用いてパルス
幅変調された信号を生成する手段を有するプロセッサと
を備え、パルス幅変調された信号は機械装置の位置に対
応するデューティサイクルの周期を有する。デコーダは
さらに、パルス幅変調された信号から機械装置の位置に
対応するデコードされたアナログ電圧を生成するように
動作するローパスフィルタを備えている。
本発明の実施形態は次のような特徴を含む。電子デコ
ーダは2X個の位置をエンコードし、それぞれの位置は識
別し得るＸビットディジタル信号で表され、Ｘはゼロよ
り大きい整数であり、パルス幅変調された信号の周期は
2X個の可能なデューティサイクルのうちの一つを有し、
2X個の可能なデューティサイクルのそれぞれは2X個のリ
ニアな位置の一つに対応している。電子デコーダは機械
装置の位置のデータ特性を有する記憶装置を含んでいて
もよい。位置がオフ位置であり、デコーダが、オフ位置
に対応する多ビットコードがデコードされるときに別の
電子装置を動作不能にする手段を含んでいてもよい。プ
ロセッサは多ビットディジタルコードにおける誤りビッ
トパターンを検出する手段と、誤りビットパターンがオ
ープン回路ビットを含むか否かを判定する手段と、誤り
ビットパターンがオープン回路ビットを含んでいるとき
に機械装置の新しい位置を規定する手段と、新しい位置
のデータ特性を格納する手段と、新しい位置のデータ特
性からパルス幅変調された信号を生成する手段とを含ん
でいてもよい。
一般に、別の面において、本発明は移動可能な機械装
置の位置に対応するアナログ電圧を生成する方法に関す
るものであり、移動可能な機械装置の位置を示す多ビッ
トディジタル信号を受信するステップと、多ビットディ
ジタル信号をパルス幅変調された信号に変換するステッ
プと、パルス幅変調された信号をフィルタに通すことに
より、移動可能な機械装置の位置に対応するアナログ電
圧を生成するステップと、アナログ電圧がしきい値電圧
レベルより下がった時にそれを示すステップとを備えて
いる。
本発明の実施形態は次のような特徴を含む。この方法
は、多ビットディジタル信号のデータ特性を記憶装置に
記憶するステップを含んでいてもよく、データは移動可
能な機械装置の認識し得るすべての複数の位置に対応す
る二進コードのテーブルを備える。多ビットディジタル
信号をパルス幅変調された信号に変換するステップは、
多ビットディジタル信号のデータ特性を解釈し、解釈さ
れたデータを用いてパルス幅変調された信号を生成する
ことを含んでいてもよい。
一般に、別の面において、本発明は多ビット位置エン
コード装置によって出力されるビットパターンにおける
オープン回路ビットを補償する方法に関するものであ
り、各ビットパターンは機械装置の位置を表す。この方
法は予期されるビットパターンからずれているビットパ
ターンを検出するステップと、ずれたビットパターンに
おけるオープン回路ビットを見付けるステップと、オー
プン回路ビットを有するビットパターンに対応する新し
い位置を規定するステップとを備えている。
本発明の実施形態は次のような特徴を含む。検出する
ステップはビットパターンを、記憶装置に記憶された予
期されるビットパターンのテーブルと比較することを含
んでいてもよい。見付けるステップは複数のずれたビッ
トパターンを読み、複数のずれたパターンのそれぞれを
予期される誤りビットパターンの少なくとも一つのテー
ブルと比較することを含んでいてもよい。規定するステ
ップは、オープン回路ビットがオープン回路であるとき
に予期されるビットパターンのテーブルを記憶装置から
検索することを含んでいてもよい。この方法は、新しい
位置のそれぞれのデータ特性を記憶装置に格納するステ
ップを含んでいてもよく、データは新しい位置が位置エ
ンコード装置によってエンコードされるときにパルス幅
変調された信号を生成するのに使用される。
一般に、別の面において、本発明は者の速度を制御す
る方法に関するものである。車は加速ペダルを有し、ペ
ダルが押し込まれたときは車が加速され、ペダルが解放
されたときは車が減速されてペダルの位置に応じた速度
になる。この方法は、ペダルの位置を表す複数のディジ
タルビットを有するディジタル信号を生成し、ディジタ
ル信号を予期される信号と比較し、ディジタル信号が予
期される信号に一致しなければ、複数のディジタルビッ
トのうちのどれが正しくないかを判定し、複数セットの
データのうちの一つを選択する。複数セットのデータの
それぞれは、ディジタル信号中の対応するビットが正し
くないときのみアクセス可能な速度制御データを含んで
いる。そして、ディジタル信号が予期される信号に一致
するときは、他のデータセットを選択する。他のデータ
セットは、ディジタル信号中の各ビットが正しいときの
みアクセス可能な速度制御データを有する。そして、選
択されたセットのデータに従ってパルス幅変調された信
号を生成し、パルス幅変調された信号をフィルタに通す
ことにより、ペダル位置に対応する出力DC電圧レベルを
生成し、出力DC電圧レベルを電子加速器に与えて車の速
度を制御する。
本発明の利点は以下の通りである。本発明は、リニア
位置エンコーダと一緒に使用して、エンコーダの多ビッ
トディジタル出力をPWM信号およびアナログ信号に精密
に変換することができる。このことから、車の加速制御
の用途において、リニア位置エンコーダの性能面での利
点をアナログ加速器のコスト面での利点と結び付けるこ
とができる。また、本発明は、リニア位置エンコーダの
出力ビットがオープン回路になったときに生ずる多くの
問題を取り除く。したがって、たとえリニア位置エンコ
ーダの出力のビットが欠落した場合であっても、正し
く、予測可能で、安定に車を使用することができる。
本発明の他の利点については以下の詳細説明と請求の
範囲の記載から明らかになるであろう。
図面の簡単な説明 本発明の実施態様は、以下の図面を参照しながら詳細
に説明される。
図１〜３は従来の加速メカニズムを示す。
図４は本発明による加速制御メカニズムの機能ブロッ
ク図である。
図５は図４の加速制御メカニズムの回路図である。
図６は図４及び５の制御メカニズムの正常動作の流れ
図である。
図7A〜7Cは図４及び５の制御メカニズムのビットエラ
ー検出モードにおける動作の流れ図である。
好適な実施形態の説明 図４に、信号変換回路が車の加速制御器100の形で示
されている。車の加速ペダル90は前述したようなリニア
位置エンコーダ95に接続されている。リニア位置エンコ
ーダ95は、加速制御器100内のプロセッサ105の入力ポー
ト106に対して多ビットディジタル信号S1を出力する。
ディジタル信号S1は加速ペダル91のリニア位置をエンコ
ードしている。
プロセッサ105は、発振器108によって駆動され、周期
的にディジタル信号S1を読む。リードオンリーメモリ
（ROM）110に格納されたソフトウェア112を用いて、プ
ロセッサ105はルックアップテーブル114（同じくROM110
に格納されている）にアクセスし、加速ペダル90のリニ
ア位置を表す出力信号S2を生成する。信号S2はパルス幅
変調（PWM）された信号であり、そのデューティサイク
ルは加速ペダル90の位置に直接関係している。一般に、
PWM信号は、“H"時間の“L"時間に対する比（デューテ
ィサイクル）が予め決められた矩形波である。本発明に
よれば、PWM信号のデューティはエンコードソースから
得られた特定の情報を含んでいる。
PWM信号S2はローパスフィルタ115によってアナログ信
号S3に変換される。ローパスフィルタ115は各サイクル
のコースにわたって信号の電圧レベルを平均化する。ア
ナログ信号S3はこのようにして任意の時点での電圧レベ
ルが加速ペダル90の位置に関係する固有のDC信号とな
る。アナログ信号S3は短絡保護回路120を経て加速制御
器100から出力され、例えばゼネラルエレクトリック社
のEV100ZXパネルのようなアナログ加速器入力125に与え
られる。短絡保護回路120は、電子部品の定格電圧をし
ばしば越える車のバッテリー電圧が加速制御器100に事
故で接続された場合に、加速制御器の回路にダメージが
加わるのを防ぐ。
＋5Vの電源電圧で動作するゼネラルエレクトリック加
速器は、0.1Vから3.7Vの範囲内の入力電圧レベルが必要
である。0.1Vは加速ペダルがいっぱいに押されているこ
とを示し、3.7Vは加速ペダルが完全に解放されているこ
とを示す。加速器125への入力電圧が安全レベルにとど
まっていることを確実にするために、アナログ信号S3が
低電圧検出回路130によってモニタされる。信号S3の電
圧レベルが予め定めたしきい値（5Vシステムの場合は約
0.2V）より下がると、低電圧検出器130はリレー135を切
る。このリレーがプロセッサ105によって保持されてい
るときは車のスタートスイッチ（図示せず）の操作が可
能になる。低電圧検出器130はこのようにして、出力信
号S3が危険なＬレベルより下がったときに車を動作不能
にする。
図５及び６に示すように、加速制御器100の正常動作
はスタートスイッチリレー135が励磁されたときに開始
する（ST−10）。リレー135はプロセッサ105からのＨレ
ベル電圧信号S4がトランジスタ136を駆動したときに励
磁される。トランジスタ136はオンになるとリレーコイ
ル137を通して電流を引き込む。リレー135を開成してス
タートスイッチを動作不能にするには、プロセッサ105
が出力信号S4をＬレベルに引き込むことによりトランジ
スタ136をオフにする。
トランジスタ136は低電圧検出回路130によってもオフ
にされる。アナログ出力信号S3の電圧レベルが抵抗分圧
器131によって決められたしきい値電圧より下がると、
コンパレータ132がＨレベル信号S5をノーマルオフのト
ランジスタ133のベースに出力する。トランジスタ133の
コレクタはリレーを励磁するトランジスタ136のベース
に接続されている。トランジスタ133はノーマルオフで
あるので、通常はトランジスタ136に影響を与えない。
しかし、コンパレータ132がＨレベル信号S5を出力する
と、トランジスタ133は、飽和状態になり、トランジス
タ136のベースをＬレベルに引き込む。その結果、トラ
ンジスタ136は、プロセッサ105によって生成される信号
S4のレベルと無関係にオフになる。
車がスイッチオンされた後、リニア位置エンコーダ95
は加速ペダルの位置を示すディジタル信号を出力し始め
る。好ましいリニア位置エンコーダ95は図２に示したも
のであって、４個の光スイッチ96が、多ビットディジタ
ル信号S1を構成する４つの論理レベル出力98を生成す
る。しかしながら、好適な実施形態におけるエンコーダ
95の出力98はプロセッサ入力ポート106に直接接続され
ている。出力リード98はプルダウン抵抗102にも接続さ
れている。光スイッチ96内の赤外光信号が遮られていな
ければ、対応する出力リード98はプロセッサ105にＨレ
ベル（論理“1"）を与える。赤外光信号がベーンによっ
て遮られると、または他の原因（例えば、光スイッチの
故障）によって、対応するプルダウン抵抗102が入力リ
ード98をＬレベルに引き込む。したがって、加速ペダル
が完全に解放され、ベーンが各光スイッチの通路に突出
しているとき、プロセッサ105の入力ポート106は４つの
Ｌレベル（論理“0"）ビットを有するディジタル信号を
受信する。加速ペダルが押し込まれ、または解放される
につれて、ベーンが光スイッチを通過し、エンコーダの
出力が表Ｉに示すグレーコードシーケンスに従って変化
する。リニア位置エンコーダは４ビット信号を出力する
ので、加速制御器100は正常動作中は16個のリニアなペ
ダル位置を認識する。そのうち15個は「オン」位置であ
り、１個は「オフ」位置である。
リニア位置エンコーダ95によって生成されたディジタ
ル信号（ディジタルコード）S1は、プロセッサ105によ
って入力ポート106から周期的に読まれる（ST−20）。
正常動作の間、ディジタルコードは好ましくは75μｓ毎
に、即ち4MHzの発振器108によって制御される2MHzの内
部クロックの150サイクル毎に読まれる。コードが確実
にペダルの真の位置を表すようにするために、プロセッ
サ105は３回連続して読むまではコードを受け付けな
い。コードが読まれる各回において、プロセッサ105は
４ビットのコードを前回得られたコードと比較し、ペダ
ル位置が前回読まれた位置から変化したか否かを判断す
る（ST−30）。変化していれば、プロセッサ105は次の
読取り動作を待つ。変化していなければ（即ち、４ビッ
トが前回の読取り動作でのビットに一致していれば）、
プロセッサ105は、連続する３回の読取り動作について
ペダルが同じ位置にあったか否かを判断する（ST−4
0）。
３回の連続する読取り動作において同じコードが受信
されたときは、プロセッサ105はそのコードを受入れ、
受入れたコードによって示される加速ペダルの位置が前
回のペダル位置の隣接位置か否かを判断する（ST−5
0）。このチェックは、エンコーダ95からのすべての出
力リード98のビットが正しいことを確実にするために必
要である。加速制御器100は、運転者がペダルを動かす
より速くディジタル信号S1の大きさのオーダーを読むの
で、ディジタル信号S1の連続した読取りが離れたペダル
位置に対応するビットコードを生成することはない。離
れた位置が検出された場合は、ソフトウェアはディジタ
ル信号S1のオープン回路ビットをチェックするビットエ
ラー検出（「ビットチェック」）ルーチンに入る（ST−
60）。次にビットチェックルーチンについて詳細に説明
する。ペダル位置が前回の位置の隣接位置であれば、プ
ロセッサ105は受入れたビットコードに従って一周期のP
WM信号を生成する。
加速ペダルの位置が判定される途中のときは、プロセ
ッサ105はペダル位置に対応する500HzのPWM信号を生成
する。好適な実施形態におけるPWM信号は各周期でのデ
ューティサイクル（パルス幅）が所定のファクタ、例え
ば加速ペダルの位置に応じて決まる矩形波である。
表Ｉに示したように、16の加速器位置のそれぞれのPW
M信号のデューティサイクルは運転者がペダルを押し込
んでいるか、または解放しているかによって決まる。運
転者がペダルを押し込む際、加速制御器は、ペダルが位
置Ｐ−14に達したときにペダルがいっぱいまで押された
とみなす。従って、ペダルは２つの完全に押された位置
または「バイパス」位置（Ｐ−14およびＰ−15）を有す
る。しかし、運転者がペダルを位置Ｐ−14およびＰ−15
に長く維持するのは困難であるので（例えば物理的なあ
いまいさによって）、加速制御器はペダルが位置Ｐ−11
へ解放されるまでバイパスにとどまる。言い換えると、
運転者がペダルを押し込んだとき、加速制御器は位置Ｐ
−14のバイパスモード（0.4％デューティサイクル）に
入るが、ペダルが位置Ｐ−11へ戻るまではバイパスモー
ドから出ない。その結果、運転者は、ペダルを完全に押
し込んだ位置に連続して保持しなくても最大速度で車を
運転することができる。
好ましい信号周波数500Hzにおいて、PWM信号の一周期
は長さ2.0msであり、2MHzクロックの4,000サイクル分に
相当する。表Ｉに示したように、加速ペダルが完全に解
放されているとき（即ち、位置Ｐ−０において）、PWM
信号のデューティサイクルは70％である。70％デューテ
ィサイクルの場合、パルスは2.0msの周期のうち、1.4ms
がＨレベルであり、残りの0.6msがＬレベルである。加
速ペダルがバイパス位置にあるときは、デューティサイ
クルは9.4％であり、パルスは2.0msの周期のうち、0.19
msの間だけＨレベルである。
再び図６を参照して、プロセッサ105は、一旦ペダル
位置を判定すると、ペダル位置を表すグレーコードをRO
Mに格納されたルックアップテーブル（図４）に含まれ
るグレーコードと比較する（ST−70）。一致しているこ
とがわかると、プロセッサ105はルックアップテーブル1
14からペダル位置に対応するデータを探し出し（ST−8
0）、そのデータをRAM111（図４）のRAM変数113に格納
する（ST−90）。RAM変数113はプロセッサのソフトウェ
ア112に対して、各ペダル位置についてのPWM信号周期の
デューティサイクルを知らせる。
加速ペダルの位置にかかわらず、PWM信号は各周期に
おいて最小限の時間Ｈレベルになる必要がある。最小限
のＨレベル時間（0.19ms）は、加速ペダルがバイパス位
置にあるときに相当する。従って、プロセッサは、PWM
信号の新しい周期を始めるとき、2MHzクロックの376サ
イクル分に相当する最小時間0.19msの間,PWM信号をＨレ
ベルに保持する（ST−100）。プロセッサ105は次にRAM
変数113を用いて信号のＨレベルの残りの部分を生成す
る（ST−110）。
“H"時間の終りになれば、プロセッサは信号周期の残
りに相当する時間だけ、Ｌレベル電圧を出力しなければ
ならない。プロセッサは、ペダル位置にかかわらず、最
小限の時間、Ｌレベル電圧を生成する（ST−120）。表
Ｉは、最小限の“L"時間である0.6msがペダル位置Ｐ−
０に相当することを示している。信号が最小限の時間Ｌ
レベルを保持した後、プロセッサ105はRAM変数113を用
いてPWM信号のＬレベルの残りの部分を生成する（ST−1
30）。
PWM信号の周期が終ると、プロセッサは受入れられた
最新の加速ペダル位置に基づいて次の周期を始める。信
号周期の発生の間、加速ペダルが位置を変え、３回の読
み取り動作の間そこにとどまるなら、ペダルの実際の位
置が新しいペダル位置としてプロセッサに受入れられ
る。ペダルの実際の位置が３回の読取り動作の間同じで
なければ、受入れられたペダル位置は変化せず、プロセ
ッサは丁度終ったサイクルと同じPWMサイクルを生成す
る。
プロセッサはリレーのデバウンス（debounce）機能を
も提供する。この機能は、ペダルが位置Ｐ−０と位置Ｐ
−１との境界にあるときに、複数の読取り動作の間にス
タートスイッチリレーがオンとオフを繰り返すことを防
ぐものである。PWM周期の終りにおいて、ペダルが完全
に解放された位置Ｐ−０にあるとプロセッサ105が判断
したとき（ST−140）、プロセッサは完全に解放された
位置Ｐ−０に対応するPWMデューティサイクルを出力す
る（ST−150）。ペダルが位置Ｐ−０に250msの間とどま
ると（ST−160）、プロセッサはスタートスイッチリレ
ーの励磁を止める（ST−170）。250msが経過する前に位
置Ｐ−０以外の加速位置が検出されれば、スタートスイ
ッチリレーは保持される。デバウンス機能は、プロセッ
サが不必要にスタートスイッチを循環させる（cyclin
g）ことを防ぐ。
車が正常動作中の任意の時において、前回のペダル位
置と同じ位置、または、隣接する位置を示していないデ
ィジタルコードをプロセッサがリニア位置エンコーダか
ら読んだ場合、ソフトウェアはディジタルコード中のオ
ープン回路ビットを探すビットチェックルーチンに入
る。プロセッサが不適当なペダル位置を検出すると、運
転者および車の安全を守るために車はすぐにスイッチオ
フされる。それからプロセッサは、運転車が車を動かそ
うとしてペダルを弛めたり押したりするのを待つ。運転
車がペダルを弛めたり押したりすると、プロセッサは最
初の９個のペダル位置に対応するディジタルコードを読
み、これらのコードを用いて、オープン回路があればど
のビットかを判定する。オープン回路ビットが見付かれ
ば、プロセッサは４つのビット欠落モードのうちの一つ
に入り、RAM変数を調整して車の正しい動作を確実なも
のとする。
ビットチェックルーチンに入ると、スタートスイッチ
リレーが開成し（ST−200）、ディジタル信号がリニア
位置エンコーダから読まれる（ST−210）。プロセッサ
は、完全に解放したペダル位置をコードが示すまで（ST
−220）、ディジタル信号からのコードの格納を始めな
い。こうして、ペダルが完全に解放されているときはリ
ニア位置エンコーダが４個のＬビット（16進の０）を常
に出力するので、オープン回路のビットがあっても、ど
のビットがオープン回路かにかかわらず、プロセッサは
リニア位置エンコーダの出力を16進の０になるまで読み
続ける。格納が開始する16進の０はメモリに格納される
最初のコードである（ST−230）。それからプロセッサ
は、車の運転者が加速ペダルを押すのを待つ（SR−24
0）。つまり、リニア位置エンコーダからのコードをモ
ニタすることにより（ST−250）、ペダル位置が変化す
るまで（ST−260）待つ。ペダル位置が変化すると、新
しい位置のコードが前回格納されたコードと共に格納さ
れる。プロセッサはこのようにして、位置コードの読み
取りと格納を続け（ST−270）、やがて９個の位置コー
ドが格納される（ST−280）。完全に解放された位置の
コードを含む９個のコードはそれぞれ４ビット16進数と
してメモリに格納される。
プロセッサが９個のペダル位置コードを格納した時、
プロセッサは、９個の16進コードをメモリに格納された
ルックアップテーブルに含まれる予期されるパターンと
比較する。表IIは、正常動作および４つにビット欠落モ
ードのそれぞれにおけるリニア位置エンコーダの予期さ
れる出力を示している。「全ビット正常」の縦列は、正
常動作における16個のペダル位置のそれぞれに対する予
期グレーコード値と対応する16進コードとを示してい
る。「ビットB1オープン」の縦列は、最小ビット（ビッ
トB1）がオープン回路のときの16位置のそれぞれにおい
てリニア位置エンコーダから出力される４ビットコード
を示している。この縦列は各ペダル位置に対応する16進
コードをも示している。残りの縦列は、ビットB2、ビッ
トB3、またはビットB4がそれぞれオープン回路になった
ときのリニア位置エンコーダ出力を示してある。
表IIIは、ソフトウェアがビットチェックルーチンに
入ったときに、最初の９個のペダル位置に対するすべて
の可能な16進コードを示している。プロセッサは、16進
の０を検出するまでコードの格納を開始しないので、表
IIIの各コードパターンは16進の０で始まる。全ビット
が正常であるときにビットチェックルーチンに入ると、
プロセッサは加速ペダルが位置Ｐ−０に達したときにコ
ードの格納を開始し、運転者がペダルを押すとペダル位
置が位置Ｐ−８に達するまでコードの格納を続ける。
しかしながら、ビットB1がオープン回路になったとき
に格納されるコードパターンは、少し異なる方法で決め
られる。前述のように、前回の位置と同じ位置でもなく
隣接位置でもないペダル位置を示すディジタルコードを
検出しない限り、プロセッサがビットチェックルーチン
に入ることはない。従って、正常動作（全ビット正常）
において予期しないペダル位置が検出されたときに初め
てビットチェックルーチンに入る。一旦ビットチェック
ルーチンに入るとプロセッサは16進の０を読むまではコ
ードの格納を始めない。ビットB1がオープンになると、
プロセッサによって読まれた最初の10進数０は位置Ｐ−
０を表してはおらず、Ｐ−３を表している。この理由は
表IIから分かる。
全ビットが正常であるとき、ペダル位置Ｐ−０および
Ｐ−１の16進コードはそれぞれ16進の０および16進の２
である。ビットB1がオープンのとき、最初の４個のペダ
ル位置はそれぞれ16進の０、16進の２、16進の２および
16進の０で表される。従って、ペダルが位置Ｐ−０と位
置Ｐ−３との間にあるときにビットB1がオープンになる
と、プロセッサはペダルが位置Ｐ−０とＰ−１との間を
動いていると考える。ペダルが位置Ｐ−４に達したとき
に初めて、プロセッサが16進の０から16進の４への予期
せぬ変化を検出し、ビットチェックルーチンに入ると共
にスタートスイッチリレーが開成する。運転者がペダル
を解放したとき、プロセッサによって検出される最初の
16進数０はペダル位置Ｐ−３で生ずる。従って、最初に
読まれる16進数は位置Ｐ−３のものである。運転者がペ
ダルを解放したままにしておくと、プロセッサは第２の
バイト（byte）として位置Ｐ−２およびＰ−１の16進数
２を読み、第３のバイトとして位置Ｐ−０の16進数０を
読む。この時点で、ビットチェックルーチンに入ってか
ら初めてペダルは完全に解放されるが、すでに３個のコ
ードが格納されている。運転者はそれからペダルを押
し、プロセッサは次の６個のディジタルコードを読む。
これは、位置Ｐ−９で読まれる16進のＣで終る。
ビットB3がオープン回路になったときは、２つの区別
し得る９バイトのパターンが読まれることを除いて、同
様の状況が生ずる。表IIは、ビットB3がオープン回路に
なったとき、位置Ｐ−０からＰ−４までの16進コードシ
ーケンスが全ビット正常時の位置Ｐ−０からＰ−３まで
のシーケンスと同じであることを示している。従って、
ペダルが位置Ｐ−０とＰ−４との間にあるときにビット
B3がオープンになると、ペダルが位置Ｐ−５に達するま
でプロセッサは予期せぬ16進コードを検出しない。この
状況で、車が停止した後、プロセッサが16進の０を持ち
始める前に運転者がペダルを解放し始めると、ペダルが
完全に解放されたときに最初の16進数０が読まれる。そ
して運転者がペダルを押すと、続く８個のコードが読ま
れる。その結果得られるバイトパターンは表IIIの「ビ
ットB3オープン」の縦列の右側に示されている。
一方、プロセッサがビットチェックルーチンが入って
16進の０を待ち始めると、ペダルが位置Ｐ−５又はその
先にあり、位置Ｐ−５における16進数０は最初に読まれ
る16進数０となり、位置Ｐ−４からＰ−０の16進コード
は次に読まれる４つのコードとなる。この時点で、ビッ
トチェックルーチンが始まってから始めてペダルが完全
に解放されるが、すでに５個の16進コードが読まれてい
る。運転者が再びペダルを押したときに最初に出現する
４個のコードはプロセッサに読まれる最後の４個とな
る。その結果得られるバイトパターンは、表IIIの「ビ
ットB3オープン」の縦列の左側に示されている。従っ
て、ビットB3がオープンになったときは、ビットチェッ
クルーチンにおいて読まれる２つの区別し得るコードパ
ターンがある。これらの多ビットパターンのために、ビ
ットB3のオープン回路テストは他のオープン回路ビット
のテストと異なるように扱われる。以下にもっと詳しく
説明する。
ビットB2又はビットB4がオープン回路になったとき、
プロセッサは、ペダルが完全に解放された時にコードを
読み始め、全ビット正常時と同様に次の８個の16進コー
ドを読む。ビットB4がオープンになると、最初に出現す
る８個の16進コードは全ビット正常時に出現するものと
同じである。９番目のコードだけが異なっている。９個
のコードをビットチェックルーチンで読むのはこの理由
による。
表IVは、ROMに格納されたルックアップテーブルであ
り、作動しない光スイッチがある場合にそれを検出する
ために用いられる。ビットB4オープン時の16進コードは
９番目まで全ビット正常時のパターンと同一であるの
で、ビットB4オープン時の９個のコードはすべてテーブ
ルに含まれている。しかしながら、ビットB1またはビッ
トB2オープンにとって数個のコードのみが必要である。
ルックアップテーブルはこうしてビットB1またはビット
B2がオープンのときに予期される最初の６個のコードを
含むように生成される。６個のコードはビットB3がオー
プンの可能性を除く必要がある（表III参照）。６個の1
6進コードによって、プロセッサはメモリ内のスペース
を浪費することなく正確にオープンビットを検出するこ
とができる。下記の理由から、ビットB3のルックアップ
テーブルには何の情報も含まれていない。
再び図7Aを参照して、最初の９個のコードが格納され
たのち、プロセッサはビットB4オープンの予期されるバ
イトパターンを表IVから検索する（ST−290）。最初に
格納されるコードはテーブルからの最初のバイトと比較
される（ST−300）。最初に格納されたコードはすべて
のケースで16進数０であるはずなので、プロセッサは、
最初に格納されたコードが最初のバイトに一致（matc
h）しておればビットチェックルーチンの始めに戻り最
初の９個のコードを読み直す。最初に格納されたコード
とテーブルからの最初のバイトとが一致しておれば、２
番目のコードがテーブルからの２番目のバイトと比較さ
れる（ST−310）。一致していなければ、プロセッサは
ビットB2がオープン回路か否かを判定するルーチンに入
る（ST−320）。
「ビットB2オープン」ルーチンは図7Bに示されてい
る。最初のステップは、第２ビットがオープン回路のと
きに予期されるバイトパターンをルックアップテーブル
から検索することである（ST−500）。最初に格納され
たコードはすでに最初のバイトと比較されているので、
プロセッサは第２から第６のコードをテーブルからの対
応するバイトと比較する（ST−510）。コードのいずれ
かが対応するバイトと一致しないときは、プロセッサは
ビットチェックルーチンの始まりに戻る（ST−520）。
すべてのコードが一致すれば、プロセッサは、別のROM
ルックアップテーブルに格納されたデータに従って、オ
ープン回路の第２ビットのRAM変数を初期化する（ST−5
30）。このルックアップテーブルについてさらに詳しく
説明する。
再び図7Aを参照して、２番目に格納されたコードと表
IVの「ビットB4オープン」縦列の対応するバイトとが一
致することをプロセッサが見付けたとき、ビットB2がオ
ープン回路である可能性が除かれる。それからプロセッ
サは第３の格納コードを第３のバイトと比較し（ST−33
0）、一致しないことがわかればビットB1がオープン回
路か否かを判定するルーチンに入る（ST−340）。
図7Cに示すように、「ビットB1オープン」ルーチンは
プロセッサにまずビットB1がオープンのときに予期され
るバイトパターンを表IVから検索することを要求する
（ST−550）。最初の２つのコードはすでにチェックさ
れているので、プロセッサは第３から第６の格納コード
をテーブルからの対応するバイトと比較する（ST−56
0）。いずれかのコードが対応するバイトと一致しない
場合は、プロセッサはビットチェックルーチンの始まり
に戻る（ST−570）。すべてのコードが一致する場合
は、ルックアップテーブルから得られたデータに従って
RAM変数が初期化される（ST−580）。
再び図7Aを参照して、最初の３つのコードが表IVの
「ビットB4オープン」縦列からの対応バイトに一致すれ
ば、第４及び第５の格納コードが対応するバイトと比較
される（ST−350,ST−360）。これらのコードのいずれ
かが一致しない場合は、第３ビットがオープン回路であ
ることが仮定され、プロセッサはRAM変数を初期化して
しかるべく補償を行う（ST−370）。一方、第４及び第
５のバイトが一致するときは、プロセッサは第４ビット
以外のビットがオープン回路である可能性を除く。した
がって、プロセッサが第６から第８の格納されたコード
を対応するバイトと比較したときに（ST−380）、予期
しないコードが見付かればビットチェックルーチンを再
スタートする必要がある（ST−390）。第６から第８の
コード一致し、第９のコードも一致すれば（ST−40
0）、プロセッサはオープン回路第４ビットのRAM変数を
初期化する（ST−410）。一方、第９のコードが「ビッ
トB4オープン」テーブルからの第９バイトに一致しない
場合、プロセッサは全ビットが正常か、または格納され
たコードが誤っているか否かを判定しなければならない
（ST−420）。第９コードが16進のＦであるなら、全ビ
ットは正常でありプロセッサは単に正常動作に戻る（ST
−430）。そうでなければ、プロセッサは再びビットチ
ェックルーチンに入る（ST−440）。
一旦オープン回路のビットを判定すれば、プロセッサ
は、一つのバイパス位置のみを認識することを除いて、
基本的には正常動作時と同一の動作をする。プロセッサ
はリニア位置エンコーダからの信号を読み、その信号が
受入れられる位置を示しているかを判断し、もしそうで
あれば、対応するRAM変数を用いてパルス幅変調信号を
生成する。しかし、正常動作と異なり、オープン回路の
ビットがある場合は、プロセッサはもはや16個のペダル
位置を認識することはしない。その代わりに、ビットB1
またはB2がオープンであれば、プロセッサは６個の位置
（５個の「オン」位置および１個の「オフ」位置）を認
識する。ビットB3がオープンであれば、プロセッサは14
個のペダル位置（13個の「オン」位置および１個の「オ
フ」位置）を認識する。そして、ビットB4がオープンで
あれば、プロセッサは15個のペダル位置（14個の「オ
ン」位置および１個の「オフ」位置）を認識する。使用
できるメモリ容量が限られている場合、ビットB3オープ
ンモード及びビットB4オープンモードはもっと少ない認
識位置に制限される。一実施形態において、ビットB3又
はビットB4がオープンのとき、プロセッサは９個の「オ
ン」位置と１個の「オフ」位置とを認識する。
表IIの「ビットB1オープン」縦列に示されるように、
ビットB1がオープンのとき、出力コードのLSB（the lea
st significant bit）は決してＨレベル（論理“1"）に
ならない。ペダルが完全に解放されたときエンコーダは
16進の０を出力し、ペダルが位置Ｐ−１にあるときエン
コーダは、すべてのビットが正常なときと同様に16進の
２を出力する。しかし、ペダルが位置Ｐ−２に移動して
もエンコーダは16進の２を出力し続け、ペダルが位置Ｐ
−３に移動するとエンコーダは再び16進の０を出力す
る。したがって、ペダルが位置Ｐ−０から位置Ｐ−３へ
移動する際のリニア位置エンコーダの出力シーケンスは
ペダルが位置Ｐ−３から位置Ｐ−０へ移動する際のリニ
ア位置エンコーダの出力シーケンスと同じである。その
結果、プロセッサによって読まれるディジタルコードが
16進の２から16進の０へ変化するとき、プロセッサは、
ペダルが位置Ｐ−１から位置Ｐ−０へ移動したのか、あ
るいは位置Ｐ−２からＰ−３へ移動したのかを識別する
ことができない。したがって、プロセッサは位置Ｐ−０
からＰ−３までを単一のペダル位置として扱わざるを得
ない。それゆえ、ビットB1オープンモードにおける完全
に解放された位置は16進の２又は16進の０によって代表
される。
表ＶはROMに格納されるルックアップテーブルの代表
例であり、４個のビット欠落モードのそれぞれにおける
各加速位置にどの16進出力コードが予期されるかをプロ
セッサが判定するのに用いられる。複数のペダル位置が
しばしば単一のペダル位置として扱われなくてはならな
いので、ルックアップテーブルにおける各記入事項（エ
ントリー）は２桁16進バイト（８ビット）となる。プロ
セッサがビット欠落モードでリニアエンコーダからのビ
ットパターンを読むとき、16進バイトがルックアップテ
ーブルから読まれる。
16進バイトの第１桁がゼロではない場合、プロセッサ
はその桁が16進のＦかどうかを判別しなければならな
い。もしそうであれば、プロセッサは16進バイトを無視
してテーブルから隣接バイト選択する。前述のように、
ビット欠落モードにおいて隣接ペダル位置から識別する
ことができないペダル位置を表すために、16進の“0F"
が用いられる。16進のＦが用いられるのは、ビットが欠
落するとリニアエンコーダは決して16進のＦ（２進の
“1111"を出力しないからである。
16進バイトの第１桁が16進のＦでなければ、プロセッ
サはエンコーダからのビットパターンを第１桁と比較す
る。ビットパターンと桁が一致する場合は、ペダル位置
に対応するPWM周期が生成される（表VI−１およびVI−
Ｂを参照しながら後述する）。ビットパターンが第１桁
と一致しない場合、ビットパターンは16進バイトの第２
桁と比較される。一致が見られない場合、プロセッサは
隣接する16進バイトをテーブルから検索し、それをリニ
アエンコーダからのビットパターンと比較する。
第１ビット欠落モード（ビットB1オープン）におい
て、ペダル位置Ｐ−０のテーブル記載事項（エントリ
ー）は16進の20であり、位置Ｐ−１及びＰ−２のエント
リーは16進の“0F"であり、位置Ｐ−３のエントリーは1
6進の“04"である。したがって、ペダルが位置Ｐ−０に
あるとき、プロセッサは「オフ」位置に対応するPWM信
号を生成する。ペダルが位置Ｐ−０から位置Ｐ−１へ移
動したとき、エンコーダ出力は16進の２に変化するが、
これは位置Ｐ−０のテーブルエントリー（16進の“2
0"）の第２桁に一致する。プロセッサはこのようにして
「オフ」位置Ｐ−０に対応するPWM信号を生成し続け
る。ペダルが位置Ｐ−２に移動したとき、エンコーダ出
力は再びＰ−０テーブルエントリーの第２桁に一致す
る。そしてプロセッサは、エンコーダ出力がペダル位置
Ｐ−３で16進の０に変化したときのように、「オフ」信
号を出力し続ける。
ペダルが位置Ｐ−３からＰ−４へ移動したときに、エ
ンコーダ出力は16進の０から16進の４へ変化する（表I
I）。これはＰ−０テーブルエントリーのいずれの桁に
も一致しない。したがって、プロセッサは次のエントリ
ー、即ち位置Ｐ−１に対応する16進の“0F"を検索す
る。16進の“0F"テーブルエントリーは受入れ得る位置
を表していないので、次のエントリー（位置Ｐ−２の16
進“0F"）が検索される。このエントリーも受入れ得る
位置を表しておらず、プロセッサはこれを無視して位置
Ｐ−３に対応するエントリー（16進の“04"を検索す
る。それからプロセッサはエンコーダ出力を16進バイト
の第１桁と比較し、一致が見付かれば、第１ビット欠落
モードの第１「オン」位置BF−１に対応するPWM信号を
生成し始める。ペダルが位置Ｐ−５に移動したときも同
じ信号が生成される。
表Ｖは、第１ビット欠落モードにおいて、６個の区別
し得るペダル位置が認識されることを示している。これ
らの位置は、BF−０（「オフ」位置）からBF−５（「バ
イパス」位置）までの連続する番号が付される。第２ビ
ット欠落モード（ビットB2オープン）においても同じ位
置番号が認識される。
ビットB3がオープンのとき、および、ビットB4がオー
プンのとき、プロセッサは全部で14個の位置および15個
の位置をそれぞれ認識する。実施形態によっては、メモ
リの制約からプロセッサは、より少ないビット欠落モー
ドに制限される。この状況では、いくつかの位置が同じ
デューティサイクルのPWM信号を有し、PWM出力に使用で
きるデューティサイクルの数が減る。その結果、ペダル
位置の数が効果的に減る。例えば、加速制御器が２キロ
バイトのROMに制限されている場合、第３及び第４モー
ドが10個の認識し得るペダル位置（BF−０からBF−９）
に制限されたときに動作が最適化される。
ビット欠落モードにおいて、プロセッサは入力ポート
のディジタルコードを約175μｓ〜200μｓ毎に読み、そ
れからそのコードを表Ｖの適切な縦列と比較して加速ペ
ダルの位置を判定する。ビット欠落モードにおける読取
り動作の間隔は正常動作におけるそれよりかなり長い。
この理由は、受入れ得るペダル位置をディジタルコード
が表しているか、そして表しているならペダルが予期さ
れる位置にあるか（即ち、ペダル位置が前回の位置と同
じ又は隣接する位置か）を判定するために、プロセッサ
がより多くの処理を行わなければないらいからである。
ビット欠落モードにおいてプロセッサが生成するPWM信
号の周波数は、正常動作のように一定ではないし500Hz
でもない。一旦コードが読まれ加速器の位置が判定され
て受入れられると、プロセッサは適切なRAM変数を用い
て加速器の位置に対応するPWM信号周期を生成する。
表VI−Ａ及びVI−Ｂは、ビットB1又はビットB2がオー
プンのとき、および、ビットB3又はビットB4がオープン
のときのそれぞれについて、受入れ得る加速器位置のそ
れぞれの信号周波数、デューティサイクル、およびアナ
ログ出力電圧を示している。その他のすべての点におい
ては、加速制御器はビット欠落モードでも正常モードと
同様に機能する。これには、ペダルが位置BF−１から位
置BF−０へ移動したときの250msデバウンス遅延が含ま
れる。
以上、本発明の好適な実施形態について説明した。し
かしながら、本発明の範囲はこれに限定されず、添付の
請求の範囲によってのみ限定される。当業者にとって、
他の多くの実施形態や信号デコーダの変形例が本発明の
範囲内にあると認識されるであろう。
フロントページの続き (56)参考文献 特開 昭64−32593（ＪＰ，Ａ) 特開 平６−147921（ＪＰ，Ａ) 特開 平６−347288（ＪＰ，Ａ) 特開 昭64−72620（ＪＰ，Ａ) 特開 平４−170819（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G01D 5/245,5/249 H03M 1/24

Claims (17)

    (57)【特許請求の範囲】
  1. 【請求項１】移動可能な機械装置と共に用いられる信号
    変換器であって、 移動可能な機械装置の位置を示す多ビットディジタル信
    号を受信する入力手段と、 前記多ビットディジタル信号をパルス幅変調された信号
    に変換する手段を有するプロセッサと、 前記パルス幅変調された信号から移動可能な機械装置の
    位置に対応するアナログ電圧を生成するように動作する
    ローパスフィルタと、 前記アナログ電圧がしきい値電圧レベルより下がった時
    にそれを示す動作を行う低電圧検出器 とを備えている信号変換器。
  2. 【請求項２】前記多ビットディジタル信号のデータ特性
    を格納する記憶手段をさらに備えている請求項１記載の
    信号変換器。
  3. 【請求項３】前記多ビットディジタル信号のデータ特性
    が、移動可能な機械装置の認識し得る複数の位置のすべ
    てに対応する二進コードのテーブルを有する請求項２記
    載の信号変換器。
  4. 【請求項４】前記プロセッサが、前記多ビットディジタ
    ル信号のデータ特性を解釈する手段と、解釈されたデー
    タを用いて前記パルス幅変調された信号を生成する手段
    とをさらに有する請求項２記載の信号変換器。
  5. 【請求項５】機械装置の位置に対応する多ビットディジ
    タルコードを生成位置エンコーダと共に用いられる電子
    デコーダであって、 多ビットディジタルコードを受信する入力手段と、 機械装置の位置のデータ特性を含む記憶装置と、 前記ディジタルコードを、機械装置の位置に対応するデ
    ューティサイクルの周期を有するパルス幅変調された信
    号に変換するパルス幅変調手段、前記多ビットディジタ
    ルコードから位置を判定する手段、前記記憶装置から位
    置の特性データを検索する手段、及び、前記特性データ
    を用いてパルス幅変調された信号を生成する手段を有す
    るプロセッサと、 パルス幅変調された信号から機械装置の位置に対応する
    デコードされたアナログ電圧を生成するように動作する
    ローパスフィルタ とを備えている電子デコーダ。
  6. 【請求項６】エンコーダは2X個の位置をエンコードし、
    それぞれの位置は識別し得るＸビットディジタル信号で
    表され、Ｘはゼロより大きい整数であり、前記パルス幅
    変調された信号の周期は2X個の可能なデューティサイク
    ルのうちの一つを有し、前記2X個の可能なデューティサ
    イクルのそれぞれは2X個のリニアな位置の一つに対応し
    ている請求項５記載の電子デコーダ。
  7. 【請求項７】位置がオフ位置であり、前記デコーダがさ
    らに、前記オフ位置に対応する多ビットコードがデコー
    ドされるときに別の電子装置を動作不能にする手段を備
    えている請求項５記載の電子デコーダ。
  8. 【請求項８】前記プロセッサがさらに、 前記多ビットディジタルコードの誤りビットパターンを
    検出する手段と、 前記誤りビットパターンがオープン回路ビットを含んで
    いるか否かを判定する手段と、 前記誤りビットパターンがオープン回路ビットを含んで
    いるときに機械装置の新しい位置を規定する手段と、 前記新しい位置のデータ特性を格納する手段と、 前記新しい位置のデータ特性から前記パルス幅変調され
    た信号を生成する手段 とを備えている請求項５記載の電子デコーダ。
  9. 【請求項９】移動可能な機械装置の位置に対応するアナ
    ログ電圧を生成する方法であって、 移動可能な機械装置の位置を示す多ビットディジタル信
    号を受信するステップと、 前記多ビットディジタル信号を、パルス幅変調された信
    号に変換するステップと、 前記パルス幅変調された信号をフィルタに通すことによ
    り、移動可能な機械装置の位置に対応するアナログ電圧
    を生成するステップと、 前記アナログ電圧がしきい値電圧レベルより下がった時
    にそれを示すステップ とを備えている方法。
  10. 【請求項１０】前記多ビットディジタル信号のデータ特
    性を記憶装置に記憶するステップをさらに含み、前記デ
    ータが、移動可能な機械装置の認識し得るすべての複数
    の位置に対応する二進コードのテーブルを備えている請
    求項９記載の方法。
  11. 【請求項１１】多ビットディジタル信号をパルス幅変調
    された信号に変換する前記ステップが、前記多ビットデ
    ィジタル信号のデータ特性を解釈し、解釈されたデータ
    を用いて前記パルス幅変調された信号を生成することを
    含む請求項10記載の方法。
  12. 【請求項１２】多ビット位置エンコード装置によって出
    力される、機械装置の位置を表すビットパターンにおけ
    るオープン回路ビットを補償する方法であって、 予期されるビットパターンからずれているビットパター
    ンを検出するステップと、 ずれたビットパターンにおけるオープン回路ビットを見
    付けるステップと、 前記オープン回路ビットを有するビットパターンに対応
    する新しい位置を規定するステップ とを備えている方法。
  13. 【請求項１３】前記検出するステップが、ビットパター
    ンを、記憶装置に記憶された予期されるビットパターン
    のテーブルと比較することを含んでいる請求項12記載の
    方法。
  14. 【請求項１４】前記見付けるステップが、複数のずれた
    ビットパターンを読み、複数のずれたパターンのそれぞ
    れを予期される誤りビットパターンの少なくとも一つの
    テーブルと比較することを含んでいる請求項12記載の方
    法。
  15. 【請求項１５】前記規定するステップは、前記オープン
    回路ビットがオープン回路であるときに予期されるビッ
    トパターンのテーブルを記憶装置から検索することを含
    んでいる請求項12記載の方法。
  16. 【請求項１６】新しい位置のそれぞれのデータ特性を記
    憶装置に格納するステップをさらに備え、前記データ
    は、新しい位置が位置エンコード装置によってエンコー
    ドされるときにパルス幅変調された信号を生成するのに
    使用される請求項12記載の方法。
  17. 【請求項１７】加速ペダルを有し、ペダルが押し込まれ
    たときは加速され、ペダルが解放されたときは減速され
    てペダルの位置に応じた速度になる車の速度制御方法で
    あって、 ペダル位置を表す複数のディジタルビットを有するディ
    ジタル信号を生成し、 前記ディジタル信号を予期される信号と比較し、 ディジタル信号が予期される信号に一致しなければ、複
    数のディジタルビットのうちのどれが正しくないかを判
    定し、前記ディジタル信号中の対応するビットが正しく
    ないときのみアクセス可能な速度制御データを含む複数
    セットのデータのうちの一つを選択し、 前記ディジタル信号が予期される信号に一致するとき
    は、前記ディジタル信号中の各ビットが正しいときのみ
    アクセス可能な速度制御データを含む他のデータセット
    を選択し、 前記選択されたセットのデータに従ってパルス幅変調さ
    れた信号を生成し、 パルス幅変調された信号をフィルタに通すことにより、
    ペダル位置に対応する出力DC電圧レベルを生成し、 前記出力DC電圧レベルを用いて車の速度を制御する ステップを備えている方法。
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