JPH04170819A - 直列入力型デジタル―アナログ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本登明は、小型化が必要な産業用装置におけるデジタル
−アナログ変換器に関するものである。

〔従来の技術〕

従来デジタル−アナログ変換器は、村田裕看：マイコン
とセンサのインターフ、イス技術〔応用編３ＰＦ３０９
〜３１２（１９８４，８＞日刊工業新聞社列、および戊
木充看：電子回路ノイズ＆トラブル対策、ＰＰ１０６〜
１０７（１９８１゜１０）ＯＱ出版刊等の文献に述べら
れているように、Ｒ−２型等の抵抗図ｊ！網とアナログ
スイッチを用いたものとなっていた（第５図）。この型
式のものでは、分解能が８ビット程度の分解能のものま
ではモノリシック化され、小型化されているが、分解化
が１０ビット程度以上になると、抵抗の精度から特に直
線性が悪くなりモノリシック化は困難であった。このた
め、分解能が１０ビツト程度以上のものでは抵抗をトリ
ミングして精度を上げたハイブリザト型式のものがはと
九どであり、一つもし曵は複数個のデジタル−アナログ
変換器を集積した集積回路は形も大きく、かつ高価にな
る欠点があった。

〔発明が解決しようとする課題〕

上記従来技術は、分解能が１０ビット程度以上のもので
は、小型化の点で配慮されておらず、産業面に多数のデ
ジタル−アナログ変換器を使用する用途には間層があっ
た。

本発明は、高分解能でかつ小型のテ゛シタルーアナログ
度換器な提供することを目的とする。

（ｍｉｌｌｉを解決するための手段〕 上記目的を達成するために、直列のデータを記憶する第
１のラッチ回路と、第１のラッチ回路出力のデータを記
憶する第２のラッチ回路と、第２のラッチ回路出力のデ
ータによりパルス幅変調を行うカウンタ回路と、カウン
タ回路の出力により電圧もしくは電流をオン／オフする
スイッチと、ローパスフィルタを具備したものである。

〔作　　　用〕

第１のラッチ回路は、直列で入力されるデータを記憶し
、第２のラッチ回路は、第１のラッチ回路出力のデータ
をバッファして、パルス幅変調を行うカウンタ回路にデ
ータを渡す。カウンタ同格出力は電圧もしくは電流をオ
ン／オフするスイッチを制御する。この出力はローバル
フィルタを経日して出力される。

人力するデータとしては、１本のデータラインの他には
、一つないしは数個のクロックがあればよく、入力信号
用ビン数は少な鳴てすむ。パルス幅変調を用いているの
で高分解能においてもディジタル−アナログ変換の直線
性が良いという利点の反面、早い変換ができない欠点が
ある。しかし分解能が１２ビツト（量子化レベル４０９
６）で１　ｍ　５以下〜１００ｍ５の変換時間はできる
ため。

通常の工業用途には十分使うことができる。また、第１
のラッチ回路からカウンタ回路まではデジタルＩＯ回路
技術により大幅に小型化できるので、例えば２〜１０個
の複数個の変換器も小型の工０パッケージに収納するこ
とができる。

〔実　施　例〕

以下、本発明の一実施例を第１図により説明する。

シフトレジスタ１のクロック回路に入力されるクロック
信号１４により、シフトレジスタ１のデータ入力端子に
入力される直列データ■３は、シフトされ、シフトレジ
スタ１内に蓄えられる。シフトレジスタｌの出力は並列
にラッチ回路２に入力される。ラッチ回路２にラッテす
るタイミングは、クロ、り信号人力１４をもとに、ラッ
チ信号発生器３により作成する。ラッチ回路２の出力は
カウンタ回路４に入力された後、クロック回路９の出力
クロックにより、カウントアツプもしくはカウントダウ
ンされ、カウンタ４のキャリー信号もしくはポロー信号
は、入力データに対してパルス幅変調された波形となる
。

カウンタ４出力のパルス＠変調信号は、０ＭＯ８型デー
タスイッチの制御ラインに加えられ、高精度電＃５の出
力を０Ｎ１０ＦＦし、ローパスフィルタ７、出力バッフ
ァＢを経由して出力される。

ローパスフィルタとしては、抵抗−容量網、抵抗−イン
ダクタンス−容量網の受動回路素子を用いる場合と、ス
イッチド　キャパシタやアクティブフィルタ等の能動素
子を月いる場合、あるいはこれらを組合せる場合がある
。能動フィルタは減衰量が大きく＜Ｓ波数が１０倍で６
０〜１００ｄＢ減）、小型化可能という利点がある。

外部からラッチ回路出力のラブチタイミング信号巧を入
力すれば、ラッチ信号発生器３は削除することができる
。

また、ラッチ回路２はクロック信号１４人力とカウンタ
４のパルス幅変換のタイミングが非同期であるため、バ
ッファするための回路である。

なお、シフトレジスタｌ、ラッチ２．ラッチ信号発生器
３．カウンタ４およびクロック回路９はデジタル信号を
扱っているため、アナログ信号な仮う高精度電源５．ス
イーｌテロ、ローパスフィルタ７、出力バッ７ア８とは
別に集積化した方が、より小型化できる場合が多い。

次に、第２図によりｇＪ２の実施例を説明する。

複数のデジタル−アナログ変換出力に対して、１個のデ
ータ入力Ｂと１個のクロック回路１４を用いる。カウン
タ回路４ａ、４ｂ、４ｃ、スイッチ６ａ、６ｂ、６ｃ、
ｏ−パスフィルタ７ａ、７ｂ。

７ｃ、出カバ雫フ１８ｍ、８ｂ、８ｃは各デジタル−ア
ナログ変換器の出力系統毎に設けるが、他の部分は共通
な集積化が可能となり、ＩＣ１個内に多曵のデジタル−
アナログ変換器を構成する二とができる。

次に、４３図により第３の実施例を説明する。

ガータ入力信号１３としてテ′−夕の外にエラーチエツ
ク用信号を含ませ、エラー検出回路ｌＯによりエラーチ
エツクを行ない、エラーが検出された場合には、ラッチ
回路２へのラッチ信号発生器路３からの出力を阻止する
ようにすれば、エラー時に異常なデータが入力されない
。本方式は、データ信号１３が周期的に入力される場合
に有効である。

次に、第４図によりＩＪ４の実施例を説明する。

２段目のラッチ回路として直列入カー直列色力型ラッチ
回路■を用いることができる。なお、ラッチ回路Ｕの出
力をカウンタに入力する際、ダート回路によりラッチ回
路Ｈにも入力することにより、ラッチ回路Ｈの内容は、
カウンタにデータ転送後も保持する二とができる。

〔登明の効果〕

本発明によれば、２本ないしは３木のデータ入力により
、１個ないしは複数個のアナログ出力が得られると共に
、パルス幅変換部までの主！’部分がデジタル化できる
ため高分解能においても小型化が容易であるという効果
がある。

【図面の簡単な説明】

第１図は本発明の一実施例である直列入力型デジタル−
アナログ変換器を示すブロック図、＄２図ないし第４図
は本発明の他の実施例を示すブロック図、第５図は従来
例を示す回路図である。 １・・・・・・シフトレジスタ、２−・・・・・ラッチ
、３・・・・・・ラッチ信号発生器、４・・・・・・カ
ウンタ、５−・・・・・高精ｆｆ［ｊｌｔ、６・・・・
・・スイッチ、７・・・・・・ローパスフ４７１／夕、
８・・−・・出力バサファ、９・・・・・・クロック回
路代理人　弁理士　　小　川　勝　男 、７′

Claims (1)

【特許請求の範囲】
1. １、直列のデータを記憶する第１のラッチ回路と、第１
   のラッチ回路のデータを記憶する第２のラッチ回路と、
   第２のラッチ回路のデータによりパル幅変調を行うカウ
   ンタ回路と、カウンタ回路の出力により電圧もしくは電
   流をオン／オフするスイッチと、ローパスフィルタを具
   備していることを特徴とする直列入力型デジタル−アナ
   ログ変換器。