JP2811686B2 - 論理回路シミュレーションにおける制御条件処理方法 - Google Patents
論理回路シミュレーションにおける制御条件処理方法Info
- Publication number
- JP2811686B2 JP2811686B2 JP63251288A JP25128888A JP2811686B2 JP 2811686 B2 JP2811686 B2 JP 2811686B2 JP 63251288 A JP63251288 A JP 63251288A JP 25128888 A JP25128888 A JP 25128888A JP 2811686 B2 JP2811686 B2 JP 2811686B2
- Authority
- JP
- Japan
- Prior art keywords
- condition
- control
- evaluation
- control condition
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004088 simulation Methods 0.000 title claims description 18
- 238000003672 processing method Methods 0.000 title claims description 9
- 238000011156 evaluation Methods 0.000 claims description 27
- 230000008685 targeting Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路シミュレーションにおける制御条件
処理方法に関し、特にシミュレーション対象素子の状態
の組合せによる制御条件の処理方法に関する。
処理方法に関し、特にシミュレーション対象素子の状態
の組合せによる制御条件の処理方法に関する。
従来、論理回路シミュレーションにおけるこの種の制
御条件処理は、条件中に現れるシミュレーション対象素
子の状態の変化に無関係に、シミュレーション時刻毎に
すべての条件を評価する方式となっていた。
御条件処理は、条件中に現れるシミュレーション対象素
子の状態の変化に無関係に、シミュレーション時刻毎に
すべての条件を評価する方式となっていた。
上述した従来の論理回路シミュレーションにおける制
御条件処理方式は、条件中に現れるシミュレーション対
象素子の状態の変化に無関係に、シミュレーション時刻
毎にすべての条件を評価しているため、以前に真(偽)
と判定された条件は条件中に現れるシミュレーション対
象素子が現時刻まで変化しない場合は必ず真(偽)とな
るにもかかわらず、再び条件を評価するという冗長な処
理を行うため、処理時間が増加する欠点がある。
御条件処理方式は、条件中に現れるシミュレーション対
象素子の状態の変化に無関係に、シミュレーション時刻
毎にすべての条件を評価しているため、以前に真(偽)
と判定された条件は条件中に現れるシミュレーション対
象素子が現時刻まで変化しない場合は必ず真(偽)とな
るにもかかわらず、再び条件を評価するという冗長な処
理を行うため、処理時間が増加する欠点がある。
本発明の論理回路シミュレーションにおける制御条件
処理方式は、素子の状態の組み合わせによる制御条件が
格納される条件テーブルと、素子に関する情報が格納さ
れる素子テーブルと、条件テーブルに格納された制御条
件のうち評価を要する制御条件を示す情報が格納される
要評価条件テーブルとを用いる論理回路シミュレーショ
ンにおける制御条件処理方法であって、条件テーブルに
格納された制御条件から素子の素子名を抽出して当該素
子名に対応する素子テーブルの素子に関する情報と素子
名を抽出した制御条件との間に条件リンクを作成する条
件対応付けステップと、条件対応付けステップの実行
後、論理回路に対してイベントを実行し、当該イベント
の実行の結果、状態の変化した素子を対象素子とするイ
ベント処理ステップと、イベント処理ステップの実行
後、素子テーブルに格納された対象素子に関する条件リ
ンクを調査して当該条件リンクによって示された条件テ
ーブルの制御条件が要評価条件テーブルに登録されてい
るか否かを判定し、当該制御条件が要評価条件テーブル
に登録されていなければ登録し、登録されていれば判定
および登録を対象素子に関する全ての条件リンクに対し
て行なう要評価条件登録ステップと、要評価条件登録ス
テップの実行後、要評価条件テーブルに登録された評価
を要する制御条件を示す情報によって示された条件テー
ブルに格納された制御条件を評価する条件評価ステップ
とを有している。
処理方式は、素子の状態の組み合わせによる制御条件が
格納される条件テーブルと、素子に関する情報が格納さ
れる素子テーブルと、条件テーブルに格納された制御条
件のうち評価を要する制御条件を示す情報が格納される
要評価条件テーブルとを用いる論理回路シミュレーショ
ンにおける制御条件処理方法であって、条件テーブルに
格納された制御条件から素子の素子名を抽出して当該素
子名に対応する素子テーブルの素子に関する情報と素子
名を抽出した制御条件との間に条件リンクを作成する条
件対応付けステップと、条件対応付けステップの実行
後、論理回路に対してイベントを実行し、当該イベント
の実行の結果、状態の変化した素子を対象素子とするイ
ベント処理ステップと、イベント処理ステップの実行
後、素子テーブルに格納された対象素子に関する条件リ
ンクを調査して当該条件リンクによって示された条件テ
ーブルの制御条件が要評価条件テーブルに登録されてい
るか否かを判定し、当該制御条件が要評価条件テーブル
に登録されていなければ登録し、登録されていれば判定
および登録を対象素子に関する全ての条件リンクに対し
て行なう要評価条件登録ステップと、要評価条件登録ス
テップの実行後、要評価条件テーブルに登録された評価
を要する制御条件を示す情報によって示された条件テー
ブルに格納された制御条件を評価する条件評価ステップ
とを有している。
すなわち、本発明では条件登録時に条件中に現れる対
象素子の内部データ構造と該条件の内部データ構造を対
応付け、該対応付けを基に対象素子に演算時に条件評価
の必要性の有無を判定することにより、真(偽)となる
ことが明らかな条件は評価の対象としないようにするこ
とにより、処理の高速化を計っている。
象素子の内部データ構造と該条件の内部データ構造を対
応付け、該対応付けを基に対象素子に演算時に条件評価
の必要性の有無を判定することにより、真(偽)となる
ことが明らかな条件は評価の対象としないようにするこ
とにより、処理の高速化を計っている。
次に、本発明について図面を参照して説明する。
第1図は本発明の一実施例を示す全体機構図で、条件
登録手段1、条件対応付け手段2、イベント処理手段
3、要評価条件登録手段4、イベント登録判定手段5、
要評価条件登録判定手段6、条件評価手段7、制御実行
手段8、停止時刻判定手段9、時刻更新手段10から構成
されている。
登録手段1、条件対応付け手段2、イベント処理手段
3、要評価条件登録手段4、イベント登録判定手段5、
要評価条件登録判定手段6、条件評価手段7、制御実行
手段8、停止時刻判定手段9、時刻更新手段10から構成
されている。
第2図を参照すると、条件対応付け手段2は、素子名
抽出手段21、素子テーブル検索手段22、条件リンク作成
手段23から構成されている。
抽出手段21、素子テーブル検索手段22、条件リンク作成
手段23から構成されている。
第3図は参照すると、要評価条件登録手段4は、条件
リンク終了判定手段31、末登録判定手段32、登録手段33
から構成されている。
リンク終了判定手段31、末登録判定手段32、登録手段33
から構成されている。
第4図は制御条件及び内部データ構造の一例である。
A,B,C及びDはシミュレーション対象素子を示してい
る。条件41はAの状態値1に等しく、かつBの状態がO
に等しい場合にCの状態を表示せよ、条件42はAの状態
値がDの状態値と等しい場合にシミュレーションを停止
せよという制御条件である。
A,B,C及びDはシミュレーション対象素子を示してい
る。条件41はAの状態値1に等しく、かつBの状態がO
に等しい場合にCの状態を表示せよ、条件42はAの状態
値がDの状態値と等しい場合にシミュレーションを停止
せよという制御条件である。
条件41)if A=1 and B=0⇒ trace C 条件42)if A=0 ⇒ stop 素子テーブル43には素子名、状態値、条件テーブル44
との対応付けを行う条件リンクのポインタ等が、条件テ
ーブル44には条件評価、制御実行に必要な情報が、要評
価条件テーブル45には条件テーブル44へのポインタが格
納されている。
との対応付けを行う条件リンクのポインタ等が、条件テ
ーブル44には条件評価、制御実行に必要な情報が、要評
価条件テーブル45には条件テーブル44へのポインタが格
納されている。
次に本実施例の動作について、図面を参照して説明す
る。
る。
制御条件が投入されると、条件登録手段1はこれを内
部データ構造に変換し、条件テーブル44に格納する。次
に条件対応付け手段2は素子名抽出手段21により条件中
に現れる素子名を抽出し、素子テーブル検索手段22によ
り素子テーブル43から対応する場所を検索し、条件リン
ク作成手段23により素子テーブル43と条件テーブル44を
対応付ける条件リンクを作成する。例えば第4図の条件
41、条件42に対しては、素子テーブル上のAから条件テ
ーブル上の条件41、条件42をBから条件41を、Dから条
件42をそれぞれ結ぶリンクが作成される。次に、シミュ
レーションの実行が始まるとイベント処理手段3は、現
在時刻における素子の状態値を求め、以降の時刻におけ
る演算対象となる素子の登録を行う。要評価条件登録手
段4は、イベント処理手段3により現在時刻において状
態値が変化した素子に関して条件リンク終了判定手段31
により、条件リンクが終了かの判定を行い、終了してい
ない場合は、末登録判定手段32により要評価条件テーブ
ル45に既に対応する条件が登録されているか否かを判定
し、されていない場合のみ登録手段33により対応する条
件へのポインタを要評価条件テーブル45へ登録する。個
々の素子に対応する条件は一般に複数存在するため、本
処理は条件リンクが終了するまで続けられる。本処理は
例えば第4図において、素子Dの状態値が変化した場合
に、要評価条件テーブル45に条件テーブル44上の条件42
へのポインタを登録することを意味する。次に、イベン
ト登録判定手段5は、同一時刻における他の演算すべき
対象素子の有無を判定し、存在する場合はイベント処理
手段3からの処理を繰り返す。存在しない場合は、要評
価条件登録判定手段6は、要評価条件テーブル45への登
録の有無を判定し、登録が有れば、条件評価手段7は対
応する条件を評価する。制御実行手段8は、現在時刻で
真となった条件、あるいは過去において真となった条件
で、その状態が現在も変化していないものに対応する制
御を実行する。次に、停止時刻判定手段9は、シミュレ
ーションを停止する時刻か否かの判定を行い、停止時刻
でない場合は、時刻更新手段10により時刻を更新した
後、イベント処理手段3からの処理を繰り返す。
部データ構造に変換し、条件テーブル44に格納する。次
に条件対応付け手段2は素子名抽出手段21により条件中
に現れる素子名を抽出し、素子テーブル検索手段22によ
り素子テーブル43から対応する場所を検索し、条件リン
ク作成手段23により素子テーブル43と条件テーブル44を
対応付ける条件リンクを作成する。例えば第4図の条件
41、条件42に対しては、素子テーブル上のAから条件テ
ーブル上の条件41、条件42をBから条件41を、Dから条
件42をそれぞれ結ぶリンクが作成される。次に、シミュ
レーションの実行が始まるとイベント処理手段3は、現
在時刻における素子の状態値を求め、以降の時刻におけ
る演算対象となる素子の登録を行う。要評価条件登録手
段4は、イベント処理手段3により現在時刻において状
態値が変化した素子に関して条件リンク終了判定手段31
により、条件リンクが終了かの判定を行い、終了してい
ない場合は、末登録判定手段32により要評価条件テーブ
ル45に既に対応する条件が登録されているか否かを判定
し、されていない場合のみ登録手段33により対応する条
件へのポインタを要評価条件テーブル45へ登録する。個
々の素子に対応する条件は一般に複数存在するため、本
処理は条件リンクが終了するまで続けられる。本処理は
例えば第4図において、素子Dの状態値が変化した場合
に、要評価条件テーブル45に条件テーブル44上の条件42
へのポインタを登録することを意味する。次に、イベン
ト登録判定手段5は、同一時刻における他の演算すべき
対象素子の有無を判定し、存在する場合はイベント処理
手段3からの処理を繰り返す。存在しない場合は、要評
価条件登録判定手段6は、要評価条件テーブル45への登
録の有無を判定し、登録が有れば、条件評価手段7は対
応する条件を評価する。制御実行手段8は、現在時刻で
真となった条件、あるいは過去において真となった条件
で、その状態が現在も変化していないものに対応する制
御を実行する。次に、停止時刻判定手段9は、シミュレ
ーションを停止する時刻か否かの判定を行い、停止時刻
でない場合は、時刻更新手段10により時刻を更新した
後、イベント処理手段3からの処理を繰り返す。
第5図は先に示した一実施例の要評価条件登録手段4
を第6図に示す別の内部データ構造に対して実現した場
合の実施例の構成図であり、条件カウンタ初期化手段5
1、条件カウンタ比較判定手段52、末登録判定手段53、
登録手段54、条件カウンタ更新手段55から構成されてい
る。
を第6図に示す別の内部データ構造に対して実現した場
合の実施例の構成図であり、条件カウンタ初期化手段5
1、条件カウンタ比較判定手段52、末登録判定手段53、
登録手段54、条件カウンタ更新手段55から構成されてい
る。
第6図は第4図と同一の条件に対する内部データ構造
であるが、素子テーブル61は素子テーブル43と比較し
て、リンクポインタの代わりに素子に対応する条件数、
条件テーブル44へのリンク情報を持つ条件リンクテーブ
ル62の開始位置情報を持っている。
であるが、素子テーブル61は素子テーブル43と比較し
て、リンクポインタの代わりに素子に対応する条件数、
条件テーブル44へのリンク情報を持つ条件リンクテーブ
ル62の開始位置情報を持っている。
次に図面を参照して要評価条件登録手段4の動作を説
明する。
明する。
第1図のイベント処理手段3が終了すると、条件カウ
ンタ初期化手段51により条件カウンタを0に初期化し、
次に条件カウンタ比較判定手段52により、カウンタの値
と素子テーブル61中の条件数を比較する。値が一致して
いれば終了し、不一致の場合は素子テーブル61中の開始
位置にカウンタの値を加えた場合の条件リンクテーブル
62がさす条件テーブル44中の条件が、要評価条件テーブ
ル45に既に登録されているか否かを、末登録判定手段53
により判定し、されていない場合のみ登録手段54により
対応する条件へのポインタを要評価条件テーブル45へ登
録し、条件カウンタ更新手段55により条件カウンタを1
進めて条件カウンタ比較手段52へ戻る。
ンタ初期化手段51により条件カウンタを0に初期化し、
次に条件カウンタ比較判定手段52により、カウンタの値
と素子テーブル61中の条件数を比較する。値が一致して
いれば終了し、不一致の場合は素子テーブル61中の開始
位置にカウンタの値を加えた場合の条件リンクテーブル
62がさす条件テーブル44中の条件が、要評価条件テーブ
ル45に既に登録されているか否かを、末登録判定手段53
により判定し、されていない場合のみ登録手段54により
対応する条件へのポインタを要評価条件テーブル45へ登
録し、条件カウンタ更新手段55により条件カウンタを1
進めて条件カウンタ比較手段52へ戻る。
以上説明したように本発明は、条件登録時に条件中に
現れる対象素子の内部データ構造と条件の内部データ構
造を対応付け、これを基に対象素子の演算時に条件評価
の必要性の有無を判定することにより、真(偽)となる
ことが明らかな条件は評価の対象としていないため、処
理時間を短縮できる効果がある。
現れる対象素子の内部データ構造と条件の内部データ構
造を対応付け、これを基に対象素子の演算時に条件評価
の必要性の有無を判定することにより、真(偽)となる
ことが明らかな条件は評価の対象としていないため、処
理時間を短縮できる効果がある。
第1図は本発明の論理回路シミュレーションにおける制
御条件処理方式の一実施例を示す全体構成を示すフロー
図、第2図は第1図の条件対応付け手段2の構成を示す
フロー図、第3図は第1図の要評価条件登録手段4の構
成を示すフロー図、第4図は制御条件及び内部データ構
造の一例を示す図、第5図は第1図の要評価条件登録手
段4を別の内部データ構造に対して実現した場合の実施
例2の構成を示す図、第6図は内部データ構造の一例を
示す図である。
御条件処理方式の一実施例を示す全体構成を示すフロー
図、第2図は第1図の条件対応付け手段2の構成を示す
フロー図、第3図は第1図の要評価条件登録手段4の構
成を示すフロー図、第4図は制御条件及び内部データ構
造の一例を示す図、第5図は第1図の要評価条件登録手
段4を別の内部データ構造に対して実現した場合の実施
例2の構成を示す図、第6図は内部データ構造の一例を
示す図である。
Claims (1)
- 【請求項1】素子の状態の組み合わせによる制御条件が
格納される条件テーブルと、前記素子に関する情報が格
納される素子テーブルと、前記条件テーブルに格納され
た前記制御条件のうち評価を要する制御条件を示す情報
が格納される要評価条件テーブルとを用いる論理回路シ
ミュレーションにおける制御条件処理方法であって、 前記条件テーブルに格納された前記制御条件から前記素
子の素子名を抽出して当該素子名に対応する前記素子テ
ーブルの素子に関する情報と素子名を抽出した制御条件
との間に条件リンクを作成する条件対応付けステップ
と、 前記条件対応付けステップの実行後、論理回路に対して
イベントを実行し、当該イベントの実行の結果、状態の
変化した素子を対象素子とするイベント処理ステップ
と、 前記イベント処理ステップの実行後、前記素子テーブル
に格納された前記対象素子に関する条件リンクを調査し
て当該条件リンクによって示された前記条件テーブルの
制御条件が前記要評価条件テーブルに登録されているか
否かを判定し、当該制御条件が前記要評価条件テーブル
に登録されていなければ登録し、登録されていれば前記
判定および前記登録を前記対象素子に関する全ての条件
リンクに対して行なう要評価条件登録ステップと、 前記要評価条件登録ステップの実行後、前記要評価条件
テーブルに登録された前記評価を要する制御条件を示す
情報によって示された前記条件テーブルに格納された制
御条件を評価する条件評価ステップとを有することを特
徴とする論理回路シミュレーションにおける制御条件処
理方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63251288A JP2811686B2 (ja) | 1988-10-04 | 1988-10-04 | 論理回路シミュレーションにおける制御条件処理方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63251288A JP2811686B2 (ja) | 1988-10-04 | 1988-10-04 | 論理回路シミュレーションにおける制御条件処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0298677A JPH0298677A (ja) | 1990-04-11 |
| JP2811686B2 true JP2811686B2 (ja) | 1998-10-15 |
Family
ID=17220576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63251288A Expired - Lifetime JP2811686B2 (ja) | 1988-10-04 | 1988-10-04 | 論理回路シミュレーションにおける制御条件処理方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2811686B2 (ja) |
-
1988
- 1988-10-04 JP JP63251288A patent/JP2811686B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0298677A (ja) | 1990-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5845064A (en) | Method for testing and verification of a CPU using a reference model | |
| US7139936B2 (en) | Method and apparatus for verifying the correctness of a processor behavioral model | |
| JP2001522084A (ja) | 機械語記述からisaシミュレータとアセンブラを生成する方法 | |
| JP2811686B2 (ja) | 論理回路シミュレーションにおける制御条件処理方法 | |
| US7996200B2 (en) | Transaction-based system and method for abstraction of hardware designs | |
| US20040034852A1 (en) | Simulation method and simulation system of instruction scheduling | |
| JP2893989B2 (ja) | 電子レジスタ | |
| JP3196985B2 (ja) | データパス表示装置 | |
| JPS6049937B2 (ja) | マイクロプログラム制御のデ−タ処理装置 | |
| US5212783A (en) | System which directionally sums signals for identifying and resolving timing inconsistencies | |
| JP2606658B2 (ja) | 論理シミュレータおよび制御方法 | |
| JP2970600B2 (ja) | 論理シミュレーション方式 | |
| JP2616613B2 (ja) | プログラマブルコントローラ | |
| JP3492588B2 (ja) | 網羅率測定装置及び網羅率測定方法 | |
| JP2629359B2 (ja) | 論理シミュレータ | |
| JPH0831110B2 (ja) | 論理シミュレーションシステム | |
| JPH0550024B2 (ja) | ||
| JPH07239867A (ja) | 期待値照合装置および方法 | |
| JPH02287737A (ja) | テスト項目自動設計方式 | |
| JPH03105487A (ja) | マイクロプロセッサ | |
| JPH06203091A (ja) | 論理シミュレータおよびその制御方法 | |
| JPH0713818B2 (ja) | マイクロプロセッサ | |
| JPH0660143A (ja) | 論理回路の遅延解析システム | |
| JPS60247709A (ja) | プログラマブル・コントロ−ラ | |
| JPH07121403A (ja) | プログラムのカバレージモニタを備えた計算機 |