JP2798029B2 - 低電圧動作ｃｍｌ回路の電源電圧補償回路 - Google Patents
低電圧動作ｃｍｌ回路の電源電圧補償回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に電流切換え型論理回路（カレントモードロ
ジック、「ＣＭＬ回路」という）を有する半導体論理回
路装置に関する。
に関し、特に電流切換え型論理回路（カレントモードロ
ジック、「ＣＭＬ回路」という）を有する半導体論理回
路装置に関する。
【０００２】
【従来の技術】従来のＣＭＬ回路の一例を図４に示す。
図４に示すように、エミッタが共通接続された差動対ト
ランジスタＱ１、Ｑ２のコレクタはそれぞれ抵抗ＲＣ
１、ＲＣ２を介して高電位側電源ＧＮＤに接続され、共
通接続されたエミッタは抵抗ＲＳ１を介して低電位側電
源ＶＥＥに接続され、差動対トランジスタＱ１、Ｑ２の
ベースには入力信号ＩＮと基準電圧Ｖｒｅｆが入力さ
れ、抵抗ＲＣ１に現れる電圧降下を論理振幅とする出力
信号を出力端子ＯＵＴから取り出している。
図４に示すように、エミッタが共通接続された差動対ト
ランジスタＱ１、Ｑ２のコレクタはそれぞれ抵抗ＲＣ
１、ＲＣ２を介して高電位側電源ＧＮＤに接続され、共
通接続されたエミッタは抵抗ＲＳ１を介して低電位側電
源ＶＥＥに接続され、差動対トランジスタＱ１、Ｑ２の
ベースには入力信号ＩＮと基準電圧Ｖｒｅｆが入力さ
れ、抵抗ＲＣ１に現れる電圧降下を論理振幅とする出力
信号を出力端子ＯＵＴから取り出している。
【０００３】従来のＣＭＬ回路の別の構成例を図５に示
す。図５に示すように、このＣＭＬ回路は、差動対トラ
ンジスタＱ１、Ｑ２の共通接続されたエミッタに接続さ
れ定電流源として作用するトランジスタＱＳが付加され
ており、トランジスタＱＳのベースにはバイアス制御信
号ＶＣＳが入力され、エミッタは抵抗ＲＳ２を介して低
電位側電源ＶＥＥに接続されている。
す。図５に示すように、このＣＭＬ回路は、差動対トラ
ンジスタＱ１、Ｑ２の共通接続されたエミッタに接続さ
れ定電流源として作用するトランジスタＱＳが付加され
ており、トランジスタＱＳのベースにはバイアス制御信
号ＶＣＳが入力され、エミッタは抵抗ＲＳ２を介して低
電位側電源ＶＥＥに接続されている。
【０００４】
【発明が解決しようとする課題】図４に示す従来のＣＭ
Ｌ回路において、出力の論理振幅は電源電圧に依存す
る。すなわち、Ｈｉｇｈの論理レベルは低電位側電源Ｖ
ＥＥの電位とは無関係に高電位側電源ＧＮＤの電位とさ
れ、一方、Ｌｏｗの論理レベルは抵抗ＲＣ１またはＲＣ
２における電圧降下で定められる。
Ｌ回路において、出力の論理振幅は電源電圧に依存す
る。すなわち、Ｈｉｇｈの論理レベルは低電位側電源Ｖ
ＥＥの電位とは無関係に高電位側電源ＧＮＤの電位とさ
れ、一方、Ｌｏｗの論理レベルは抵抗ＲＣ１またはＲＣ
２における電圧降下で定められる。
【０００５】抵抗ＲＣ１またはＲＣ２における電圧降下
はそれぞれの抵抗に流れる電流に依存し、その電流値は
実質的に抵抗ＲＳ１に流れる電流値に等しい。トランジ
スタＱ１のベースとエミッタ間の電圧は一定の値であ
り、その値をＶＦとすると、抵抗ＲＳ１の両端の電圧
は、Ｈｉｇｈの論理レベルと低電位側電源ＶＥＥ電位と
の電位差、すなわちＧＮＤ電位とＶＥＥ電位の電位差、
からＶＦを引いた値となる。
はそれぞれの抵抗に流れる電流に依存し、その電流値は
実質的に抵抗ＲＳ１に流れる電流値に等しい。トランジ
スタＱ１のベースとエミッタ間の電圧は一定の値であ
り、その値をＶＦとすると、抵抗ＲＳ１の両端の電圧
は、Ｈｉｇｈの論理レベルと低電位側電源ＶＥＥ電位と
の電位差、すなわちＧＮＤ電位とＶＥＥ電位の電位差、
からＶＦを引いた値となる。
【０００６】従って、抵抗ＲＳ１に流れる電流、すなわ
ち抵抗ＲＣ１またはＲＣ２に流れる電流は低電位側電源
ＶＥＥの電位が低くなればその電流値は大となり、この
ため、低電位側電源ＶＥＥの電位が低くなれば、出力Ｌ
ｏｗの論理レベルは低くなる。
ち抵抗ＲＣ１またはＲＣ２に流れる電流は低電位側電源
ＶＥＥの電位が低くなればその電流値は大となり、この
ため、低電位側電源ＶＥＥの電位が低くなれば、出力Ｌ
ｏｗの論理レベルは低くなる。
【０００７】このように、図４に示した従来のＣＭＬ回
路は、低電位側電源ＶＥＥの電位が低くなると、論理振
幅が大きくなる。そして、トランジスタＱ１のベースと
コレクタ間の電圧は論理振幅に等しいため、論理振幅が
大きくなるとトランジスタＱ１は飽和し、このため高速
動作しなくなるという問題点を有する。
路は、低電位側電源ＶＥＥの電位が低くなると、論理振
幅が大きくなる。そして、トランジスタＱ１のベースと
コレクタ間の電圧は論理振幅に等しいため、論理振幅が
大きくなるとトランジスタＱ１は飽和し、このため高速
動作しなくなるという問題点を有する。
【０００８】図４に示した従来のＣＭＬ回路の問題点を
改善したものが、図５に示した従来のＣＭＬ回路であ
る。図５に示した従来のＣＭＬ回路において、出力Ｌｏ
ｗの論理レベルは定電流源に流れる電流（トランジスタ
ＱＳのエミッタ抵抗ＲＳ２に流れる電流）で決定され、
この定電流は電源電圧に対して一定とされる。
改善したものが、図５に示した従来のＣＭＬ回路であ
る。図５に示した従来のＣＭＬ回路において、出力Ｌｏ
ｗの論理レベルは定電流源に流れる電流（トランジスタ
ＱＳのエミッタ抵抗ＲＳ２に流れる電流）で決定され、
この定電流は電源電圧に対して一定とされる。
【０００９】しかしながら、図５に示すＣＭＬ回路にお
いては、定電流回路を構成するトランジスタＱＳが存在
するため、低電圧化するうえで不利である。すなわち、
トランジスタのコレクタとエミッタ間の最小電圧には限
界がある。この限界はトランジスタの飽和電圧で決定さ
れ、その値は素子の特性にもよるが、通常、４００（ｍ
Ｖ）程度とされている。
いては、定電流回路を構成するトランジスタＱＳが存在
するため、低電圧化するうえで不利である。すなわち、
トランジスタのコレクタとエミッタ間の最小電圧には限
界がある。この限界はトランジスタの飽和電圧で決定さ
れ、その値は素子の特性にもよるが、通常、４００（ｍ
Ｖ）程度とされている。
【００１０】抵抗ＲＳ１と抵抗ＲＣ１の電圧を３５０
（ｍＶ）以上とすれば、図５に示したＣＭＬ回路におけ
る電源電圧の限界は１．５（Ｖ）から２（Ｖ）程度であ
る。
（ｍＶ）以上とすれば、図５に示したＣＭＬ回路におけ
る電源電圧の限界は１．５（Ｖ）から２（Ｖ）程度であ
る。
【００１１】このため、例えば１．５（Ｖ）以下の低電
圧電源においても、ＣＭＬ論理振幅の電源電圧に対する
依存性を低減することができる新たな回路技術が必要と
されている。
圧電源においても、ＣＭＬ論理振幅の電源電圧に対する
依存性を低減することができる新たな回路技術が必要と
されている。
【００１２】低電圧電源においても安定動作可能なＣＭ
Ｌ（ＥＣＬ）論理回路を提供することを目的として、例
えば特開平２−９０８０９号公報には、図６に示すよう
に、差動対トランジスタの定電流源としてのトランジス
タを電源端子ＶＥＥに直接接続した構成が提案されてい
る。すなわち、図６に示す回路は低電圧化のため定電流
源をトランジスタのみで構成している。
Ｌ（ＥＣＬ）論理回路を提供することを目的として、例
えば特開平２−９０８０９号公報には、図６に示すよう
に、差動対トランジスタの定電流源としてのトランジス
タを電源端子ＶＥＥに直接接続した構成が提案されてい
る。すなわち、図６に示す回路は低電圧化のため定電流
源をトランジスタのみで構成している。
【００１３】図６に示す回路における、低電圧化の限界
は、差動対を構成するトランジスタＱ１のベース−エミ
ッタ間の電圧と、定電流源を構成するトランジスタＱＳ
のコレクタ−エミッタ間の電圧で決定され、電源電圧の
限界はおよそ１．２（Ｖ）である。
は、差動対を構成するトランジスタＱ１のベース−エミ
ッタ間の電圧と、定電流源を構成するトランジスタＱＳ
のコレクタ−エミッタ間の電圧で決定され、電源電圧の
限界はおよそ１．２（Ｖ）である。
【００１４】本発明は、上記従来技術の問題点に鑑みて
なされたものであって、好ましくは１．２（Ｖ）以下の
低電源電圧でも動作可能であり、且つ電源電圧の変動に
対する論理振幅の変動が小さなＣＭＬ回路を提供するこ
とを目的とする。
なされたものであって、好ましくは１．２（Ｖ）以下の
低電源電圧でも動作可能であり、且つ電源電圧の変動に
対する論理振幅の変動が小さなＣＭＬ回路を提供するこ
とを目的とする。
【００１５】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、エミッタが共通接続されコレクタがそれ
ぞれ第１、第２の負荷抵抗素子を介して第１の電源に接
続されてなる第１、第２のトランジスタを備え、共通接
続された前記エミッタは第３の抵抗を介して前記第１の
電源よりも低電源電位の第２の電源に接続され、前記第
１、第２のトランジスタの一方のトランジスタのベース
には入力信号が入力され、他方のトランジスタのベース
には基準電圧または前記入力信号の相補信号が入力さ
れ、前記第１、第２のトランジスタのコレクタと前記第
１、第２の負荷抵抗素子との接続点から出力信号を取り
出してなるＣＭＬ回路と、前記第１、第２のトランジス
タのコレクタと前記第１、第２の負荷抵抗素子との各接
続点と、前記第２の電源と、の間にそれぞれ挿入される
第３、第４のトランジスタを含み、前記第３、第４のト
ランジスタは、それぞれ前記第１、第２のトランジスタ
のコレクタ電位がＨｉｇｈレベルの時にオン状態とさ
れ、前記第１の電源側からＨｉｇｈレベルのコレクタに
接続する前記第１又は第２の負荷抵抗素子を介してオン
状態とされた前記第３又は第４のトランジスタから前記
第２の電源側に向かって電流が流れ、前記第３、第４の
トランジスタは、前記第１、第２のトランジスタのコレ
クタ電位がＬｏｗレベルの時にはオフ状態とされ前記第
２の電源側に向かう電流が流れないように切替制御する
レベル制限回路と、を備える。
め、本発明は、エミッタが共通接続されコレクタがそれ
ぞれ第１、第２の負荷抵抗素子を介して第１の電源に接
続されてなる第１、第２のトランジスタを備え、共通接
続された前記エミッタは第３の抵抗を介して前記第１の
電源よりも低電源電位の第２の電源に接続され、前記第
１、第２のトランジスタの一方のトランジスタのベース
には入力信号が入力され、他方のトランジスタのベース
には基準電圧または前記入力信号の相補信号が入力さ
れ、前記第１、第２のトランジスタのコレクタと前記第
１、第２の負荷抵抗素子との接続点から出力信号を取り
出してなるＣＭＬ回路と、前記第１、第２のトランジス
タのコレクタと前記第１、第２の負荷抵抗素子との各接
続点と、前記第２の電源と、の間にそれぞれ挿入される
第３、第４のトランジスタを含み、前記第３、第４のト
ランジスタは、それぞれ前記第１、第２のトランジスタ
のコレクタ電位がＨｉｇｈレベルの時にオン状態とさ
れ、前記第１の電源側からＨｉｇｈレベルのコレクタに
接続する前記第１又は第２の負荷抵抗素子を介してオン
状態とされた前記第３又は第４のトランジスタから前記
第２の電源側に向かって電流が流れ、前記第３、第４の
トランジスタは、前記第１、第２のトランジスタのコレ
クタ電位がＬｏｗレベルの時にはオフ状態とされ前記第
２の電源側に向かう電流が流れないように切替制御する
レベル制限回路と、を備える。
【００１６】本発明において、前記レベル制限回路の前
記第３、第４のトランジスタは、それぞれ前記第１、第
２のトランジスタのコレクタ電位がＬｏｗレベルの時に
は、オフ状態とされ前記第２の電源側に向かう電流が流
れないように切替えられる。
記第３、第４のトランジスタは、それぞれ前記第１、第
２のトランジスタのコレクタ電位がＬｏｗレベルの時に
は、オフ状態とされ前記第２の電源側に向かう電流が流
れないように切替えられる。
【００１７】本発明においては、低電圧化を実現するた
め、従来のＣＭＬ回路（図４参照）と同様に、差動対ト
ランジスタの共通接続されたエミッタからは、抵抗のみ
を介して低電位側電源（第２の電源）ＶＥＥに接続し、
さらに電源電圧ＶＥＥの変動に対して論理振幅を安定化
するため、定電流源回路により出力Ｌｏｗレベルを一定
に保つ代わりに、電源ＶＥＥの電位が低くなるととも
に、Ｈｉｇｈレベルも低くなるように、出力がＨｉｇｈ
のときのみ出力端子から低電位側電源ＶＥＥに向かって
電流を流すための回路を出力にそれぞれ付加し、これに
より電源電圧ＶＥＥの変動に対して論理振幅を略一定範
囲に保つことが可能とされ、論理振幅の電源電圧依存性
を低減し、動作の安定化を達成したものである。
め、従来のＣＭＬ回路（図４参照）と同様に、差動対ト
ランジスタの共通接続されたエミッタからは、抵抗のみ
を介して低電位側電源（第２の電源）ＶＥＥに接続し、
さらに電源電圧ＶＥＥの変動に対して論理振幅を安定化
するため、定電流源回路により出力Ｌｏｗレベルを一定
に保つ代わりに、電源ＶＥＥの電位が低くなるととも
に、Ｈｉｇｈレベルも低くなるように、出力がＨｉｇｈ
のときのみ出力端子から低電位側電源ＶＥＥに向かって
電流を流すための回路を出力にそれぞれ付加し、これに
より電源電圧ＶＥＥの変動に対して論理振幅を略一定範
囲に保つことが可能とされ、論理振幅の電源電圧依存性
を低減し、動作の安定化を達成したものである。
【００１８】
【発明の実施の形態】本発明を実施の形態を図面を参照
して以下に説明する。図１は、本発明の一実施形態の回
路構成を示す図である。
して以下に説明する。図１は、本発明の一実施形態の回
路構成を示す図である。
【００１９】本実施形態に係るＣＭＬ回路は、エミッタ
が共通接続されて抵抗ＲＳ１を介して低電位側電源ＶＥ
Ｅに接続され、ベースに相補入力信号ＩＮ、ＩＮＢ（記
号「Ｂ」は相補信号を示す）をそれぞれ入力し、コレク
タがそれぞれ抵抗ＲＣ１、ＲＣ２を介して高電位側電源
ＧＮＤに接続されてなる差動対トランジスタＱ１、Ｑ２
を備え、差動対トランジスタＱ１、Ｑ２のコレクタから
相補出力ＯＵＴ、ＯＵＴＢが取り出されている。さら
に、本実施形態においては、低電位側電源ＶＥＥの電圧
変動に対する出力論理振幅の変動を低減するため、出力
端子にはＨｉｇｈ（ハイ）レベル制御回路が付加されて
いる。
が共通接続されて抵抗ＲＳ１を介して低電位側電源ＶＥ
Ｅに接続され、ベースに相補入力信号ＩＮ、ＩＮＢ（記
号「Ｂ」は相補信号を示す）をそれぞれ入力し、コレク
タがそれぞれ抵抗ＲＣ１、ＲＣ２を介して高電位側電源
ＧＮＤに接続されてなる差動対トランジスタＱ１、Ｑ２
を備え、差動対トランジスタＱ１、Ｑ２のコレクタから
相補出力ＯＵＴ、ＯＵＴＢが取り出されている。さら
に、本実施形態においては、低電位側電源ＶＥＥの電圧
変動に対する出力論理振幅の変動を低減するため、出力
端子にはＨｉｇｈ（ハイ）レベル制御回路が付加されて
いる。
【００２０】図１において、出力ＯＵＴのＨｉｇｈレベ
ル制御回路は、トランジスタＱ３と抵抗Ｒ１、Ｒ２、Ｒ
３から構成されている。より詳細には、トランジスタＱ
１のコレクタ、負荷抵抗ＲＣ１、及び出力端子ＯＵＴの
共通接続点にコレクタを接続し、エミッタを抵抗Ｒ３を
介して低電位側電源ＶＥＥに接続し、出力ＯＵＴと低電
位側電源ＶＥＥ間に直列形態に接続された抵抗Ｒ１、Ｒ
２で分圧した電位をベース電位として入力するトランジ
スタＱ３から構成されている。同様にして、出力ＯＵＴ
の相補出力である出力ＯＵＴＢのＨｉｇｈレベル制御回
路はトランジスタＱ４と抵抗Ｒ４、Ｒ５、Ｒ６から構成
されている。
ル制御回路は、トランジスタＱ３と抵抗Ｒ１、Ｒ２、Ｒ
３から構成されている。より詳細には、トランジスタＱ
１のコレクタ、負荷抵抗ＲＣ１、及び出力端子ＯＵＴの
共通接続点にコレクタを接続し、エミッタを抵抗Ｒ３を
介して低電位側電源ＶＥＥに接続し、出力ＯＵＴと低電
位側電源ＶＥＥ間に直列形態に接続された抵抗Ｒ１、Ｒ
２で分圧した電位をベース電位として入力するトランジ
スタＱ３から構成されている。同様にして、出力ＯＵＴ
の相補出力である出力ＯＵＴＢのＨｉｇｈレベル制御回
路はトランジスタＱ４と抵抗Ｒ４、Ｒ５、Ｒ６から構成
されている。
【００２１】図１において、出力ＯＵＴと出力ＯＵＴＢ
は同様の動作をするので、出力ＯＵＴについて説明す
る。
は同様の動作をするので、出力ＯＵＴについて説明す
る。
【００２２】ＣＭＬ回路を構成するための抵抗素子ＲＣ
１、ＲＣ２の抵抗値は互いに同一の値とされ、また差動
対トランジスタＱ１、Ｑ２の共通エミッタと低電位側電
源ＶＥＥ間に接続された抵抗ＲＳ１の抵抗値は、抵抗
（負荷抵抗）ＲＣ１の抵抗値と同等ないし２分の１程度
の値が好適とされる。また、Ｈｉｇｈレベル制限回路を
構成する抵抗素子のうち、分圧抵抗Ｒ１、Ｒ２の抵抗値
は負荷抵抗ＲＣ１の好ましくは１５倍から１００倍程度
の値とされ、分圧抵抗Ｒ１とＲ２の値は出力ＯＵＴの論
理レベルがＬｏｗのときに、トランジスタＱ３がオフす
る電位が分圧値としてトランジスタＱ３のベースに入力
されるような値に設定されている。
１、ＲＣ２の抵抗値は互いに同一の値とされ、また差動
対トランジスタＱ１、Ｑ２の共通エミッタと低電位側電
源ＶＥＥ間に接続された抵抗ＲＳ１の抵抗値は、抵抗
（負荷抵抗）ＲＣ１の抵抗値と同等ないし２分の１程度
の値が好適とされる。また、Ｈｉｇｈレベル制限回路を
構成する抵抗素子のうち、分圧抵抗Ｒ１、Ｒ２の抵抗値
は負荷抵抗ＲＣ１の好ましくは１５倍から１００倍程度
の値とされ、分圧抵抗Ｒ１とＲ２の値は出力ＯＵＴの論
理レベルがＬｏｗのときに、トランジスタＱ３がオフす
る電位が分圧値としてトランジスタＱ３のベースに入力
されるような値に設定されている。
【００２３】トランジスタＱ３のエミッタ抵抗Ｒ３の抵
抗値は負荷抵抗ＲＣ１の２分の１以下の値が好ましい。
そして、各素子の正確な（最適な）値は電源の電圧域に
より決定される。
抗値は負荷抵抗ＲＣ１の２分の１以下の値が好ましい。
そして、各素子の正確な（最適な）値は電源の電圧域に
より決定される。
【００２４】本実施形態においては、抵抗Ｒ１とＲ２の
値が負荷抵抗ＲＣ１の値と比べて非常に大きいため、抵
抗Ｒ１とＲ２に流れる電流による負荷ＲＣ１での電圧降
下は無視できるほど小さい。
値が負荷抵抗ＲＣ１の値と比べて非常に大きいため、抵
抗Ｒ１とＲ２に流れる電流による負荷ＲＣ１での電圧降
下は無視できるほど小さい。
【００２５】出力ＯＵＴのレベルがＬｏｗのときには、
トランジスタＱ３が完全にカットオフしているため、出
力Ｌｏｗレベルは、負荷抵抗ＲＣ１の抵抗値と、抵抗Ｒ
Ｓ１に流れる電流値のみで決まる。
トランジスタＱ３が完全にカットオフしているため、出
力Ｌｏｗレベルは、負荷抵抗ＲＣ１の抵抗値と、抵抗Ｒ
Ｓ１に流れる電流値のみで決まる。
【００２６】ＣＭＬ回路の動作として、出力ＯＵＴの論
理レベルがＨｉｇｈのときにはトランジスタＱ１がカッ
トオフ状態とされ、このため本実施形態における出力Ｈ
ｉｇｈの電位は、抵抗ＲＣ１の抵抗値と抵抗Ｒ３に流れ
る電流によって決まる。
理レベルがＨｉｇｈのときにはトランジスタＱ１がカッ
トオフ状態とされ、このため本実施形態における出力Ｈ
ｉｇｈの電位は、抵抗ＲＣ１の抵抗値と抵抗Ｒ３に流れ
る電流によって決まる。
【００２７】出力論理レベルがＨｉｇｈのとき、抵抗Ｒ
３に流れる電流は低電位側電源ＶＥＥの電位が低くなる
ほど大となるため、低電位側電源ＶＥＥの電位が低くな
ると出力Ｈｉｇｈの電位も低くなる（抵抗ＲＣ１の電圧
降下が大となり、論理Ｈｉｇｈの電位はＧＮＤレベルか
ら下がる）。
３に流れる電流は低電位側電源ＶＥＥの電位が低くなる
ほど大となるため、低電位側電源ＶＥＥの電位が低くな
ると出力Ｈｉｇｈの電位も低くなる（抵抗ＲＣ１の電圧
降下が大となり、論理Ｈｉｇｈの電位はＧＮＤレベルか
ら下がる）。
【００２８】このとき、出力Ｈｉｇｈレベルと低電位側
電源ＶＥＥの電位差が低電位側電源ＶＥＥの変動に対し
て、一定の値となるように回路定数が設定されていれ
ば、ＣＭＬ回路の出力論理振幅は低電位側電源ＶＥＥの
変動に対して一定となる。
電源ＶＥＥの電位差が低電位側電源ＶＥＥの変動に対し
て、一定の値となるように回路定数が設定されていれ
ば、ＣＭＬ回路の出力論理振幅は低電位側電源ＶＥＥの
変動に対して一定となる。
【００２９】図２は、図１に示した本発明の一実施形態
に係るＣＭＬ回路について、論理レベルと論理振幅の低
電位側電源電圧ＶＥＥの変化に対する依存性を示してい
る。
に係るＣＭＬ回路について、論理レベルと論理振幅の低
電位側電源電圧ＶＥＥの変化に対する依存性を示してい
る。
【００３０】図２において、横軸は低電位側電源電圧Ｖ
ＥＥを、縦軸は該電源電圧ＶＥＥに対応した出力レベル
と論理振幅を示し、論理振幅は出力Ｈｉｇｈレベルから
出力Ｌｏｗレベルを差し引いた振幅電位である。図２に
おいて、図１の回路構成における各抵抗素子の抵抗値と
して、抵抗ＲＣ１とＲＣ２が１（ＫΩ）、ＲＳ１が０．
７（ＫΩ）、Ｒ１が２５（ＫΩ）、Ｒ２が６５（Ｋ
Ω）、Ｒ３が０．１（ＫΩ）とされている。
ＥＥを、縦軸は該電源電圧ＶＥＥに対応した出力レベル
と論理振幅を示し、論理振幅は出力Ｈｉｇｈレベルから
出力Ｌｏｗレベルを差し引いた振幅電位である。図２に
おいて、図１の回路構成における各抵抗素子の抵抗値と
して、抵抗ＲＣ１とＲＣ２が１（ＫΩ）、ＲＳ１が０．
７（ＫΩ）、Ｒ１が２５（ＫΩ）、Ｒ２が６５（Ｋ
Ω）、Ｒ３が０．１（ＫΩ）とされている。
【００３１】また、図３は、比較例として、図４に示し
た従来のＣＭＬ回路ついて、論理レベルと論理振幅の低
電位側電源電圧ＶＥＥに対する依存性を示したものであ
る。この場合、図４の回路構成における各抵抗素子の抵
抗値は、抵抗ＲＣ１、ＲＣ２及びＲＳ１が１（ＫΩ）と
される。
た従来のＣＭＬ回路ついて、論理レベルと論理振幅の低
電位側電源電圧ＶＥＥに対する依存性を示したものであ
る。この場合、図４の回路構成における各抵抗素子の抵
抗値は、抵抗ＲＣ１、ＲＣ２及びＲＳ１が１（ＫΩ）と
される。
【００３２】ここでは、低電位側電源ＶＥＥの電圧がＶ
Ｃ（図２及び図３の例では１．２Ｖ）の時に、論理振幅
が等しくなるように回路定数を設定した。
Ｃ（図２及び図３の例では１．２Ｖ）の時に、論理振幅
が等しくなるように回路定数を設定した。
【００３３】図３と比較して、図２においては、電源電
圧ＶＥＥの変動に対して論理振幅があまり変化せず、ま
た動作電圧範囲が低電圧方向に向かって大幅に拡大され
ていることがわかる。このことは、図１に示すような回
路構成により、電源電圧の変動に対して論理振幅が比較
的安定な回路が得られることを示している。
圧ＶＥＥの変動に対して論理振幅があまり変化せず、ま
た動作電圧範囲が低電圧方向に向かって大幅に拡大され
ていることがわかる。このことは、図１に示すような回
路構成により、電源電圧の変動に対して論理振幅が比較
的安定な回路が得られることを示している。
【００３４】また、本実施形態においては、図１に示す
ように、回路中のどの部分をとっても、高電位側電源Ｇ
ＮＤと低電位側電源ＶＥＥとの間に直列に接続されたト
ランジスタは２個以上となることがないため、電源電圧
が１（Ｖ）程度の低電圧電源でも動作可能である。
ように、回路中のどの部分をとっても、高電位側電源Ｇ
ＮＤと低電位側電源ＶＥＥとの間に直列に接続されたト
ランジスタは２個以上となることがないため、電源電圧
が１（Ｖ）程度の低電圧電源でも動作可能である。
【００３５】さらに、差動対トランジスタのベースに入
力される入力信号ＩＮＢ（入力ＩＮの相補信号）の代わ
りに、基準電源を用いた場合や、低電位側電源ＶＥＥの
代わりに正極性電源を用いた場合であっても、本実施形
態に示した回路と同様の作用効果を奏する回路を構成す
ることが可能である。
力される入力信号ＩＮＢ（入力ＩＮの相補信号）の代わ
りに、基準電源を用いた場合や、低電位側電源ＶＥＥの
代わりに正極性電源を用いた場合であっても、本実施形
態に示した回路と同様の作用効果を奏する回路を構成す
ることが可能である。
【００３６】
【発明の効果】以上説明したように本発明は、低電源電
圧における動作が可能なＣＭＬ回路を実現するものであ
り、さらに電源電圧の変動に対して比較的安定な論理振
幅を確保することが可能であるという効果を有する。こ
のことは、例えば電池一個の低電圧における安定動作が
可能であると共に、電圧が低下したときの動作を保証す
る必要があるシステムで好適に用いることができるとい
う利点を有する。
圧における動作が可能なＣＭＬ回路を実現するものであ
り、さらに電源電圧の変動に対して比較的安定な論理振
幅を確保することが可能であるという効果を有する。こ
のことは、例えば電池一個の低電圧における安定動作が
可能であると共に、電圧が低下したときの動作を保証す
る必要があるシステムで好適に用いることができるとい
う利点を有する。
【図１】本発明の一実施形態に係るＣＭＬ回路の構成を
示す図である。
示す図である。
【図２】本発明の一実施形態のＣＭＬ回路の電源電圧−
論理レベル特性を示す図である。
論理レベル特性を示す図である。
【図３】従来のＣＭＬ回路（図４参照）の電源電圧−論
理レベル特性を示す図である。
理レベル特性を示す図である。
【図４】従来ＣＭＬ回路の構成の一例を示す図である。
【図５】従来ＣＭＬ回路の構成の別の例を示す図であ
る。
る。
【図６】特開平２−９０８０９号公報に提案される従来
のＣＭＬ回路の構成を示す図である。
のＣＭＬ回路の構成を示す図である。
ＧＮＤ、ＶＥＥ 電源 Ｖｒｅｆ 基準電位 ＩＮ、ＩＮＢ 入力信号 ＯＵＴ、ＯＵＴＢ 出力信号 Ｑ１〜Ｑ４、ＱＳ バイポーラトランジスタ ＲＣ１、ＲＣ２、ＲＳ１、ＲＳ２、Ｒ１〜Ｒ６ 抵抗
Claims (4)
- 【請求項１】エミッタが共通接続されコレクタがそれぞ
れ第１、第２の負荷抵抗素子を介して第１の電源に接続
されてなる第１、第２のトランジスタを備え、 共通接続された前記エミッタは第３の抵抗を介して前記
第１の電源よりも低電源電位の第２の電源に接続され、 前記第１、第２のトランジスタの一方のトランジスタの
ベースには入力信号が入力され、他方のトランジスタの
ベースには基準電圧または前記入力信号の相補信号が入
力され、 前記第１、第２のトランジスタのコレクタと前記第１、
第２の負荷抵抗素子との接続点から出力信号を取り出し
てなるＣＭＬ回路と、 前記第１、第２のトランジスタのコレクタと前記第１、
第２の負荷抵抗素子との各接続点と、前記第２の電源
と、の間にそれぞれ挿入される第３、第４のトランジス
タを含み、前記第３、第４のトランジスタは、それぞれ
前記第１、第２のトランジスタのコレクタ電位がＨｉｇ
ｈレベルの時にオン状態とされ、前記第１の電源側から
Ｈｉｇｈレベルのコレクタに接続する前記第１又は第２
の負荷抵抗素子を介してオン状態とされた前記第３又は
第４のトランジスタから前記第２の電源側に向かって電
流が流れ、前記第３、第４のトランジスタは、前記第
１、第２のトランジスタのコレクタ電位がＬｏｗレベル
の時にはオフ状態とされ前記第２の電源側に向かう電流
が流れないように切替制御するレベル制限回路と、 を備えた ことを特徴とする半導体集積回路。 - 【請求項２】前記レベル制限回路が、前記第１、第２ト
ランジスタのコレクタ電位と前記第２の電源の電位との
電位差を抵抗で分圧する第１、第２の分圧手段を備え、 前記レベル制限回路を構成する前記第３、第４のトラン
ジスタは、それぞれ前記第１、第２の分圧手段で分圧さ
れた電圧をベース入力とし、コレクタが前記第１、第２
のトランジスタのコレクタにそれぞれ接続され、エミッ
タがそれぞれ第４、第５の抵抗を介して前記第２の電源
に接続されてなる ことを特徴とする請求項１記載の半導
体集積回路。 - 【請求項３】エミッタが共通接続された第１及び第２の
トランジスタを備え、 前記第１及び第２のトランジスタのコレクタは第１及び
第２の抵抗を介して第１の電源に接続され、 前記第１及び第２のトランジスタの前記エミッタは第３
の抵抗を介して前記第１の電源よりも低電位の第２の電
源に接続され、 前記第１及び第２のトランジスタのうちの一方のトラン
ジスタのベースには入力信号が印加され、他方のトラン
ジスタのベースには基準電圧または前記入力信号の相補
信号が印加され、 前記第１及び第２のトランジスタのコレクタから相補出
力信号が出力されるＣＭＬ回路と、 前記第１、第２のトランジスタのコレクタと前記第１、
第２の抵抗との各接続点と、前記第２の電源との間に接
続され、前記コレクタ電位がＨｉｇｈレベルの時にはオ
ン状態とされ前記第１の電源側からコレクタ電位がＨｉ
ｇｈレベルのコレクタに対応する前記第１又は第２の抵
抗を介して前記第２の電源側に向かって電流が流れ、前
記コレクタ電位がＬｏｗレベルの時にはオフとされ前記
第２の電源側に向かう電流が流れないように切替制御す
る第３、第４のトランジスタを含むレベル制限回路と、 を備え たことを特徴とする半導体論理回路。 - 【請求項４】前記ＣＭＬ回路からの前記出力信号が取り
出される前記第１のトランジスタのコレクタに、前記第
３のトランジスタのコレクタと第４の抵抗の一端が接続
され、前記第４の抵抗の他端と前記第３のトランジスタ
のベースは共に第５の抵抗を介して前記第２の電源に接
続され、前記第３のトランジスタのエミッタは第６の抵
抗を介して前記第２の電源に接続された回路を備え、前
記第１のトランジスタのコレクタの出力レベルがＨｉｇ
ｈのときには前記第３のトランジスタのコレクタからエ
ミッタと前記第６の抵抗を介して前記第２の電源に電流
が流れ込み、前記第１のトランジスタのコレクタの出力
Ｈｉｇｈレベルと前記第２の電源の電位差が大となるほ
ど、前記第１のトランジスタの出力Ｈｉｇｈレベルが低
くなり、 前記ＣＭＬ回路からの他の出力信号が取り出さ
れる前記第２のトランジスタのコレクタに、前記第４の
トランジスタのコレクタと第７の抵抗の一端が接続さ
れ、前記第７の抵抗の他端と前記第４のトランジスタの
ベースは共に第８の抵抗を介して前記第２の電源に接続
され、前記第４のトランジスタのエミッタは第９の抵抗
を介して前記第２の電源に接続された回路を備え、前記
第２のトランジスタのコレクタの出力レベルがＨｉｇｈ
のときには前記第４のトランジスタのコレクタからエミ
ッタと前記第９の抵抗を介して前記第２の電源に電流が
流れ込み、前記第２のトランジスタのコレクタの出力Ｈ
ｉｇｈレベルと前記第２の電源の電位差が大となるほ
ど、前記第２のトランジスタの出力Ｈｉｇｈレベルが低
くなるようにしたＨｉｇｈレベル制限回路を備えたこと
を特徴とする請求項３記載の半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338189A JP2798029B2 (ja) | 1995-11-30 | 1995-11-30 | 低電圧動作ｃｍｌ回路の電源電圧補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7338189A JP2798029B2 (ja) | 1995-11-30 | 1995-11-30 | 低電圧動作ｃｍｌ回路の電源電圧補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09153788A JPH09153788A (ja) | 1997-06-10 |
| JP2798029B2 true JP2798029B2 (ja) | 1998-09-17 |
Family
ID=18315767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7338189A Expired - Lifetime JP2798029B2 (ja) | 1995-11-30 | 1995-11-30 | 低電圧動作ｃｍｌ回路の電源電圧補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798029B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4784210B2 (ja) * | 2005-08-31 | 2011-10-05 | 横河電機株式会社 | 電流スイッチ |
-
1995
- 1995-11-30 JP JP7338189A patent/JP2798029B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09153788A (ja) | 1997-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980602 |