JP2793491B2 - シリアル・パラレル変換回路 - Google Patents
シリアル・パラレル変換回路Info
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- JP2793491B2 JP2793491B2 JP33241793A JP33241793A JP2793491B2 JP 2793491 B2 JP2793491 B2 JP 2793491B2 JP 33241793 A JP33241793 A JP 33241793A JP 33241793 A JP33241793 A JP 33241793A JP 2793491 B2 JP2793491 B2 JP 2793491B2
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Description
【０００１】
【産業上の利用分野】本発明はシリアル・パラレル変換
回路に関し、特にＡＴＭ（非同期転送モード）交換のセ
ルデータのバイト単位のデータ幅拡大変換処理を行う回
路に関する。
回路に関し、特にＡＴＭ（非同期転送モード）交換のセ
ルデータのバイト単位のデータ幅拡大変換処理を行う回
路に関する。
【０００２】
【従来の技術】ＡＴＭ交換のセルデータ処理装置内にお
いては通常、５３バイトＡＴＭセルは１バイトのダミー
データを付加されて５４バイトとなり、９×６バイトの
ブロック状に編成され、さらに必要に応じて５４×１バ
イト（ダミーデータ削除時は５３×１バイト）のブロッ
クあるいは２７×２バイトのブロックに変換及びそれか
ら逆変換されフレームパルスに同期して処理される。基
本となるクロック信号の周期をＴとすると、フレームパ
ルスの周期は１バイト単位のときは５３Ｔ、２バイト単
位のときは２７Ｔである。このようにデータの処理バイ
ト単位を小さな値から大きな値へ拡大変換（展開）する
場合、シリアル・パラレル変換回路を用いている。
いては通常、５３バイトＡＴＭセルは１バイトのダミー
データを付加されて５４バイトとなり、９×６バイトの
ブロック状に編成され、さらに必要に応じて５４×１バ
イト（ダミーデータ削除時は５３×１バイト）のブロッ
クあるいは２７×２バイトのブロックに変換及びそれか
ら逆変換されフレームパルスに同期して処理される。基
本となるクロック信号の周期をＴとすると、フレームパ
ルスの周期は１バイト単位のときは５３Ｔ、２バイト単
位のときは２７Ｔである。このようにデータの処理バイ
ト単位を小さな値から大きな値へ拡大変換（展開）する
場合、シリアル・パラレル変換回路を用いている。
【０００３】従来のシリアル・パラレル変換回路は、図
２に示すように、固定した変換比率を有する１段のシリ
アル・パラレル変換器７０で構成されており、もし入力
データ幅が可変するならば、その可変幅ごとに回路を構
成する。
２に示すように、固定した変換比率を有する１段のシリ
アル・パラレル変換器７０で構成されており、もし入力
データ幅が可変するならば、その可変幅ごとに回路を構
成する。
【０００４】
【発明が解決しようとする課題】この従来のシリアル・
パラレル変換回路では、セルデータが可変の入力データ
幅で入力され一定の出力データ幅で出力するとき、その
入力データ幅に応じて出力データ幅の展開比率を可変す
ることができないため、指定の入力データ幅を出力デー
タ幅に直接変換する変換回路を入力データ幅ごとに構成
する必要があり、装置が大型化するとともに経費が高く
なるという問題点がある。
パラレル変換回路では、セルデータが可変の入力データ
幅で入力され一定の出力データ幅で出力するとき、その
入力データ幅に応じて出力データ幅の展開比率を可変す
ることができないため、指定の入力データ幅を出力デー
タ幅に直接変換する変換回路を入力データ幅ごとに構成
する必要があり、装置が大型化するとともに経費が高く
なるという問題点がある。
【０００５】
【課題を解決するための手段】本発明のシリアル・パラ
レル変換回路は、可変バイト幅の入力データをシリアル
・パラレル変換し一定バイト幅の出力データを得るシリ
アル・パラレル変換回路において、前記入力データのバ
イト幅に応じて入力されるフレーム信号の周期を基本ク
ロックで計測し前記入力データのバイト幅が第１のバイ
ト幅及びこれより小さな第２の入力バイト幅のいずれで
あるかを識別し識別結果を示す制御信号を出力するフレ
ーム長カウンタと、前記第２のバイト幅の入力データを
シリアル・パラレル変換し前記第１のバイト幅のデータ
として出力する第１のシリアル・パラレル変換器と、前
記フレーム長カウンタの前記制御信号に応じて前記第１
のシリアル・パラレル変換器の出力データ及び前記第１
のバイト幅の入力データのいずれかを選択するデータセ
レクタと、前記データセレクタの出力データをシリアル
・パラレル変換し前記一定バイト幅の出力データとして
出力する第２のシリアル・パラレル変換器とを備えてい
る。
レル変換回路は、可変バイト幅の入力データをシリアル
・パラレル変換し一定バイト幅の出力データを得るシリ
アル・パラレル変換回路において、前記入力データのバ
イト幅に応じて入力されるフレーム信号の周期を基本ク
ロックで計測し前記入力データのバイト幅が第１のバイ
ト幅及びこれより小さな第２の入力バイト幅のいずれで
あるかを識別し識別結果を示す制御信号を出力するフレ
ーム長カウンタと、前記第２のバイト幅の入力データを
シリアル・パラレル変換し前記第１のバイト幅のデータ
として出力する第１のシリアル・パラレル変換器と、前
記フレーム長カウンタの前記制御信号に応じて前記第１
のシリアル・パラレル変換器の出力データ及び前記第１
のバイト幅の入力データのいずれかを選択するデータセ
レクタと、前記データセレクタの出力データをシリアル
・パラレル変換し前記一定バイト幅の出力データとして
出力する第２のシリアル・パラレル変換器とを備えてい
る。
【０００６】また、前記第１のシリアル・パラレル変換
器が、データのバイト幅の変換比率に応じて前記基本ク
ロックを分周し分周クロックとして出力するクロック分
周手段を有し、前記フレーム長カウンタの前記制御信号
に応じて前記基本クロック及び前記分周クロックのいず
れかを選択するクロックセレクタを備え、前記第２シリ
アル・パラレル変換器が、データのバイト幅の変換比率
に応じて前記クロックセレクタの出力クロックをそれぞ
れ分周し第１の出力クロック及び第２の出力クロックと
して出力する分周手段を有することもできる。
器が、データのバイト幅の変換比率に応じて前記基本ク
ロックを分周し分周クロックとして出力するクロック分
周手段を有し、前記フレーム長カウンタの前記制御信号
に応じて前記基本クロック及び前記分周クロックのいず
れかを選択するクロックセレクタを備え、前記第２シリ
アル・パラレル変換器が、データのバイト幅の変換比率
に応じて前記クロックセレクタの出力クロックをそれぞ
れ分周し第１の出力クロック及び第２の出力クロックと
して出力する分周手段を有することもできる。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００８】図１は本発明の一実施例のブロック構成図
であり、入力データ幅が１バイト（８ビット）及び２バ
イト（１６ビット）の可変で出力データ幅が６バイト
（４８ビット）一定の場合を示す。なお、データ入力の
周期は“Ｔ”一定である。すなわち、入力データ幅が１
バイトのときのデータ出力速度は６バイト／６Ｔ、入力
データ幅が２バイトのときのデータ出力速度は６バイト
／３Ｔとなる。本実施例のシリアル・パラレル変換回路
は、可変する入力データ幅に応じて入力されるフレーム
信号ＦＳのフレームパルス間隔を周期Ｔの基本の入力ク
ロック信号Ｃ１で計測して入力データ幅を判定し判定結
果を示す制御信号ＣＳを出力するフレーム長カウンタ１
０と、制御信号ＣＳを受けて入力クロック信号Ｃ１を２
分周（周期２Ｔ）した分周クロック信号Ｃ２を生成する
とともに、１バイト単位の入力データ信号ＩＤ１（周期
Ｔ）をシリアル・パラレル変換し２バイト単位のデータ
信号ＭＤとして出力する第１のシリアル・パラレル変換
器２０と、入力クロック信号Ｃ１及び分周クロック信号
Ｃ２のいずれかを制御信号ＣＳに応じて選択するクロッ
クセレクタ４０と、２バイト単位の入力データ信号ＩＤ
２（周期Ｔ）及びデータ信号ＭＤのいずれかを制御信号
ＣＳに応じて選択するデータセレクタ５０と、クロック
セレクタ４０からの周期Ｔまたは周期２Ｔのクロック信
号を３分周した分周クロック信号Ｃ３（周期３Ｔ）また
は分周クロック信号Ｃ６（周期６Ｔ）を生成するととも
に、データセレクタ５０からの２バイト単位のデータ信
号をシリアル・パラレル変換し６バイト単位の出力デー
タ信号ＯＤ（ＯＤ１：周期６Ｔ、ＯＤ２：周期３Ｔ）と
して出力する第２のシリアル・パラレル変換器３０とを
備えている。
であり、入力データ幅が１バイト（８ビット）及び２バ
イト（１６ビット）の可変で出力データ幅が６バイト
（４８ビット）一定の場合を示す。なお、データ入力の
周期は“Ｔ”一定である。すなわち、入力データ幅が１
バイトのときのデータ出力速度は６バイト／６Ｔ、入力
データ幅が２バイトのときのデータ出力速度は６バイト
／３Ｔとなる。本実施例のシリアル・パラレル変換回路
は、可変する入力データ幅に応じて入力されるフレーム
信号ＦＳのフレームパルス間隔を周期Ｔの基本の入力ク
ロック信号Ｃ１で計測して入力データ幅を判定し判定結
果を示す制御信号ＣＳを出力するフレーム長カウンタ１
０と、制御信号ＣＳを受けて入力クロック信号Ｃ１を２
分周（周期２Ｔ）した分周クロック信号Ｃ２を生成する
とともに、１バイト単位の入力データ信号ＩＤ１（周期
Ｔ）をシリアル・パラレル変換し２バイト単位のデータ
信号ＭＤとして出力する第１のシリアル・パラレル変換
器２０と、入力クロック信号Ｃ１及び分周クロック信号
Ｃ２のいずれかを制御信号ＣＳに応じて選択するクロッ
クセレクタ４０と、２バイト単位の入力データ信号ＩＤ
２（周期Ｔ）及びデータ信号ＭＤのいずれかを制御信号
ＣＳに応じて選択するデータセレクタ５０と、クロック
セレクタ４０からの周期Ｔまたは周期２Ｔのクロック信
号を３分周した分周クロック信号Ｃ３（周期３Ｔ）また
は分周クロック信号Ｃ６（周期６Ｔ）を生成するととも
に、データセレクタ５０からの２バイト単位のデータ信
号をシリアル・パラレル変換し６バイト単位の出力デー
タ信号ＯＤ（ＯＤ１：周期６Ｔ、ＯＤ２：周期３Ｔ）と
して出力する第２のシリアル・パラレル変換器３０とを
備えている。
【０００９】次に動作を説明する。
【００１０】フレーム長カウンタ１０は、入力クロック
信号Ｃ１（周期Ｔ）に基づいてフレーム信号ＦＳのフレ
ームパルス間隔をカウントし、フレームパルス間隔が２
７Ｔの場合は入力データ信号のデータ幅が２バイト（Ｉ
Ｄ２）であると判定し制御信号ＣＳを２バイトを示す値
（例えば“１”）にして出力し、フレームパルス間隔が
５３Ｔの場合は入力データ信号のデータ幅が１バイト
（ＩＤ１）であると判定し制御信号ＣＳを１バイトを示
す値（例えば“０”）にして出力する。
信号Ｃ１（周期Ｔ）に基づいてフレーム信号ＦＳのフレ
ームパルス間隔をカウントし、フレームパルス間隔が２
７Ｔの場合は入力データ信号のデータ幅が２バイト（Ｉ
Ｄ２）であると判定し制御信号ＣＳを２バイトを示す値
（例えば“１”）にして出力し、フレームパルス間隔が
５３Ｔの場合は入力データ信号のデータ幅が１バイト
（ＩＤ１）であると判定し制御信号ＣＳを１バイトを示
す値（例えば“０”）にして出力する。
【００１１】制御信号ＣＳが“１”（入力データ幅２バ
イト）のときは、クロックセレクタ４０は入力クロック
信号Ｃ１（周期Ｔ）を選択し、データセレクタ５０は２
バイト幅で入力される入力データ信号ＩＤ２を選択し、
それぞれシリアル・パラレル変換器３０へ入力する。シ
リアル・パラレル変換器３０は、入力クロック信号Ｃ１
の周期を３倍し周期３Ｔの出力クロック信号Ｃ３として
出力するとともに、入力データ信号ＩＤ２のデータ幅を
３倍に展開し６バイト幅の出力データ信号ＯＤ１として
出力する。
イト）のときは、クロックセレクタ４０は入力クロック
信号Ｃ１（周期Ｔ）を選択し、データセレクタ５０は２
バイト幅で入力される入力データ信号ＩＤ２を選択し、
それぞれシリアル・パラレル変換器３０へ入力する。シ
リアル・パラレル変換器３０は、入力クロック信号Ｃ１
の周期を３倍し周期３Ｔの出力クロック信号Ｃ３として
出力するとともに、入力データ信号ＩＤ２のデータ幅を
３倍に展開し６バイト幅の出力データ信号ＯＤ１として
出力する。
【００１２】制御信号ＣＳが“０”（入力データ幅１バ
イト）のときは、シリアル・パラレル変換器２０は入力
クロック信号Ｃ１の周期を２倍し周期２Ｔの分周クロッ
ク信号Ｃ２として出力するとともに、１バイト幅の入力
データ信号ＩＤ１のデータ幅を２倍に展開し２バイト幅
のデータ信号ＭＤとして出力し、クロックセレクタ４０
及びデータセレクタ５０はそれぞれ分周クロック信号Ｃ
２及びデータ信号ＭＤをシリアル・パラレル変換器３０
へ入力する。シリアル・パラレル変換器３０は、分周ク
ロック信号Ｃ２の周期を３倍し周期６Ｔの出力クロック
信号Ｃ６として出力するとともに、データ信号ＭＤのデ
ータ幅を３倍に展開し６バイト幅の出力データ信号ＯＤ
２として出力する。
イト）のときは、シリアル・パラレル変換器２０は入力
クロック信号Ｃ１の周期を２倍し周期２Ｔの分周クロッ
ク信号Ｃ２として出力するとともに、１バイト幅の入力
データ信号ＩＤ１のデータ幅を２倍に展開し２バイト幅
のデータ信号ＭＤとして出力し、クロックセレクタ４０
及びデータセレクタ５０はそれぞれ分周クロック信号Ｃ
２及びデータ信号ＭＤをシリアル・パラレル変換器３０
へ入力する。シリアル・パラレル変換器３０は、分周ク
ロック信号Ｃ２の周期を３倍し周期６Ｔの出力クロック
信号Ｃ６として出力するとともに、データ信号ＭＤのデ
ータ幅を３倍に展開し６バイト幅の出力データ信号ＯＤ
２として出力する。
【００１３】すなわち、本シリアル・パラレル変換回路
は、ＡＴＭセルデータ等の入力データ信号の２種類のデ
ータ幅を識別するための制御信号を外部から供給せず
に、入力データ信号とともに入力されるフレーム信号を
利用して回路内部で自律的に指定された入力データ幅を
認識して、シリアル・パラレル変換器の直列接続の組み
合わせを変更することにより可変データ幅の入力データ
信号の所定の出力データ幅に変換することができる。こ
のことにより、従来技術では１バイト（８ビット）から
６バイト（４８ビット）、及び２バイト（１６ビット）
から６バイトにそれぞれ変換する大容量の変換器を２つ
使用する必要があるが、本発明によれば２バイトから６
バイトに変換する変換器が１つの他に１バイトから２バ
イトに変換する小容量の変換器が１つあればよい。
は、ＡＴＭセルデータ等の入力データ信号の２種類のデ
ータ幅を識別するための制御信号を外部から供給せず
に、入力データ信号とともに入力されるフレーム信号を
利用して回路内部で自律的に指定された入力データ幅を
認識して、シリアル・パラレル変換器の直列接続の組み
合わせを変更することにより可変データ幅の入力データ
信号の所定の出力データ幅に変換することができる。こ
のことにより、従来技術では１バイト（８ビット）から
６バイト（４８ビット）、及び２バイト（１６ビット）
から６バイトにそれぞれ変換する大容量の変換器を２つ
使用する必要があるが、本発明によれば２バイトから６
バイトに変換する変換器が１つの他に１バイトから２バ
イトに変換する小容量の変換器が１つあればよい。
【００１４】
【発明の効果】本発明のシリアル・パラレル変換回路
は、可変バイト幅の入力データのうち小さな方の入力バ
イト幅の入力データを大きな方の入力バイト幅のデータ
に変換する小容量の第１のシリアル・パラレル変換器
と、大きな方の入力バイト幅のデータを出力データに変
換する第２のシリアル・パラレル変換器とを備え、同時
に入力されるフレーム信号から入力データのデータ幅を
自律的に認識し入力データを直接、あるいは第１のシリ
アル・パラレル変換器を通してバイト幅を整合させてか
ら第２のシリアル・パラレル変換器に入力することによ
り可変バイト幅の入力データから一定バイト幅出力デー
タを得るので、回路を小型化でき装置の大型化及び経費
の増大化が防止できる。また、入力すべきデータ幅を外
部から指示するための制御回路を必要としないので装置
構成が簡略化される。
は、可変バイト幅の入力データのうち小さな方の入力バ
イト幅の入力データを大きな方の入力バイト幅のデータ
に変換する小容量の第１のシリアル・パラレル変換器
と、大きな方の入力バイト幅のデータを出力データに変
換する第２のシリアル・パラレル変換器とを備え、同時
に入力されるフレーム信号から入力データのデータ幅を
自律的に認識し入力データを直接、あるいは第１のシリ
アル・パラレル変換器を通してバイト幅を整合させてか
ら第２のシリアル・パラレル変換器に入力することによ
り可変バイト幅の入力データから一定バイト幅出力デー
タを得るので、回路を小型化でき装置の大型化及び経費
の増大化が防止できる。また、入力すべきデータ幅を外
部から指示するための制御回路を必要としないので装置
構成が簡略化される。
【図１】本発明の一実施例のブロック構成図である。
【図２】従来のシリアル・パラレル変換回路を示す図で
ある。
ある。
１０ フレーム長カウンタ ２０，３０ シリアル・パラレル変換器 ４０ クロックセレクタ ５０ データセレクタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 坂本 正人 東京都港区三田一丁目４番28号 日本電 気通信システム株式会社内 (56)参考文献 特開 平５−90976（ＪＰ，Ａ) 特開 平５−252052（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 9/00
Claims (2)
- 【請求項１】 可変バイト幅の入力データをシリアル・
パラレル変換し一定バイト幅の出力データを得るシリア
ル・パラレル変換回路において、 前記入力データのバイト幅に応じて入力されるフレーム
信号の周期を基本クロックで計測し前記入力データのバ
イト幅が第１のバイト幅及びこれより小さな第２の入力
バイト幅のいずれであるかを識別し識別結果を示す制御
信号を出力するフレーム長カウンタと、 前記第２のバイト幅の入力データをシリアル・パラレル
変換し前記第１のバイト幅のデータとして出力する第１
のシリアル・パラレル変換器と、 前記フレーム長カウンタの前記制御信号に応じて前記第
１のシリアル・パラレル変換器の出力データ及び前記第
１のバイト幅の入力データのいずれかを選択するデータ
セレクタと、 前記データセレクタの出力データをシリアル・パラレル
変換し前記一定バイト幅の出力データとして出力する第
２のシリアル・パラレル変換器と、 を備えることを特徴とするシリアル・パラレル変換回
路。 - 【請求項２】 前記第１のシリアル・パラレル変換器
が、データのバイト幅の変換比率に応じて前記基本クロ
ックを分周し分周クロックとして出力するクロック分周
手段を有し、 前記フレーム長カウンタの前記制御信号に応じて前記基
本クロック及び前記分周クロックのいずれかを選択する
クロックセレクタを備え、 前記第２シリアル・パラレル変換器が、データのバイト
幅の変換比率に応じて前記クロックセレクタの出力クロ
ックをそれぞれ分周し第１の出力クロック及び第２の出
力クロックとして出力する分周手段を有することを特徴
とする請求項１記載のシリアル・パラレル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33241793A JP2793491B2 (ja) | 1993-12-27 | 1993-12-27 | シリアル・パラレル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33241793A JP2793491B2 (ja) | 1993-12-27 | 1993-12-27 | シリアル・パラレル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07193513A JPH07193513A (ja) | 1995-07-28 |
| JP2793491B2 true JP2793491B2 (ja) | 1998-09-03 |
Family
ID=18254741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33241793A Expired - Fee Related JP2793491B2 (ja) | 1993-12-27 | 1993-12-27 | シリアル・パラレル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2793491B2 (ja) |
-
1993
- 1993-12-27 JP JP33241793A patent/JP2793491B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07193513A (ja) | 1995-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980526 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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