JPH11252125A - インターフェイス装置 - Google Patents

Abstract

(57)【要約】 【課題】 アプリケーションに応じて自由にバッファサ
イズを変更し、効率的にデータ転送を行なう。 【解決手段】 通信ネットワークを介して複数のノード
間でデータパケットの送受信を行なうために、送信側及
び受信側のノードの少なくとも一方で使用されるインタ
ーフェイス装置である。送信すべき又は受信したデータ
パケットをバッファするための所定容量の記憶手段を有
する複数のインターフェイスチップと、前記各インター
フェイスチップを制御し、前記通信ネットワークに対す
るデータパケットの送信又は該前記通信ネットワークか
らのデータパケットの受信を制御する制御手段とが設け
られる。前記制御手段に対して接続する前記インターフ
ェイスチップの数を任意に選択可能であり、該インター
フェイスチップの数を増減調整することで、インターフ
ェイス装置におけるトータルなバッファの規模が調整自
在である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ディジタルオー
ディオデータなどのように所定周期で時系列的に変化す
るデータを通信ネットワークに対してパケット単位で送
受信するシステムで使用されるデータ通信用のインター
フェイス装置に関する。

【０００２】

【従来の技術】ネットワークを介したデータ伝送方式に
は、大別すると、同期方式と非同期方式とがある。一般
に同期方式は、送信側と受信側との間を専用の同期信号
線などを設け、それに同期するようにしてデータを伝送
しているので、受信側は送信されてきたデータに基づい
て元のデータを正確に再現することができる。従って、
同期方式のデータ伝送方式は、受信側における情報の時
間的位置の正確な再現が要求されるディジタルオーディ
オデータなどの伝送に適した方式である。しかし、別途
同期信号線を設けたり、送受信間で同期をとるための構
成が必要である。また、同期方式による通信中はそのた
めだけに回線が専用されるため、通信方式としての汎用
性に欠けるという欠点があった。

【０００３】これに対して、非同期方式は、専用の同期
信号線などを確保する必要がないため、パソコン通信な
どのように文字データや静止画データを送信する場合な
どに適している。しかしながら、非同期方式で採用して
いるパケット送信では、データ本来の時間的な位置の情
報が欠落してしまうことになるので、ディジタルオーデ
ィオデータなどの伝送には適していない。

【０００４】

【発明が解決しようとする課題】そこで、最近では各ノ
ードが個別にクロック発振回路とそのクロックをカウン
トするクロックカウンタとを備え、送信側のノードがパ
ケットデータの先頭にデータの時間的位置を示す時間デ
ータ（タイムスタンプ）を付与してネットワーク上にデ
ータを伝送し、受信側のノードがその時間データと内部
のクロックカウンタのカウント値を比較し、両者が不一
致の場合にそのカウント値を時間データで補正し、補正
されたクロックカウンタのカウント値に基づいてデータ
を順次再生するという擬似的な同期方式を採用するよう
になった。このような擬似的な同期通信方式はアイソク
ロナス転送方式といわれ、これを規定したものとして、
例えばＩＥＥＥ１３９４がある。

【０００５】すなわち、この擬似的同期方式では、各ノ
ードのクロック発振回路が完璧に同じ周波数で発振する
とは限らず、ある程度の誤差が存在することを認めた上
で、その誤差によるずれを同期タイミング毎すなわち時
間データを受信する毎にその時間データに合わせて、ク
ロックカウンタのカウント値を修正するという手法を採
用している。このような疑似的同期方式では、基本的に
インターフェイス装置を構成するチップ内に１パケット
分以上のデータを格納することのできるＦＩＦＯメモリ
を設け、パケット単位でデータの送受信を行っている。
このＦＩＦＯメモリに対するパケットデータのアクセス
はＣＰＵ又は周辺のＩ／Ｏ回路が行う。従って、ＦＩＦ
Ｏメモリのサイズはアプリケーションに応じた最適なサ
イズのものが適宜選択されなければならない。

【０００６】しかしながら、従来は、チップの汎用性を
優先するあまり、必要以上のサイズのＦＩＦＯメモリを
割り当てており、ＦＩＦＯメモリを無駄に使用している
という問題があった。逆に、ディジタルオーディオ機器
の接続チャンネル数を増やしたい場合に、ＦＩＦＯメモ
リのサイズが小さく、それがネックとなって、チャンネ
ル数を増加することができないという問題もあった。こ
の発明は上述の点に鑑みてなされたもので、アプリケー
ションに応じて自由にバッファのサイズを変更し、効率
的にデータ転送を行うことのできるインターフェイス装
置を提供するものである。

【０００７】

【課題を解決するための手段】この発明に係るインター
フェイス装置は、通信ネットワークを介して複数のノー
ド間でデータパケットの送受信を行なうために、送信側
及び受信側のノードの少なくとも一方で使用されるイン
ターフェイス装置であって、送信すべき又は受信したデ
ータパケットをバッファするための記憶手段を有するイ
ンターフェイスチップと、前記インターフェイスチップ
を制御し、前記通信ネットワークに対するデータパケッ
トの送信又は該前記通信ネットワークからのデータパケ
ットの受信を制御する制御手段とを具え、前記制御手段
に対して任意の数の前記インターフェイスチップを接続
し、該インターフェイスチップの数を増減調整すること
で全体的なバッファの規模が調整自在であることを特徴
とするものである。

【０００８】これにより、ユーザーは、応用目的に応じ
てインターフェイスチップの数を適宜増加又は減少する
ことで、無駄のないインターフェイス装置を構成するこ
とができる。例えば、ディジタルオーディオのような高
速で大きな容量のデータを複数チャンネル送受信する場
合には、比較的大きな記憶容量の記憶部を持つインター
フェイスチップを必要な数だけ複数個接続し、これによ
って、インターフェィス装置におけるトータルなバッフ
ァの容量を見掛け上大きくすることができ、オーディオ
データなどの大きな容量のデータを複数チャンネル送受
信することができるようになる。一方、ＭＩＤＩデータ
のように比較的低速で小さな容量のデータを複数チャン
ネル分送受信する場合には、比較的小さな記憶容量の記
憶部を持つインターフェイスチップを必要な数だけ接続
することによって対応することができる。また、ディジ
タルオーディオのような大きなデータとＭＩＤＩデータ
のような小さなデータの両方を複数チャンネル分送受信
する場合には、比較的大きな記憶容量の記憶部を持つイ
ンターフェイスチップと比較的小さな記憶容量の記憶部
を持つインターフェイスチップをそれぞれ必要な数だけ
接続することによって対応することができる。

【０００９】なお、インターフェイスチップ内のバッフ
ァ用記憶手段の持つ容量に応じてどれだけの個数のイン
ターフェイスチップを接続すればよいかを適宜決定すれ
ばよい。また、複数のインターフェイスチップのどれを
用いて送信又は受信するかをデータ毎に割り当てること
によって、複数の異なる種類のデータの送受信を行うこ
とができる。さらに、大きさの異なるバッファ（つまり
異なる記憶容量の記憶手段）を含むインターフェイスチ
ップを複数個接続して、それぞれの種類のデータの送受
信に最適な構成のインターフェイスチップ群を構成する
ようにしてもよい。

【００１０】このインターフェイス装置は、アイソクロ
ナス転送方式のように、それぞれ非同期で動作する複数
のノードが接続された通信ネットワーク上で、前記複数
のノードの中のある１つのノードが基準信号を前記通信
ネットワーク上に送信し、前記複数のノードの中の他の
１つのノードが前記基準信号に対する経過時間を示すタ
イムデータと共に時系列的な配列を有する複数のアプリ
ケーションに対応したデータパケットの複数を送信する
ことによって、前記複数のノード間で前記データパケッ
トの同期通信が行えるように構成されたデータ伝送方式
において好適に用いることができる。通信ネットワーク
に接続された複数のノードの中の１つが送信ノードとな
り、他の１つが受信ノードとして動作する場合、送信ノ
ードは複数のデータパケットを通信ネットワーク上に送
信し、そのデータパケットを受信ノードが受信すること
によって、通信ネットワーク上でデータの送受信が行わ
れる。このような通信ネットワーク上では、ディジタル
オーディオのような高速で大きな容量のデータを複数チ
ャンネル送信する場合や、ＭＩＤＩデータのように比較
的低速で小さな容量のデータを複数チャンネル送信する
場合には、インターフェイスチップを複数個カスケード
に接続する。これによって、見かけ上の送受信用バッフ
ァの容量を大きくすることができ、オーディオデータな
どの大きな容量のデータを複数チャンネル送信すること
ができるようになる。また、ＭＩＤＩデータのように比
較的低速で小さな容量のデータを複数チャンネル分送信
する場合には、カスケードに接続するインターフェイス
チップの個数を少なくすることによって対応することが
できる。

【００１１】

【発明の実施の形態】以下、添付図面を参照して、この
発明の実施の形態を詳細に説明する。図１はこの発明に
係るインターフェイス装置を内蔵した送受信ノードの一
例を示すブロック図である。図２は図１の送受信ノード
間で伝送されるデータの構成例を示す図である。なお、
この明細書中では、前述のＩＥＥＥ１３９４の通信方式
に従ってデータ伝送が行われる場合について説明する。
図１には、ＩＥＥＥ１３９４のシリアルバス２０に接続
された１つの送受信ノードが示されているが、実際はこ
れ以外にも送信だけを行う送信ノード、受信だけを行う
受信ノードなどのあらゆる種類のものがシリアルバス２
０を介して複数個接続されていてよい。この実施の形態
では、シリアルバス２０上の他のノードが図２のような
ノーマルサイクルピリオド１２５μｓｅｃの同期信号
（ｃｙｃｌｅ ｓｙｎｃ）に対応したサイクルスタート
パケット信号を順次出力している場合において、図１の
送受信ノードが図２のようなデータ列の送受信をシリア
スバス２０との間で行う場合について説明する。

【００１２】図１の送受信ノードは、図示していない内
蔵の水晶発振器によって生成された所定周波数（例え
ば、周波数２４．５７６ＭＨｚ（周期約４０ｎｓｅ
ｃ））のクロックに応じて動作するＣＰＵ１１を有し、
このＣＰＵ１１とＲＯＭ１２とＲＡＭ１３とからなるマ
イクロコンピュータシステムによって所定のサンプリン
グ周期Ｔの時系列的な配列を持つ複数のデータを順次生
成し、そのデータをチップ制御手段１５及びインターフ
ェイスチップ１６〜１８によって、シリアルバス２０上
に出力したり、シリアルバス２０上から取り込んだりす
る。なお、チップ制御手段１５及びインターフェイスチ
ップ１６〜１８に対するデータ転送はＤＭＡＣ（Ｄｉｒ
ｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ Ｃｏｎｔｒｏ
ｌｌｅｒ）１４によって行われる。また、チップ制御手
段１５及びインターフェイスチップ１６〜１８はそれぞ
れ内部バス１０によって接続されている。ＣＰＵ１１、
ＲＯＭ１２、ＲＡＭ１３、ＤＭＡＣ１４、チップ制御手
段１５、インターフェイスチップ１６〜１８はそれぞれ
ＣＰＵバス１９を介して接続されている。また、各イン
ターフェイスチップ１６〜１８はスタート入力端子ＳＴ
ＡＲＴ＿ＩＮ１〜ＳＴＡＲＴ＿ＩＮ３及びスタート出力
端子ＳＴＡＲＴ＿ＯＵＴ１〜ＳＴＡＲＴ＿ＯＵＴ３を介
してカスケードに接続されている。例えば、図１の送受
信ノードがＣＤ（コンパクトディスク）プレーヤーのよ
うなオーディオ再生装置に含まれる場合には、再生され
たディジタルオーディオ信号のサンプルデータがシリア
ルバスに出力される。また、送受信ノードが楽音サンプ
ルデータをリアルタイムで合成する楽音合成装置のよう
なものに含まれる場合には合成された楽音波形の順次サ
ンプルデータが出力される。なお、送受信ノードから出
力されるデータのサンプリング周期Ｔは、そのデータソ
ースに応じて、適宜可変されるようになっている。

【００１３】ＣＰＵ１１は、図示してない水晶発振器に
よって生成された所定周波数のクロックをカウントする
３２ビット構成のランニングカウンタとして動作する機
能を有し、そのカウント値に応じたタイムスタンプデー
タすなわち時間データを出力する。チップ制御手段１５
は、シリアルバス２０との間でデータの送受信を行うた
めにインターフェイスチップ１６〜１８を制御する。イ
ンターフェイスチップ１６〜１８は非同期で入出力動作
するバッファレジスタを内蔵しており、チップ制御手段
１５を介してシリアスバス２０との間でデータの送受信
を行う。このバッファレジスタにＦＩＦＯメモリを使用
する。チップ制御手段１５は、所定の送信割り込み周期
（前述の他の送受信ノードの出力する同期信号（ｃｙｃ
ｌｅ ｓｙｎｃ））に同期してインターフェイスチップ
１６〜１８に一時的に記憶してあるデータを基にして図
２のような１アイソクロノスサイクル（ｉｓｏｃｈｒｏ
ｎｏｕｓ ｃｙｃｌｅ）に相当するデータ列９（以下
「サイクルパケット列」とする）を構成し、シリアルバ
ス２０との間でデータの送受信を行う。

【００１４】サイクルパケット列９は図２に示すよう
に、サイクルスタートパケット９１と同期データパケッ
ト群９２と非同期データパケット群９３とから構成され
る。サイクルスタートパケット９１は、３２ビットで構
成され、その上位２０ビットがそのサイクルパケット列
９のサイクルタイミングを示すデータであり、下位１２
ビットは、そのサイクルパケット列９が通信ネットワー
ク上の同期信号（ｃｙｃｌｅ ｓｙｎｃ）からどれだけ
の時間遅れで送信されたのかを示すサイクルスタートデ
ータＸを示すデータである。このサイクルスタートパケ
ットに含まれる時間データを用いて、アイソクロナス転
送方式で知られているように、当該ノードのランニング
カウンタ（ＣＰＵ１１）のカウント値をセットし、全ノ
ードでの時間基準を共通化するようになっている。

【００１５】同期データパケット群９２は擬似同期信号
処理の対象となる複数Ｐ個のパケットデータで構成され
ている。図では、一例としてチャンネル１からチャンネ
ル８までの８個の送信用同期データパケットと、他のノ
ードから送られてきた３種類の受信用同期データパケッ
トが示されている。この同期データパケットの数Ｐは任
意に設定可能である。各同期データパケットは所定数Ｑ
個のデータと、その中のいずれか１つ（この実施の形態
では、最初のデータ）の時間位置を示すタイムスタンプ
データとからなるグループを複数個有する。この実施の
形態では、４個のデータと、１個のタイムスタンプで１
つのグループが構成される。すなわち、図では、４個の
データＤ１〜Ｄ４、Ｄ５〜Ｄ８に対して１個のタイムス
タンプデータＴ１、Ｔ２がそれぞれ設けられている。タ
イムスタンプデータＴ１は最初のデータＤ１の時間位置
を、タイムスタンプデータＴ２はデータＤ５の時間位置
をそれぞれ示す。従って、各同期データパケットは（Ｑ
＋１）個のデータグループの整数倍で構成される。な
お、ディジタルオーディオデータを通信する関係上、デ
ータがＱ個に満たなくても送信する場合があるがこれに
ついては説明を省略する。非同期データパケット群９３
は非同期信号処理の対象となる複数Ｒ個のパケットデー
タで構成される。図では一例としてパケットＢ及びパケ
ットＣの２個のパケットデータが示されている。なお、
非同期データパケットは存在していなくてもよい。

【００１６】チップ制御手段１５は、最後のインターフ
ェイスチップ１８の出力端子ＳＴＡＲＴ＿ＯＵＴ３から
出力される信号を入力する端子ＥＮＤと、各インターフ
ェイスチップ１６〜１８の出力端子ＴｘＲＥＱ１〜Ｔｘ
ＲＥＱ３から出力されるアクティブローの送信可能信号
Ｔｘを入力する端子ＴｘＲＥＱ０を有する。また、チッ
プ制御手段１５は、アクティブローの受信可能信号Ｒｘ
を各インターフェイスチップ１６〜１８の入力端子Ｒｘ
ＳＴＢ１〜ＲｘＳＴＢ３に出力する端子ＲｘＳＴＢ０
と、スタート信号をインターフェイスチップ１６の端子
ＲｘＳＴＢ１に出力する端子ＲｘＳＴＢ０と、動作クロ
ック信号ＥＣＬＫを各インターフェイスチップ１６〜１
８の端子ＥＣＬＫ１〜ＥＣＬＫ３に出力する端子ＥＣＬ
Ｋ０とを有する。

【００１７】各インターフェイスチップ１６〜１８は、
動作クロック信号ＥＣＬＫを入力するクロック端子ＥＣ
ＬＫ１〜ＥＣＬＫ３と、スタート信号ＳＴＡＲＴを入力
するスタート入力端子ＳＴＡＲＴ＿ＩＮ１〜ＳＴＡＲＴ
＿ＩＮ３と、受信可能信号Ｒｘを入力する受信可能信号
入力端子ＲｘＳＴＢ１〜ＲｘＳＴＢ３と、送信可能信号
Ｔｘを出力する送信可能信号出力端子ＴｘＲＥＱ１〜Ｔ
ｘＲＥＱ３と、スタート信号ＳＴＡＲＴを出力するスタ
ート出力端子ＳＴＡＲＴ＿ＯＵＴ１〜ＳＴＡＲＴ＿ＯＵ
Ｔ３とを有する。なお、インターフェイスチップ１６〜
１８は、スタート信号ＳＴＡＲＴに関してはデジーチェ
ーン接続になっており、スタート信号ＳＴＡＲＴが順送
りに各インターフェイスチップ１６〜１８を伝達するよ
うになっている。なお、例えば、各インターフェイスチ
ップ１６〜１８では、１チャンネル分の同期データパケ
ットの送信及び／又は受信処理が可能であるとする。

【００１８】図３はディジタルオーディオ信号（典型的
にはＰＣＭ波形サンプルデータ）の送受信に適したイン
ターフェイスチップの一例を示す図である。このインタ
ーフェイスチップは取り込み制御回路３１と出力制御回
路３２とアイソクロナス受信バッファ３３とアイソクロ
ナス送信バッファ３４とＤＳＰ３５とから構成される。
取り込み制御回路３１はチップ制御手段１５からローレ
ベルの受信可能信号ＲｘＳＴＢを入力すると、内部バス
１０からパケットデータを取り込み、そのパケットデー
タをヘッダ部とデータ部に分離し、ヘッダ部の情報から
判断して受信すべきデータの場合には、そのデータ部を
アイソクロナス受信バッファ３３に転送し、受信すべき
データでない場合には無視する。一方、出力制御回路３
２は、アイソクロナス送信バッファ３４に送信すべきデ
ータが格納されている状態でスタート入力端子ＳＴＡＲ
Ｔ＿ＩＮにスタート信号ＳＴＡＲＴを入力した場合に、
送信バッファ３４に格納されているデータにヘッダ部の
情報を付加して内部バス１０に送出する。このデータは
該内部バス１０を介してチップ制御手段１５から外部に
向けて送信される。出力制御回路３２は、送信バッファ
３４内のデータの最後の送出タイミングでスタート出力
端子ＳＴＡＲＴ＿ＯＵＴから次のインターフェイスチッ
プに対してスタート信号ＳＴＡＲＴを出力する。ＤＳＰ
３５はアイソクロナス受信バッファ３２及びアイソクロ
ナス送信バッファ３３とＣＰＵバス１９（図１）との間
で、送信すべき／又は受信したディジタルオーディオ信
号のデータのやりとりを行う。前述の通り、各バッファ
３３，３４はＦＩＦＯメモリからなる。このＦＩＦＯメ
モリの容量は１チャンネル分の同期データパケットに対
応するものであればよい。ＤＳＰ３５を設けずに、各バ
ッファ３３，３４をＣＰＵバス１９に接続してもよい。

【００１９】図４はＭＩＤＩ信号の送受信に適したイン
ターフェイスチップの一例を示す図である。このインタ
ーフェイスチップは取り込み制御回路４１と出力制御回
路４２とアイソクロナス受信バッファ４３とアイソクロ
ナス送信バッファ４４とパラレル−シリアル変換器４５
とシリアル−パラレル変換器４６とから構成される。取
り込み制御回路４１及び出力制御回路４２は図３のもの
と同じである。なお、ＭＩＤＩ信号はＩＥＥＥ１３９４
の通信速度に比べると比較的低速なので、特別なアイソ
クロナス受信バッファ４３及びアイソクロナス送信バッ
ファ４４は、存在しなくてもよいが、タイミング合わせ
及びデータ展開のためにある程度の容量のバッファを用
いるのが望ましい。なお、存在しなくてもよいので、図
ではアイソクロナス受信バッファ４３及びアイソクロナ
ス送信バッファ４４を点線で表示してある。パラレル−
シリアル変換器４５はアイソクロナス受信バッファ４３
に格納されているパラレルのＭＩＤＩデータをシリアル
に変換してＣＰＵバス１９に送出する。シリアル−パラ
レル変換器４６はＣＰＵバス１９（図１）から取り込ま
れるシリアルのＭＩＤＩデータをパラレルデータに変換
して、アイソクロナス送信バッファ４４に出力する。な
お、特別なアイソクロナス受信バッファ４３及びアイソ
クロナス送信バッファ４４を設けない場合であっても、
パラレル−シリアル変換器４５及びシリアル−パラレル
変換器４６内に含まれるれレジスタ手段がバッファとし
て機能していることになる。

【００２０】図３及び図４に示すようなディジタルオー
ディオ信号の送受信に適したインターフェイスチップや
ＭＩＤＩ信号の送受信に適したインターフェイスチップ
を適宜組み合わせることによって、図２のようなサイク
ルパケット列のデータを送受信することができるように
なる。

【００２１】次に図５のタイミングチャートを用いて、
図１のインターフェイス装置の動作を説明する。まず、
図５において、各インターフェイスチップ１６及び１７
のアイソクロナス送信バッファには、通信ネットワーク
のシリアスバス２０上にデータＴｘ１０及びＴｘ２０を
送信するために、予めデータＴｘ１０及びデータＴｘ２
０が書き込まれている。そして、サイクルスタートデー
タの入力に応じてこれらのデータＴｘ１０及びＴｘ２０
を送信するように動作する。ここで、図５のＴｘＲＥＱ
０−３の欄に示すように、送信ノードの機能を有するイ
ンターフェイスチップ１６〜１８の出力端子ＴｘＲＥＱ
１〜ＴｘＲＥＱ３からはアクティブローの送信可能信号
Ｔｘがチップ制御手段１５の入力端子ＴｘＲＥＱ０に与
えられている。この状態で通信ネットワークのシリアル
バス２０上にサイクルスタートデータＣｙｃｌｅ ｓｔ
ａｒｔ１０が送出されると、チップ制御手段１５はシリ
アルバス２０上のサイクルスタートデータＣｙｃｌｅ
ｓｔａｒｔ１０を取り込み、図５のＥＤ欄に示すよう
に、それをパラレルデータＣｙｃｌｅ ｓｔａｒｔ１１
としてＣＰＵ１１に出力すると共にアクティブローの受
信可能信号Ｒｘを端子ＲｘＳＴＢ０から各インターフェ
イスチップ１６〜１８の入力端子ＲｘＳＴＢ１〜ＲｘＳ
ＴＢ３に出力する。この信号Ｒｘの状態は図５のＲｘＳ
ＴＢ０−３の欄に示されている。この信号Ｒｘがローの
とき受信モードであり、従って、ハイのとき送信可能で
ある。

【００２２】ＣＰＵ１１では、前述のように、このサイ
クルスタート信号Ｃｙｃｌｅ ｓｔａｒｔ１１を受信し
て、内部のランニングカウンタの値をその時間データに
合わせる。また、サイクルスタート信号Ｃｙｃｌｅ ｓ
ｔａｒｔ１０の受信に応じてパラレルのサイクルスター
ト信号Ｃｙｃｌｅ ｓｔａｒｔ１１を生成すると、チッ
プ制御手段１５は図５に示すようにスタート信号ＳＴＡ
ＲＴを出力し、最初のインターフェイスチップ１６のス
タート信号入力端子ＳＴＡＲＴ＿ＩＮ１に入力する。こ
のスタート信号入力端子ＳＴＡＲＴ＿ＩＮ１へのスター
ト信号ＳＴＡＲＴの入力に応じて、インターフェイスチ
ップ１６の出力制御回路３２（又は４２）（図３又は図
４）はアイソクロナス送信バッファ３４（又は４４）
（図３又は図４）内のデータＴｘ１０にヘッダ部を付加
して、内部バス１０に送出する。チップ制御手段１５は
内部バス１０上のデータＴｘ１０を受信し、それをシリ
アルのデータＴｘ１１に変換して、通信ネットワーク上
のシリアルバス２０に出力する。

【００２３】インターフェイスチップ１６の出力制御回
路３２（又は４２）（図３又は図４）はデータＴｘ１０
の送信が終了した時点で、スタート出力端子ＳＴＡＲＴ
＿ＯＵＴ１からスタート信号を出力し、次のインターフ
ェイスチップ１７のスタート入力端子ＳＴＡＲＴ＿ＩＮ
２に与える。インターフェイスチップ１７では、スター
ト入力端子ＳＴＡＲＴ＿ＩＮ２からスタート信号を入力
すると、前述と同様に、その出力制御回路３２（又は４
２）（図３又は図４）がデータ送信処理を行なう。すな
わち、そのアイソクロナス送信バッファ３４（又は４
４）（図３又は図４）内のデータＴｘ２０にヘッダ部を
付加して、内部バス１０に送出する。チップ制御手段１
５は内部バス１０上のデータＴｘ２０を受信し、それを
シリアルのデータＴｘ２１に変換して、通信ネットワー
ク上のシリアルバス２０に送信する。なお、スタート出
力端子ＳＴＡＲＴ＿ＯＵＴ２から次のインターフェイス
チップ１８のスタート入力端子ＳＴＡＲＴ＿ＩＮ３に対
してもスタート信号が出力されるが、この例ではインタ
ーフェイスチップ１８の送信バッファ（３４又は４４）
内には送信すべきデータは存在しないので、インターフ
ェイスチップ１８のスタート出力端子ＳＴＡＲＴ＿ＯＵ
Ｔ３から即座にスタート信号が出力され、チップ制御手
段１５のエンド端子ＥＮＤに与えられる。チップ制御手
段１５はエンド端子ＥＮＤにスタート信号が戻ってきた
ことを確認すると、このアイソクロナスタイミングにお
けるデータ送信を終了する。

【００２４】なお、チップ制御手段１５は、各インター
フェイスチップ１６〜１８から与えられたデータを通信
ネットワーク上のシリアルバス２０を介して通信ネット
ワーク上に送信するに際して、各インターフェイスチッ
プ１６〜１８から与えられる各データ毎に別々のアイソ
クロナスチャンネルで送信するようにしてもよいし、あ
るいは複数のインターフェイスチップ１６〜１８から与
えられるデータを１ブロックにまとめて１つのアイソク
ロナスチャンネルで送信するようにしてもよい。例え
ば、チップ制御手段１５は、上述のように各インターフ
ェイスチップ１６〜１８がデータ送信処理を行なう毎
に、別々のアイソクロナスチャンネルで、各インターフ
ェイスチップ１６〜１８から送出されてきたデータを通
信ネットワーク上のシリアルバス２０に出力するように
してよい。若しくは、チップ制御手段１５は、上述のよ
うに各インターフェイスチップ１６〜１８がデータ送信
処理を行なっても、エンド端子ＥＮＤにスタート信号が
戻ってきたことを確認するまでは各インターフェイスチ
ップ１６〜１８から送出されてきたデータを通信ネット
ワーク上のシリアルバス２０に出力せずに、エンド端子
ＥＮＤにスタート信号が戻ってきたことを確認してから
各インターフェイスチップ１６〜１８から送出されてき
たデータを１つのアイソクロナスチャンネルに対応する
ものとしてグループ化して通信ネットワーク上のシリア
ルバス２０に出力するようにしてもよい。これにより、
例えば、オーディオデータを右チャンネル、左チャンネ
ル、中央チャンネルの３オーディオチャンネルで伝送す
る場合に、各オーディオチャンネル毎に個別のアイソク
ロナスチャンネルを割り当てて該オーディオデータを送
信するようにすることもできるし、あるいは、各オーデ
ィオチャンネルを１まとめにして１つのアイソクロナス
チャンネルを割り当てて該オーディオデータを送信する
ようにすることもできる。

【００２５】図５の動作例説明に戻ると、データ送信処
理の後、通信ネットワークのシリアルバス２０上に他の
ノードから同期データパケットＲｘ１０が送出される
と、チップ制御手段１５はその同期データパケットＲｘ
１０をパラレルのデータＲｘ１１に変換して内部バス１
０に出力すると共に受信可能信号Ｒｘを各インターフェ
イスチップ１６〜１８の入力端子ＲｘＳＴＢ１〜ＲｘＳ
ＴＢ３に出力する。各インターフェイスチップ１６〜１
８では、取り込み入力ＲｘＳＴＢ１〜ＲｘＳＴＢ３を介
して受信可能信号Ｒｘが与えられると、バス１０のデー
タを取り込み制御回路３１又は４１（図３又は図４）に
取り込む。取り込み制御回路３１又は４１では、バス１
０を介して取り込んだパケットデータをヘッダ部とデー
タ部とに分離し、ヘッダ部により示される情報に従って
該パケットデータが当該インターフェイスチップ１６〜
１８で受信すべきデータであるか否かを判定する。受信
すべきと判定した場合は、該パケットデータのデータ部
を受信バッファ３３又は４３（図３又は図４）にロード
する。

【００２６】なお、受信に際しては、通信ネットワーク
のシリアルバス２０を介して伝送されてくる個々のアイ
ソクロナスチャンネルのデータを別々のインターフェイ
スチップ１６〜１８の受信バッファに格納するようにし
てもよいし、あるいは、１つのアイソクロナスチャンネ
ルで受信したデータを複数のデータグループに分けてそ
れぞれを別々のインターフェイスチップ１６〜１８の受
信バッファに格納するようにしてもよい。例えば、受信
した同期パケットデータのデータ部が複数のインターフ
ェイスチップ１６〜１８でそれぞれ受信されるべき複数
のデータグループからなっている場合は、各インターフ
ェイスチップ１６〜１８は、該同期パケットデータのデ
ータ部に含まれる所定のデータを選択的に自己の受信バ
ッファ３３又は４３（図３又は図４）にロードする。

【００２７】更に一例を示すと、各パケットデータのヘ
ッダ部には、データ部に格納されているデータの種別を
示す情報として、当該パケットのチャンネルを示す情報
を含んでいる。前述のように、各インターフェイスチッ
プ１６〜１８は個々のチャンネルに対応して設けられて
おり、受信したパケットデータのヘッダ部に含まれるチ
ャンネル情報に従って、対応するいずれかのインターフ
ェイスチップ１６〜１８の受信バッファ３３又は４３に
該パケットデータのデータ部がロードされる。なお、チ
ャンネルの種類にはオーディオチャンネルとＭＩＤＩチ
ャンネルとがあり、取り込み制御回路３１又は４１（図
３又は図４）ではこのオーディオチャンネルとＭＩＤＩ
チャンネルの区別も行ない、オーディオチャンネルのチ
ャンネル情報を持つデータは図３のような構成のインタ
ーフェイスチップ１６〜１８で受信され、ＭＩＤＩチャ
ンネルのチャンネル情報を持つデータは図４のような構
成のインターフェイスチップ１６〜１８で受信されるよ
うにすることは前述の通りである。

【００２８】例えば、データＲｘ１１のヘッダ部に含ま
れる情報によってインターフェイスチップ１６がこのデ
ータＲｘ１１を受信すべきことが指示されている場合
は、インターフェイスチップ１６がこのデータＲｘ１１
を受信する。データＲｘ１１の受信が終了すると、バス
１９を介してＣＰＵ１１によってデータＲｘの読み込み
が行なわれ、そしてその再生処理が行われる。

【００２９】なお、再生処理を行なう際に、各インター
フェイスチップ１６〜１８の受信バッファ３３又は４３
（図３又は図４）に格納されたデータを、各々個別に図
示しない再生手段に送るようにしてもよいし、該データ
を選択的にあるいは自由に組み合わせてバッチ化して再
生手段に送るようにしてもよい。例えば、各インターフ
ェイスチップ１６〜１８が、それぞれディジタルオーデ
ィオ信号の右チャンネル、左チャンネル、中央チャンネ
ルに対応している場合、各インターフェイスチップ１６
〜１８に格納した右チャンネル、左チャンネル、中央チ
ャンネルの各ディジタルオーディオデータを各々独立に
再生手段に送出するようにしてもよいし、あるいは、イ
ンターフェイスチップ１６，１７に格納した右チャンネ
ルと左チャンネルのディジタルオーディオデータを選択
的に組み合わせて再生手段に送出したり、あるいは各イ
ンターフェイスチップ１６〜１８に格納した全チャンネ
ルのディジタルオーディオデータを組み合わせて再生手
段に送出するようにしてもよい。

【００３０】なお、図１の例では、インターフェイス装
置は３個のインターフェイスチップのカスケード接続で
構成されている例が便宜上示されており、その場合は、
３チャンネル分の送信用同期データパケットを送信する
ことができるが、それ以上のチャンネル数の送信用同期
データパケットを送信することはできない。しかし、接
続するインターフェイスチップの数を必要な数だけ増加
することにより、必要なチャンネル数の送信用同期デー
タパケットを送信することができるのは勿論である。例
えば、図２に示されたような８チャンネル分の送信用同
期データパケットを送信できるようにするためには、８
個のインターフェイスチップをカスケードに接続すれば
よい。その場合、例えば、この８個のインスーフェイス
チップのうち、最初の４個を図３に示すようなディジタ
ルオーディオ信号の送受信に適したインターフェイスチ
ップで構成し、残りの４個を図４に示すようなＭＩＤＩ
信号の送受信に適したインターフェイスチップで構成す
る、など様々な態様でインターフェイスチップを組み合
わせることができ、このように様々な組合せを適宜採用
することによりアプリケーションに応じて自由に送受信
のデータサイズを変更することができ、データ転送効率
を飛躍的に向上することが可能となる。また、図４で前
述した通り、ＭＩＤＩ信号の送受信に適したインターフ
ェイスチップの送受信バッファの容量は比較的小さくて
よい。勿論、図３に示されたようなインタフェイスチッ
プを用いてＭＩＤＩ信号の送受信を行なってもよい。

【００３１】ところで、上述の実施の形態では、各イン
ターフェイスチップの受信バッファ及び送信バッファが
１チャンネル分よりも大きい同期データパケットを送信
することができない場合を例に示したが、受信バッファ
３２又は４２及び送信バッファ３４又は４４の容量が複
数チャンネル分の同期データパケットをバッファ記憶す
ることが可能であってもよく。その場合には、カスケー
ド接続されるインターフェイスチップの数はチャンネル
数よりも少なくてもよいことになる。また、各インター
フェイスチップは、必ずしも送受信兼用に構成されてい
る必要はない。すなわち、送信専用ノードにおいては、
図３又は図４のインターフェイスチップにおいて受信バ
ッファ３３又は４３とそれに関連する回路を省略しても
よく、また、受信専用ノードにおいては、図３又は図４
のインターフェイスチップにおいて送信バッファ３４又
は４４とそれに関連する回路を省略してもよい。

【００３２】

【発明の効果】この発明のインターフェイス装置によれ
ば、アプリケーションに応じてバッファメモリの合計サ
イズを自由に変更し、効率的にデータ転送を行うことが
できるという優れた効果を有する。

【図面の簡単な説明】

【図１】 この発明に係るインターフェイス装置を内蔵
した送受信ノードの一例を示すブロック図である。

【図２】 図１の送受信ノード間で伝送されるデータの
構成例を示す図である。

【図３】 ディジタルオーディオ信号の送受信に適した
インターフェイスチップの一例を示す図である。

【図４】 ＭＩＤＩ信号の送受信に適したインターフェ
イスチップの一例を示す図である。

【図５】 図１のインターフェイス装置の動作を説明す
るためのタイミングチャート図である。

【符号の説明】

１０…内部バス、１１…ＣＰＵ、１２…ＲＯＭ、１３…
ＲＡＭ、１４…ＤＭＡＣ、１５…チップ制御手段、１６
〜１８…インターフェイスチップ、１９…ＣＰＵバス、
２０…シリアルバス、３１，４１…取り込み制御回路、
３２，４２…出力制御回路、３３，４３…アイソクロナ
ス受信バッファ、３４，４４アイソクロナス送信バッフ
ァ、３５…ＤＳＰ、４５…パラレル−シリアル変換器、
４６…シリアル−パラレル変換器

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０４Ｌ 12/56 Ｈ０４Ｌ 11/00 ３２０ 11/20 １０２Ｂ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 通信ネットワークを介して複数のノード
   間でデータパケットの送受信を行なうために、送信側及
   び受信側のノードの少なくとも一方で使用されるインタ
   ーフェイス装置であって、 送信すべき又は受信したデータパケットをバッファする
   ための記憶手段を有するインターフェイスチップと、 前記インターフェイスチップを制御し、前記通信ネット
   ワークに対するデータパケットの送信又は該前記通信ネ
   ットワークからのデータパケットの受信を制御する制御
   手段とを具え、前記制御手段に対して任意の数の前記イ
   ンターフェイスチップを接続し、該インターフェイスチ
   ップの数を増減調整することで全体的なバッファの規模
   が調整自在であることを特徴とするインターフェイス装
   置。